CN112542462B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN112542462B
CN112542462B CN202010738083.XA CN202010738083A CN112542462B CN 112542462 B CN112542462 B CN 112542462B CN 202010738083 A CN202010738083 A CN 202010738083A CN 112542462 B CN112542462 B CN 112542462B
Authority
CN
China
Prior art keywords
alignment mark
memory
memory cell
laminated structure
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010738083.XA
Other languages
English (en)
Other versions
CN112542462A (zh
Inventor
中嶋由美
永嶋贤史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN112542462A publication Critical patent/CN112542462A/zh
Application granted granted Critical
Publication of CN112542462B publication Critical patent/CN112542462B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

实施方式提供一种能够提高可靠性的半导体装置。根据实施方式，半导体装置具备：第1积层构造，配置在半导体衬底上；第2积层构造，配置在第1积层构造上；第1区域，在第1积层构造中，设置着第1存储器柱，设置着在第2方向延伸且在第3方向将第1积层构造分断的第1存储器沟槽，在介隔配置在第1积层构造上的第1绝缘层而设置的第2积层构造中，设置着连接于第1存储器柱的第2存储器柱，设置着在第2方向延伸且在第3方向将第2积层构造分断的第2存储器沟槽；以及第2区域，在第1积层构造中，设置着突出的第1对准标记柱，设置着在第2方向延伸且在第3方向将导电层分断的第1存储器沟槽，在第1对准标记柱、及第1存储器沟槽上设置着第2积层构造。

Description

半导体装置
[相关申请案]
本申请案享有以日本专利申请案2019-172099号(申请日：2019年9月20日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
实施方式涉及一种半导体装置。
背景技术
作为半导体装置，已知有NAND(Not And，与非)型闪速存储器。
发明内容
实施方式提供一种能够提高可靠性的半导体装置。
实施方式的半导体装置具备：第1积层构造，配置在半导体衬底上，在第1方向交替地积层着绝缘层及导电层；第2积层构造，配置在所述第1积层构造上，在所述第1方向交替地积层着绝缘层及导电层；第1区域，在所述第1积层构造中，设置着第1存储器柱，设置着在与所述第1方向正交的第2方向延伸且在与所述第1及所述第2方向正交的第3方向将导电层分断的第1存储器沟槽，在介隔配置在所述第1积层构造上的第1绝缘层而设置的所述第2积层构造中，设置着连接于所述第1存储器柱的第2存储器标记柱，设置着在所述第2方向延伸且在所述第3方向将导电层分断的第2存储器沟槽；以及第2区域，在所述第1积层构造中，设置着在所述第1方向从所述第1积层构造突出的第1对准标记柱，设置着在所述第2方向延伸且在所述第3方向将导电层分断的所述第1存储器沟槽，在所述第1对准标记柱、及所述第1存储器沟槽上设置着所述第2积层构造，包含所述第2积层构造中由向所述第1方向突出的第2对准标记柱包围的对准区域。
附图说明
图1是表示半导体装置的基本的整体结构的框图的一例。
图2表示1个区块BLK中的存储单元阵列11的电路图。
图3是半导体装置1的俯视图。
图4表示与字线WLa0及WLb0平行的XY平面内的平面。
图5是沿着图4的A1-A2线的存储单元阵列11的剖视图。
图6表示选取配置在标记区域30的对准标记的一部分的平面图。
图7是表示逐个选取对准标记MKX及MKY的平面图。
图8是针对图7所示的B而表示与字线WLa0及WLb0平行的XY平面内的平面。
图9是沿着图8的C1-C2线的对准标记的剖视图。
图10是表示制造工序的流程图。
图11是制造工序中的存储单元阵列11及标记区域30的俯视图。
图12是沿着图11的D1-D2线的存储单元阵列11及标记区域30的剖视图。
图13是制造工序中的存储单元阵列11及标记区域30的俯视图。
图14是沿着图13的D1-D2线的存储单元阵列11及标记区域30的剖视图。
图15是制造工序中的存储单元阵列11及标记区域30的俯视图。
图16是沿着图15的D1-D2线的存储单元阵列11及标记区域30的剖视图。
图17是制造工序中的标记区域30的俯视图。
图18是沿着图17的E1-E2线的标记区域30的剖视图。
图19是制造工序中的存储单元阵列11的俯视图。
图20是沿着图19的G1-G2线的存储单元阵列11的剖视图。
图21是制造工序中的标记区域30的俯视图。
图22是沿着图21的E1-E2线的标记区域30的剖视图。
图23是制造工序中的存储单元阵列11的俯视图。
图24是沿着图23的G1-G2线的存储单元阵列11的剖视图。
图25是制造工序中的标记区域30的俯视图。
图26是沿着图25的E1-E2线的标记区域30的剖视图。
图27是制造工序中的存储单元阵列11的俯视图。
图28是沿着图27的G1-G2线的存储单元阵列11的剖视图。
图29是制造工序中的存储单元阵列11的俯视图。
图30是沿着图29的G1-G2线的存储单元阵列11的剖视图。
图31是制造工序中的存储单元阵列11的俯视图。
图32是沿着图31的G1-G2线的存储单元阵列11的剖视图。
图33是制造工序中的存储单元阵列11的俯视图。
图34是沿着图33的G1-G2线的存储单元阵列11的剖视图。
图35是制造工序中的存储单元阵列11的俯视图。
图36是沿着图35的G1-G2线的存储单元阵列11的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。此外，在以下的说明中，关于具有大致相同的功能及结构的构成要素标注相同符号，仅在需要的情况下进行重复说明。另外，以下所示的各实施方式对用于使该实施方式的技术性思想具体化的装置或方法进行例示，实施方式的技术性思想并不将构成零件的材质、形状、构造、配置等特定为下述内容。实施方式的技术性思想能够在权利要求书中进行各种变更。
＜1＞实施方式
对实施方式的半导体装置进行说明。以下，作为半导体装置，列举将存储单元晶体管三维积层在半导体衬底上方而成的三维积层型NAND型闪速存储器为例进行说明。
＜1-1＞结构
＜1-1-1＞半导体装置的整体结构
首先，使用图1对半导体装置的整体结构进行说明。图1是表示半导体装置的基本的整体结构的框图的一例。此外，在图1中，将各区块的连接的一部分利用箭头线表示，但区块间的连接并不限定于这些。
如图1所示，半导体装置1大致包含存储器芯部10与周边电路部20。
存储器芯部10包含存储单元阵列11、行解码器12、及感测放大器13。
存储单元阵列11具备多个区块BLK。在图1的示例中表示了3个区块BLK0～BLK2，但其数量并不限定。区块BLK包含与行及列相关联、三维地积层的多个存储单元晶体管。
行解码器12将从未图示的外部控制器接收的行地址解码。然后，行解码器12基于解码结果选择存储单元阵列11的行方向。更具体来说，对用来选择行方向的各种配线施加电压。
感测放大器13在读出数据时，感测从任一个区块BLK读出的数据。另外，在写入数据时，将与写入数据对应的电压施加至存储单元阵列11。
周边电路部20包含定序器21及电压产生电路22。
定序器21对半导体装置1整体的动作进行控制。更具体来说，定序器21在写入动作、读出动作、及清除动作时，对电压产生电路22、行解码器12、及感测放大器13等进行控制。
电压产生电路22产生写入动作、读出动作、及清除动作所需要的电压，将其供给至行解码器12及感测放大器13等。
＜1-1-2＞存储单元阵列的电路结构
接下来，使用图2对存储单元阵列11的电路结构进行说明。图2表示了1个区块BLK中的存储单元阵列11的电路图。
如图2所示，区块BLK包含多个串单元SU(SU0、SU1、…)。另外，各个串单元SU包含多个存储器群组MG。各个存储器群组MG包含4个存储器串LMSa、LMSb、UMSa、及UMSb。存储器串LMSa与存储器串UMSa串联连接。存储器串LMSb与存储器串UMSb串联连接。存储器串LMSa及UMSa与LMSb及UMSb并联连接。以下，在不限定存储器串LMSa及LMSb的情况下，表述为存储器串LMS，在不限定存储器串UMSa及UMSb的情况下，表述为存储器串UMS。进而，在不限定存储器串LMS及UMS的情况下，表述为存储器串MS。此外，1个存储器群组MG中所包含的存储器串MS的个数并不限定为4个。存储器群组MG也可以包含2m(m为3以上的整数)个以上的存储器串MS。
存储器串LMSa例如包含8个存储单元晶体管MCa0～MCa7、以及选择晶体管STa2。同样地，存储器串LMSb例如包含8个存储单元晶体管MCb0～MCb7、以及选择晶体管STb2。另外，存储器串UMSa例如包含8个存储单元晶体管MCa8～MCa15、以及选择晶体管STa1。存储器串UMSb例如包含8个存储单元晶体管MCb8～MCb15、以及选择晶体管STb1。
以下，在不限定存储单元晶体管MCa0～MCa15的情况下，表述为存储单元晶体管MCa，在不限定MCb0～MCb15的情况下，表述为存储单元晶体管MCb。进而，在不限定存储单元晶体管MCa及MCb的情况下，表述为存储单元晶体管MC。
存储单元晶体管MC具备控制栅极与电荷蓄积层，非易失地保存数据。此外，存储单元晶体管MC既可以为电荷蓄积层使用绝缘层的MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金属氧化物氮氧化硅)型，也可以为电荷蓄积层使用导电层的FG(Floating Gate，浮栅)型。以下，在本实施方式中，以MONOS型为例进行说明。另外，各个存储器串MS中所包含的存储单元晶体管MC的个数也可以为16个、32个、48个、64个、96个、128个等，其数量并不限定。
存储器串LMSa中所包含的存储单元晶体管MC及选择晶体管ST2分别串联连接。更具体来说，选择晶体管STa2、以及存储单元晶体管MCa0～MCa7的电流路径串联连接。同样地，存储器串LMSb中所包含的选择晶体管STb2、以及存储单元晶体管MCb0～MCb7的电流路径串联连接。选择晶体管STa2的源极与选择晶体管STb2的源极共通连接于源极线SL。
存储器串UMSa中所包含的存储单元晶体管MCa8～MCa15、以及选择晶体管STa1的电流路径串联连接。同样地，存储器串UMSb中所包含的存储单元晶体管MCb8～MCb15、以及选择晶体管STb1的电流路径串联连接。存储单元晶体管MCa8的源极与存储单元晶体管MCa7的漏极连接。另外，存储单元晶体管MCb8的源极与存储单元晶体管MCb7的漏极连接。选择晶体管STa1的漏极与选择晶体管STb1的漏极共通连接于多条位线BL(BL0、…、BL(N－1)，其中(N－1)为2以上的整数)中的任一条。
与串单元SU(SU0、SU1、…)对应地设置着选择栅极线SGDa(SGDa0、SGDa1、…)及选择栅极线SGDb(SGDb0、SGDb1、…)。而且，串单元SU内的选择晶体管STa1的栅极共通连接于对应的选择栅极线SGDa。同样地，串单元SU内的多个选择晶体管STb1的栅极共通连接于对应的选择栅极线SGDb。以下，在不限定选择栅极线SGDa及SGDb的情况下，表述为选择栅极线SGD。各选择栅极线SGD由行解码器12独立地控制。
与区块BLK对应地设置着选择栅极线SGSa及SGSb。而且，同一区块BLK内的多个选择晶体管STa2的栅极连接于对应的选择栅极线SGSa，选择晶体管STb2的栅极连接于对应的选择栅极线SGSb。选择栅极线SGSa及SGSb例如既可以共通连接于行解码器12，也可以由行解码器12独立地控制。以下，在不限定选择栅极线SGSa及SGSb的情况下，表述为选择栅极线SGS。
同一区块BLK内的存储单元晶体管MCa0～MCa15及MCb0～MCb15的控制栅极分别共通连接于针对每个区块BLK而设置的字线WLa0～WLa15及WLb0～WLb15。字线WLa0～WLa15及WLb0～WLb15由行解码器12独立地控制。以下，在不限定字线WLa及WLb的情况下，表述为字线WL。
区块BLK例如为数据的清除单位，同一区块BLK内所包含的存储单元晶体管MC所保存的数据一起清除。另外，写入动作及读出动作是对共通连接于1个串单元SU的1条字线WL的多个存储单元晶体管MC一起进行。
在存储单元阵列11内，处于同一列的存储器群组MG的选择晶体管STa1的漏极及STb1的漏极共通连接于任一条位线BL。也就是说，位线BL在多个串单元SU间将存储器群组MG共通连接。也就是说，串单元SU连接于不同的位线BL，且包含多个连接于同一选择栅极线SGD的存储器群组MG。另外，区块BLK包含多个使字线WL共通的串单元SU。而且，存储单元阵列11包含使位线BL共通的多个区块BLK。而且，在存储单元阵列11内，通过将选择栅极线SGS、字线WL、及选择栅极线SGD积层在半导体衬底上方，来将存储单元晶体管MC三维地积层。
＜1-1-3＞半导体装置的整体结构
接下来，使用图3对半导体装置1的整体结构进行说明。图3是半导体装置1的俯视图。
如图3所示，半导体装置1中，与存储器芯部10的沿着X方向的一边相邻地配置着周边电路部20，在存储器芯部10及周边电路部20的周围(存储器芯部10与周边电路部20相邻的部分除外)设置标记区域30。
标记区域30形成着制造半导体装置1时使用的对准标记。
＜1-1-3-1＞存储单元阵列11整体结构
接下来，使用图4及图5对存储单元阵列11的整体结构进行说明。图4表示了与字线WLa0及WLb0平行的XY平面内的平面。图5是沿着图4的A1-A2线的存储单元阵列11的剖视图。
如图4及图5所示，在半导体衬底(未图示)的上方，形成着沿与半导体衬底平行的XY平面延伸的配线层40。配线层40作为源极线SL发挥功能。在Y方向延伸的配线层42在与半导体衬底垂直的Z方向与配线层40相离地积层在配线层40的上方。也就是说，配线层42介隔层间绝缘膜41积层在配线层40上。配线层42作为选择栅极线SGS、或用于产生清除动作时的清除电流的栅极电极发挥功能。
在配线层42的上方，8层层间绝缘膜43与8层配线层44在Z方向交替地积层。8层配线层44在Y方向延伸，作为字线WL0～WL7发挥功能。
在配线层40上，形成着孔LAH。孔LAH内由阻挡绝缘膜54、电荷蓄积层53、隧道绝缘膜52、半导体层51、及芯层50填埋，形成存储器柱LMP。
而且，以使8层配线层44在X方向相离的方式，在配线层42上形成着在Y方向延伸的存储器沟槽LMT。存储器沟槽LMT内由绝缘层60填埋。绝缘层60例如使用SiO2。
1个存储器柱LMP作为1个存储器群组MG的存储器串LMSa及LMSb发挥功能。
在配线层44上，介隔层间绝缘膜45，8层层间绝缘膜43与8层配线层44在Z方向交替地积层。8层配线层44在Y方向延伸，作为字线WL8～WL15发挥功能。在配线层44上，介隔层间绝缘膜43，设置着配线层46。配线层46在Y方向延伸，作为选择栅极线SGD发挥功能。
在存储器柱LMP上，形成着孔UAH。孔UAH内由阻挡绝缘膜54、电荷蓄积层53、隧道绝缘膜52、半导体层51、及芯层50填埋，形成存储器柱UMP。
而且，以使8层配线层44在X方向相离的方式，在存储器沟槽LMT上形成着在Y方向延伸的存储器沟槽UMT。存储器沟槽UMT内由绝缘层60填埋。绝缘层60例如使用SiO2。
在存储器柱UMP上，形成着未图示的导电层。而且，在导电层上形成着未图示的接触插塞。接触插塞的上表面例如连接于在X方向延伸的位线BL。
配线层42、44、及46由导电材料构成，例如使用添加有杂质的n型半导体或p型半导体、或者金属材料。在本实施方式中，对配线层42、44、及46使用钨(W)及氮化钛(TiN)的情况进行说明。TiN作为形成W时的障壁金属及密接层发挥功能。
阻挡绝缘膜54、隧道绝缘膜52、及芯层50例如使用氧化硅膜(SiO2)。电荷蓄积层53例如使用氮化硅膜(SiN)或氧化铪(HfO)等。半导体层51是供形成存储单元晶体管MC的通道的区域。因此，半导体层51作为将存储单元晶体管MC的电流路径连接的信号线发挥功能。半导体层51例如使用多晶硅。
在图5的示例中，相对于存储器柱LMP配置在纸面左侧的配线层42作为选择栅极线SGSa发挥功能，8层配线层44从下层起作为字线WLa0～WLa7发挥功能。例如，由包含作为字线WLa0发挥功能的配线层44与设置在存储器柱LMP的左侧面的阻挡绝缘膜54、电荷蓄积层53、隧道绝缘膜52、及半导体层51的一部分的区域形成存储单元晶体管MCa0。其它存储单元晶体管MCa1～MCa7及选择晶体管STa2也相同。
另外，配置在纸面右侧的配线层42作为选择栅极线SGSb发挥功能，8层配线层44从下层起作为字线WLb0～WLb7发挥功能。例如，由包含作为字线WLb0发挥功能的配线层44与设置在存储器柱LMP的右侧面的阻挡绝缘膜54、电荷蓄积层53、隧道绝缘膜52、及半导体层51的一部分的区域形成存储单元晶体管MCb0。其它存储单元晶体管MCb1～MCb7及选择晶体管STb2也相同。
因此，存储单元晶体管MCa0与MCb0形成在相同的层，与各个存储单元晶体管MCa0及MCb0对应的配线层44在相同的层(XY平面)上相互分离。其它存储单元晶体管MCa及MLb也相同。另外，选择晶体管STa2及STb2也相同。
在存储器柱LMP的上方，作为字线WL8～WL15发挥功能的8层配线层44及作为选择栅极线SGD发挥功能的配线层46在各层间介隔未图示的层间绝缘膜依次积层。配线层46与配线层42及44同样地由导电材料构成，例如使用添加有杂质的n型半导体或p型半导体、或者金属材料。
在图5的示例中，相对于存储器柱UMP配置在纸面左侧的8层配线层103从下层起作为字线WLa8～WLa15发挥功能，配线层104作为选择栅极线SGDa发挥功能。例如，由包含作为字线WLa8发挥功能的配线层103与设置在存储器柱UMP的左侧面的阻挡绝缘膜106、电荷蓄积层107、隧道绝缘膜108、及半导体层109的一部分的区域形成存储单元晶体管MCa8。其它存储单元晶体管MCa9～MCa15及选择晶体管STa1也相同。
另外，配置在纸面右侧的8层配线层103从下层起作为字线WLb8～WLb15发挥功能，配线层104作为选择栅极线SGDb发挥功能。例如，由包含作为字线WLb8发挥功能的配线层103与设置在存储器柱UMP的右侧面的阻挡绝缘膜106、电荷蓄积层107、隧道绝缘膜108、及半导体层109的一部分的区域形成存储单元晶体管MCb8。其它存储单元晶体管MCb9～MCb15及选择晶体管STb1也相同。
此外，存储器柱MP也可以积层3段以上。
＜1-1-3-2＞标记区域30
接着，使用图6，对配置在标记区域30的对准标记进行说明。在图6中，表示了选取配置在标记区域30的对准标记的一部分的平面图。
如图6所示，设置在标记区域30的对准标记大致划分为在X方向延伸的MKX与在Y方向延伸的MKY。而且，将在X方向延伸的对准标记MKX的集合记载为标记集合MKXSET，将在Y方向延伸的对准标记MKY的集合记载为标记集合MKYSET。制造半导体装置1的用户通过观察标记集合MKXSET及MKYSET，例如，能够进行存储器柱UMP制造时的位置对准。例如，标记集合MKXSET用于Y方向的位置对准，标记集合MKYSET用于X方向的位置对准。
如图6的K所示，标记区域30中，存在通过在X方向以第1间隔dKX设置且在Y方向以第2间隔dKY设置而使在Z方向延伸的对准标记柱(也记载为标记柱、对准标记柱)KP呈格子状二维排列的第1区域。
使用图7，就对准标记MKX及MKY的概要进行说明。图7是逐个选取对准标记MKX及MKY的平面图。
如图7所示，对准标记MKX及MKY为由对准标记柱KP包围的区域。也就是说，对准标记MKX及MKY是未配置对准标记柱KP的区域。进而，对准标记为了形成交叉点，使对准标记的X方向、Y方向上存在的材质不同(ONON/SiO2)。另外，在对准标记的ONON侧形成凹槽。
对准标记MKX的X方向的长度dX1大于Y方向的长度dY1。另外，对准标记MKY的X方向的长度dX2小于Y方向的长度dY2。
也就是说，对准标记MKX由第1区域包围，具有比第1间隔dKX宽的X方向的第1宽度dX1与比第2间隔dKY宽的Y方向的第2宽度dY1，成为不存在对准标记柱KP的长方形状的第2区域。
另外，对准标记MKY由第1区域包围，具有比第1间隔dKX宽的X方向的第1宽度dX2与比第2间隔dKY宽的Y方向的第2宽度dY2，成为不存在对准标记柱KP的长方形状的第3区域。
接着，使用图8及图9对于对准标记柱的结构进行说明。图8中针对图7所示的B表示了与字线WLa0及WLb0平行的XY平面内的平面。图9是沿着图8的C1-C2线的对准标记的剖视图。基本结构与存储单元阵列11相同，所以对不同的部分进行说明。
如图8及图9所示，在存储单元阵列11中配置着存储器柱LMP的区域，形成对准标记柱LKP。
存储器柱LMP为圆柱状，但对准标记柱LKP为四角柱状。对准标记柱LKP的XY平面内的截面为包含沿着X方向的2边与沿着Y方向的2边的四边形。另外，存储器柱LMP具备阻挡绝缘膜54、电荷蓄积层53、隧道绝缘膜52、半导体层51、及芯层50，对准标记柱LKP仅填埋绝缘层70。绝缘层70例如使用SiO2。
另外，在对准标记柱LKP上，8层层间绝缘膜43与8层配线层44在Z方向交替地积层。将设置在对准标记柱LKP上的8层层间绝缘膜43、及8层配线层44的积层体标记为对准标记柱UKP。将该对准标记柱LKP及UKP一起标记为对准标记柱KP。
如图9所示，对准标记柱UKP基于对准标记柱LKP，相对于未设置对准标记柱LKP的区域向Z方向突出。因此，制造半导体装置1的用户能够识别对准标记柱UKP。
如下所述，供存储器沟槽LMT形成的区域是利用凹槽等蚀刻，因此，沿着存储器沟槽LMT在绝缘层47形成槽。
在本实施方式中，对准标记的沿着X方向的边由对准标记柱KP的沿着X方向的边来规定。另外，对准标记的沿着Y方向的边由存储器沟槽LMT以及对准标记柱KP的沿着Y方向的边来规定。
＜1-2＞制造方法
接下来，使用图10对半导体装置1的制造方法进行说明。图10是表示制造工序的流程图。
以下，沿着图10所示的流程图进行说明。
[S1001]
使用图11及图12，对步骤S1001进行说明。图11是制造工序中的存储单元阵列11及标记区域30的俯视图，图12是沿着图11的D1-D2线的存储单元阵列11及标记区域30的剖视图。
如图11及图12所示，作为第1积层构造，在配线层40上，积层层间绝缘膜41、配线层42，进而在配线层42上，在Z方向交替地积层8层层间绝缘膜43与8层配线层44。
[S1002]
使用图13及图14，对步骤S1002进行说明。图13是制造工序中的存储单元阵列11及标记区域30的俯视图，图14是沿着图13的D1-D2线的存储单元阵列11及标记区域30的剖视图。
如图13及图14所示，利用RIE(Reactive ion etching，反应式离子蚀刻)等各向异性蚀刻，对第1积层构造，形成成为存储器沟槽LMT的线与间隙状的槽。由此，将成为字线的配线层在X方向分断。
[S1003]
使用图15及图16，对步骤S1003进行说明。图15是制造工序中的存储单元阵列11及标记区域30的俯视图，图16是沿着图15的D1-D2线的存储单元阵列11及标记区域30的剖视图。
如图15及图16所示，利用CVD(Chemical vapor deposition，化学气相沉积)等，在由步骤S1002形成的槽之中填埋绝缘层(例如SiO2)80。
[S1004]
使用图17～图20，对步骤S1004进行说明。图17是制造工序中的标记区域30的俯视图，图18是沿着图17的E1-E2线的标记区域30的剖视图。图19是制造工序中的存储单元阵列11的俯视图，图20是沿着图19的G1-G2线的存储单元阵列11的剖视图。
如图17及图18所示，利用RIE等各向异性蚀刻，之后形成成为对准标记LKP的孔LKH。
如图21及图22所示，利用RIE(Reactive ion etching)等各向异性蚀刻，之后形成孔LAH。
[S1005]
使用图21～图24，对步骤S1005进行说明。图21是制造工序中的标记区域30的俯视图，图22是沿着图21的E1-E2线的标记区域30的剖视图。图23是制造工序中的存储单元阵列11的俯视图，图24是沿着图23的G1-G2线的存储单元阵列11的剖视图。
如图21及图22所示，利用CVD等，在由步骤S1004形成的孔LKH之中填埋绝缘层(例如SiO2)70。
如图23及图24所示，利用CVD(Chemical vapor deposition)等，在由步骤S1004形成的孔LAH之中填埋绝缘层(例如SiO2)70。
[S1006]
使用图25及图26，对步骤S1006进行说明。图25是制造工序中的标记区域30的俯视图，图26是沿着图25的E1-E2线的标记区域30的剖视图。
如图25及图26所示，利用RIE等各向异性蚀刻，使成为对准标记LKP的绝缘层70的上部相对于配线层44突出(参照图中的F)。如图25所示，通过使成为对准标记柱LKP的绝缘层70的上部突出，构成对准标记。将这样的加工记载为KV加工等。
[S1007]
使用图8、图9、图27及图28，对步骤S1007进行说明。图27是制造工序中的存储单元阵列11的俯视图，图28是沿着图27的G1-G2线的存储单元阵列11的剖视图。
如图8、图9、图27及图28所示，在第1积层构造上，将8层层间绝缘膜43与8层配线层44在Z方向交替地积层而作为第2积层构造。
由此，如图8、及图9所示，在标记区域30，形成基于对准标记柱LKP的对准标记柱UKP。因此，在标记区域30，形成对准标记。
[S1008]
使用图29及图30，对步骤S1008进行说明。图29是制造工序中的存储单元阵列11的俯视图，图30是沿着图29的G1-G2线的存储单元阵列11的剖视图。
如图29及图30所示，利用RIE等各向异性蚀刻，对第2积层构造，形成成为UMT的线与间隙状的槽。由此，将成为字线的配线层在X方向分断。
此外，此时，使用设置在标记区域30的对准标记进行位置对准。
[S1009]
使用图31及图32，对步骤S1009进行说明。图31是制造工序中的存储单元阵列11的俯视图，图32是沿着图31的G1-G2线的存储单元阵列11的剖视图。
如图31及图32所示，利用CVD等，在由步骤S1008形成的槽之中填埋绝缘层(例如SiO2)60。
[S1010]
使用图33及图34，对步骤S1010进行说明。图33是制造工序中的存储单元阵列11的俯视图，图34是沿着图33的G1-G2线的存储单元阵列11的剖视图。
如图33及图34所示，利用RIE等各向异性蚀刻，之后形成孔UAH。
此外，此时，使用设置在标记区域30的对准标记进行位置对准。
[S1011]
使用图35及图36，对步骤S1011进行说明。图35是制造工序中的存储单元阵列11的俯视图，图36是沿着图35的G1-G2线的存储单元阵列11的剖视图。
如图35及图36所示，利用湿式蚀刻等，去除设置在孔LAH内的绝缘层。
[S1012]
使用图3及图4，对步骤S1012进行说明。
在孔LAH、UAH内，依次形成阻挡绝缘膜54、电荷蓄积层53、隧道绝缘膜52、半导体层51、及芯层50。
＜1-3＞效果
根据所述实施方式，利用存储器沟槽LMT，通过交叉点加工形成对准标记柱LKP。然后，通过使对准标记柱LKP突出，在对准标记柱LKP与周边形成阶差。由此，在标记区域30中，如果形成第2积层构造体，那么在对准标记柱LKP与周边由阶差构成的对准标记会出现在标记区域30。
然而，在形成2段以上存储单元柱的半导体装置中，当使上层、下层直接对准时，在下层图案通过交叉点加工形成的情况下，难以形成单纯的标记。
然而，根据本例，在下层图案通过交叉点加工形成的情况下，利用存储器沟槽LMT填埋标记区域。此时，使对准标记的Y方向的边缘与存储器沟槽LMT的线端对齐。而且，在形成孔LKH时，则与对准标记的X方向的边缘对准。而且，通过利用对准标记柱LKP填埋标记部以外的部分，形成对准标记。也就是说，Y方向的边缘由存储器沟槽LMT形成，X方向边缘由孔LKH形成。因此，能够容易地形成对准标记。
＜2＞其它变化例等
所述实施方式中所说明的制造工序只不过为一例，也可以在各制造工序之间插入其它处理，制造工序也可适当替换。半导体装置1的制造工序只要能够形成所述实施方式中所说明的构造，则也可以适用任何制造工序。
已对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并非旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，能在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及与其均等的范围中。
[符号的说明]
1 半导体装置
10 存储器芯部
11 存储单元阵列
12 行解码器
13 感测放大器
20 周边电路部
21 定序器
22 电压产生电路
30 标记区域
40 配线层
41 层间绝缘膜
42 配线层
43 层间绝缘膜
44 配线层
45 层间绝缘膜
46 配线层
50 芯层
51 半导体层
52 隧道绝缘膜
53 电荷蓄积层
54 阻挡绝缘膜
60 绝缘层
70 绝缘层
80 绝缘层

Claims (5)

1.一种半导体装置，具备：
第1积层构造，在第1方向交替地积层着绝缘层及导电层；
第2积层构造，配置在所述第1积层构造上，在所述第1方向交替地积层着绝缘层及导电层；
第1存储器柱，设置在所述第1积层构造内；
第1分断构造，设置在所述第1积层构造内，在与所述第1方向正交的第2方向延伸，在与所述第1及所述第2方向正交的第3方向将导电层分断；
第2存储器柱，设置在介隔配置在所述第1积层构造上的第1绝缘层而设置的所述第2积层构造内，且连接于所述第1存储器柱；
第2分断构造，设置在所述第2积层构造内，在所述第2方向延伸，在所述第3方向将导电层分断；
第1对准标记柱，设置在所述第1积层构造内，在所述第1方向从所述第1积层构造突出；
第2对准标记柱，在所述第1积层构造内，设置在所述第1对准标记柱上，且向所述第1方向突出；以及
对准标记，由所述第2对准标记柱包围。
2.根据权利要求1所述的半导体装置，其中第1对准标记柱配置在所述第1分断构造内。
3.根据权利要求1或2所述的半导体装置，其中所述对准标记未设置第2对准标记柱。
4.根据权利要求1或2所述的半导体装置，其中在所述对准标记中，所述第2方向的边缘由所述第1分断构造及第1对准标记柱的边缘规定，所述第3方向的边缘由所述第1分断构造的边缘规定。
5.一种半导体装置，具备：
第1积层构造，在第1方向交替地积层着绝缘层及导电层；以及
第2积层构造，配置在所述第1积层构造上，在所述第1方向交替地积层着绝缘层及导电层；
所述第1积层构造具备：
第1区域，通过在与所述第1方向交叉的第2方向以第1间隔设置，且在与所述第1方向及所述第2方向交叉的第3方向以第2间隔设置，来将在所述第1方向延伸的第1对准标记柱呈格子状二维排列；以及
长方形状的第2区域，由所述第1区域包围，具有比所述第1间隔宽的所述第2方向的第1宽度与比所述第2间隔宽的第3方向的第2宽度，且不存在所述第1对准标记柱。
CN202010738083.XA 2019-09-20 2020-07-28 半导体装置 Active CN112542462B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-172099 2019-09-20
JP2019172099A JP2021052029A (ja) 2019-09-20 2019-09-20 半導体装置

Publications (2)

Publication Number Publication Date
CN112542462A CN112542462A (zh) 2021-03-23
CN112542462B true CN112542462B (zh) 2024-04-16

Family

ID=74882096

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010738083.XA Active CN112542462B (zh) 2019-09-20 2020-07-28 半导体装置

Country Status (4)

Country Link
US (1) US11462562B2 (zh)
JP (1) JP2021052029A (zh)
CN (1) CN112542462B (zh)
TW (1) TWI751631B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240059425A (ko) * 2022-10-27 2024-05-07 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200503254A (en) * 2003-05-27 2005-01-16 Fujio Masuoka Semiconductor memory device and manufacturing method for the same
TW201735311A (zh) * 2015-12-31 2017-10-01 三星電子股份有限公司 層疊封裝式半導體封裝及其製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6858441B2 (en) * 2002-09-04 2005-02-22 Infineon Technologies Ag MRAM MTJ stack to conductive line alignment method
EP1744217B1 (en) * 2005-07-12 2012-03-14 ASML Netherlands B.V. Method of selecting a grid model for correcting grid deformations in a lithographic apparatus and lithographic assembly using the same
WO2010103609A1 (ja) 2009-03-09 2010-09-16 株式会社 東芝 情報記録再生装置
JP2010225800A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 位置合わせマーク、半導体装置の製造方法およびマスクセット
JP5197544B2 (ja) 2009-10-05 2013-05-15 株式会社東芝 メモリシステム
US20120133381A1 (en) * 2010-11-30 2012-05-31 Electro Scientific Industries, Inc. Stackable semiconductor chip with edge features and methods of fabricating and processing same
KR101845507B1 (ko) * 2011-05-03 2018-04-05 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP2015198135A (ja) 2014-03-31 2015-11-09 株式会社東芝 半導体装置の製造方法
US9985046B2 (en) * 2016-06-13 2018-05-29 Sandisk Technologies Llc Method of forming a staircase in a semiconductor device using a linear alignment control feature
JP6762897B2 (ja) 2017-03-22 2020-09-30 キオクシア株式会社 半導体記憶装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200503254A (en) * 2003-05-27 2005-01-16 Fujio Masuoka Semiconductor memory device and manufacturing method for the same
TW201735311A (zh) * 2015-12-31 2017-10-01 三星電子股份有限公司 層疊封裝式半導體封裝及其製造方法

Also Published As

Publication number Publication date
CN112542462A (zh) 2021-03-23
TWI751631B (zh) 2022-01-01
US20210091112A1 (en) 2021-03-25
US11462562B2 (en) 2022-10-04
JP2021052029A (ja) 2021-04-01
TW202114170A (zh) 2021-04-01

Similar Documents

Publication Publication Date Title
US10020319B2 (en) Semiconductor memory device having pillars on a peripheral region and method of manufacturing the same
JP5253875B2 (ja) 不揮発性半導体記憶装置、及びその製造方法
CN110931494B (zh) 半导体存储装置
CN110931488B (zh) 半导体存储器
TWI690063B (zh) 半導體記憶裝置
US8687425B2 (en) Nonvolatile memory device, method for operating the same, and method for fabricating the same
CN112242401B (zh) 半导体存储装置
CN111613620B (zh) 半导体存储装置
CN111668224B (zh) 半导体存储装置
CN112117278B (zh) 半导体存储装置及其制造方法
US10957702B2 (en) Semiconductor memory device
CN110838319B (zh) 半导体存储装置
JP2021141102A (ja) 半導体記憶装置
TWI778483B (zh) 半導體記憶裝置
CN112542462B (zh) 半导体装置
TWI714211B (zh) 半導體記憶裝置
CN110277400B (zh) 半导体装置
CN113380808B (zh) 半导体存储装置
WO2021181607A1 (ja) 半導体記憶装置
TWI782253B (zh) 半導體記憶裝置
CN117750761A (zh) 半导体存储装置
TW202415241A (zh) 半導體記憶裝置
JP2023124667A (ja) 半導体装置およびその製造方法
JP2023139390A (ja) 半導体記憶装置
TW202337011A (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant