TW201735311A - 層疊封裝式半導體封裝及其製造方法 - Google Patents

層疊封裝式半導體封裝及其製造方法 Download PDF

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Abstract

提供一種層疊封裝式半導體封裝及其製造方法。所述半導體封裝包括：上部封裝，疊加在下部封裝上；以及導通結構，設置在所述下部封裝與所述上部封裝之間，以將所述下部封裝與所述上部封裝彼此電性連接。所述下部封裝包括：下部封裝基板；下部半導體晶片，安裝在所述下部封裝基板上；以及下部模塑層，囊封所述下部半導體晶片並包括對準標記。所述下部模塑層包括標記區，所述標記區設置在所述導通結構及所述下部半導體晶片之間，且在所述標記區上設置有所述對準標記。

Description

層疊封裝式半導體封裝及其製造方法
本發明是有關於一種半導體裝置以及其製造方法，且特別是有關於一種層疊封裝式（package-on-package type）半導體封裝及其製造方法。 [相關申請案的交叉參考] 本專利申請案主張在韓國智慧財產權局在2015年12月31日提出申請且標題為“層疊封裝型半導體封裝及其製造方法”的韓國專利申請第10-2015-0190833號全文併入本文供參考。
通常在覆蓋半導體晶片的模塑層上進行雷射標記製程，以製得半導體封裝的對準標記。雷射的使用可能導致半導體晶片的損壞。可以透過在雷射標記製程中降低雷射光束的強度來防止半導體晶片的損壞，但這種方法可能導致在封裝疊加製程中標記的可見性降低且良率降低。
根據示例性實施例，一種半導體封裝可包括：上部封裝，疊加在下部封裝上；以及導通結構（via），設置在所述下部封裝與所述上部封裝之間，以將所述下部封裝與所述上部封裝彼此電性連接。所述下部封裝可包括：下部封裝基板；下部半導體晶片，安裝在所述下部封裝基板上；以及下部模塑層，囊封所述下部半導體晶片且包括對準標記。所述下部模塑層可包括標記區，所述標記區設置在所述導通結構與所述下部半導體晶片之間，且在所述標記區上設置有所述對準標記。
根據示例性實施例，一種半導體封裝可包括：下部封裝，其包括安裝在下部封裝基板上的且被下部模塑層囊封的至少一個下部半導體晶片；上部封裝，其包括安裝在上部封裝基板上的且被上部模塑層囊封的至少一個上部半導體晶片；以及導通結構，將所述下部封裝電性連接至所述上部封裝。所述下部模塑層可包括設置在所述導通結構與所述下部半導體晶片之間的標記區。此處，所述標記區可包括：旋轉對準標記，被配置成使所述下部封裝與所述上部封裝具有相同的取向（orientation）；以及垂直對準標記，被配置成使所述下部封裝的中心與所述上部封裝的中心彼此對準。
根據示例性實施例實施例，一種半導體封裝可包括：下部封裝，其包括安裝在下部封裝基板上的下部半導體晶片；及下部模塑層，被設置成囊封所述下部半導體晶片；以及上部封裝，垂直地疊加在所述下部封裝上並經由垂直地穿過所述下部模塑層的多個導通結構電性連接至所述下部封裝。所述下部模塑層可包括頂表面，所述頂表面面對所述上部封裝且具有至少一個辨認標記，所述辨認標記可設置在所述下部模塑層的一部分上，且所述下部模塑層的所述部分可設置在所述下部半導體晶片與所述導通結構之間以覆蓋所述下部半導體晶片的側表面。
根據示例性實施例實施例，一種製造半導體封裝的方法可包括：設置下部封裝；在所述下部封裝上設置上部封裝；以及將所述下部封裝電性連接至所述上部封裝。設置所述下部封裝可包括：在下部封裝基板上設置下部半導體晶片及與所述下部半導體晶片間隔開的下部端子；在所述下部封裝基板上設置囊封所述下部半導體晶片及所述下部端子的下部模塑層；將第一雷射照射至所述下部模塑層上以形成暴露出所述下部端子的導通孔；以及將第二雷射照射至所述下部模塑層上以形成雷射標記。所述雷射標記可形成在雷射標記區上，所述雷射標記區是所述下部模塑層的位於所述導通孔與所述下部半導體晶片之間的部分。
根據示例性實施例實施例，一種製造半導體封裝的方法可包括：設置下部封裝；在所述下部封裝上設置上部封裝；以及將所述下部封裝與所述上部封裝彼此電性連接。設置所述下部封裝可包括：在下部封裝基板上設置下部半導體晶片及與所述下部半導體晶片間隔開的下部端子；在所述下部封裝基板上設置下部模塑層以囊封所述下部半導體晶片及所述下部端子；移除所述下部模塑層的一部分以形成暴露出所述下部端子的導通孔；以及移除所述下部模塑層的另一部分以在所述下部半導體晶片與所述導通孔之間形成辨認標記。所述導通孔及所述辨認標記可在單一製程中在原處形成。
根據示例性實施例實施例，一種製造半導體封裝的方法可包括：設置下部封裝；在所述下部封裝上設置上部封裝；以及將所述下部封裝電性連接至所述上部封裝。設置所述下部封裝可包括：在下部封裝基板上設置下部半導體晶片及與所述下部半導體晶片間隔開的下部端子；在所述下部封裝基板上設置下部模塑層以囊封所述下部半導體晶片及所述下部端子；將雷射照射至覆蓋所述下部端子的所述下部模塑層的第一部分上，以形成暴露出所述下部端子的導通孔；以及將雷射照射至所述下部模塑層的位於所述下部端子與所述下部半導體晶片之間的第二部分上以形成辨認標記。所述導通孔及所述辨認標記可透過在同一設備中利用相同的雷射所執行的單一製程來形成。
根據示例性實施例實施例，一種半導體封裝可包括：上部封裝，疊加在下部封裝上；以及導通結構，位於所述下部封裝與所述上部封裝之間，以將所述下部封裝與所述上部封裝彼此電性連接，其中所述下部封裝包括位於下部封裝基板上的下部半導體晶片以及囊封所述下部半導體晶片的下部模塑層，所述下部模塑層具有位於所述導通結構與所述下部半導體晶片的側向表面之間的對準標記，所述對準標記在水平方向上與所述導通結構及所述下部半導體晶片的所述側向表面中的每一個間隔開。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
[製造半導體封裝的方法]
圖1A、圖2A、圖3A、圖4A、圖5A、及圖6A是說明根據某些實施例的製造半導體封裝的方法各階段的剖視圖。圖1B、圖2B、圖3B、圖4B、圖5B、及圖6B是說明半導體封裝在分別由圖1A、圖2A、圖3A、圖4A、圖5A、及圖6A示出的各製造階段的俯視平面圖。圖3C及圖3D是圖3A所示的部分的放大剖視圖。圖3E及圖3F是圖3B所示的其他實例的平面圖。
參照圖1A及圖1B，可提供具有頂表面101a及底表面101b的下部封裝基板101。下部封裝基板101可為例如印刷電路板（printed circuit board，PCB）。可在下部封裝基板101的頂表面101a上安裝（例如，以倒裝晶片鍵合（flip-chip bonding）方式安裝）下部半導體晶片110，且可形成下部模塑層130以囊封下部半導體晶片110。舉例來說，可透過模具底部填充（mold underfill，MUF）製程形成環氧模塑材料（epoxy molding compound，EMC）在下部封裝基板101上來形成下部模塑層130。下部模塑層130可充當囊封下部半導體晶片110的模塑結構（molding structure）且還可充當填充下部封裝基板101與下部半導體晶片110之間的間隙區的底部填充物。
下部模塑層130可具有厚到足以使下部模塑層130覆蓋下部半導體晶片110的頂表面110a的第一厚度T1。換句話說，相對於下部封裝基板101的頂表面101a而言，下部模塑層130的頂表面130a可高於下部半導體晶片110的的頂表面110a。在某些實施例中，下部半導體晶片110的頂表面110a可用作非主動表面（inactive surface），且與其相對的底表面110b可用作主動表面（active surface）。在某些實施例中，下部半導體晶片110的頂表面110a可用作主動表面，且底表面110b可用作非主動表面。在下部半導體晶片110的頂表面110a與下部模塑層130的頂表面130a之間，下部模塑層130可具有比第一厚度T1薄的第二厚度T2。下部半導體晶片110可透過多個連接端子112（例如，焊料凸塊）電性連接至下部封裝基板101。下部半導體晶片110可為例如記憶體晶片、邏輯晶片或其任何組合中的一個。舉例來說，下部半導體晶片110可為系統單晶片（system-on-chip，SOC）。
可進一步在下部封裝基板101的頂表面101a上形成多個下部端子120（例如，焊料球）。下部端子120可被下部模塑層130完全覆蓋，而因此下部端子120可以不被暴露於外部。舉例來說，下部端子120可具有實質上等於或小於下部模塑層130的第一厚度T1的厚度（例如，高度）。在某些實施例中，如圖1B所示，可在下部封裝基板101的頂表面101a的邊緣區上（例如，沿周邊）形成下部端子120，以對設置在下部封裝基板101的頂表面101a的中心區上的下部半導體晶片110進行側向地封閉（例如，圍繞下部半導體晶片110的周邊）、或被形成為具有環形的排列。在某些實施例中，下部端子120可被排列成與下部半導體晶片110的側表面中的至少一個平行或被排列形成至少一個列。
參照圖2A及圖2B，可對下部模塑層130進行圖案化以形成暴露出下部端子120的多個導通孔（via holes）135（例如，每一導通孔135可暴露出對應的下部端子120）。導通孔135可被形成為具有與下部模塑層130的第一厚度T1對應的（例如，相等的）的深度。在某些實施例中，如在圖2B中所示，導通孔135的形成可包括對下部模塑層130進行圖案化（例如，透過利用第一雷射90的鑽孔製程）以形成在平面圖中觀察時為圓形的或相似形狀的開口。導通孔135的排列可視下部端子120的排列而定。舉例來說，導通孔135的排列可被形成為具有側向地環繞封閉下部半導體晶片110的環形排列。在某些實施例中，導通孔135可被排列成與下部半導體晶片110的側表面中的至少一個平行或被排列成至少一個列。
導通孔135可被形成為具有大到足以完全暴露出下部端子120的尺寸或直徑，且導通孔135的內側表面135s可以不接觸到下部端子120。導通孔135的內側表面135s可在自下部模塑層130的頂表面130a朝向下部封裝基板101的頂表面101a的方向上具有向下的斜坡。舉例來說，當在剖視圖中觀察時，導通孔135可在朝向下部封裝基板101的頂表面101a的方向上具有減小的水平寬度或向下的錐形結構。在某些實施例中，不同於圖2A，導通孔135的內側表面135s可垂直於下部封裝基板101的頂表面101a。
參照圖3A及圖3B，可利用第二雷射92在標記區130m（其為下部模塑層130的一部分）上形成（例如，直接地形成）標記400。因此，下部封裝100可包括下部封裝基板101、安裝在下部封裝基板101上的下部半導體晶片110以及覆蓋下部半導體晶片110並具有標記400的下部模塑層130。
詳細地說，可將標記區130m設置在與下部半導體晶片110相鄰的導通孔135與下部半導體晶片110的側表面110s之間。舉例來說，如圖3A中所示，標記區130m可被界定於下部模塑層130的位於下部半導體晶片110的最外側表面110s與和下部半導體晶片110最鄰近的導通孔135之間的一部分中。舉例來說，標記區130m可位於下部模塑層130的不與下部半導體晶片110的頂表面110a重疊的一部分中。標記區130m可沿下部半導體晶片110的側表面110s中的至少一個設置。舉例來說，當在平面圖（圖3B）中觀察時，標記區130m可被設置（例如，連續地設置）成封閉（例如，完全圍繞）下部半導體晶片110的側表面110s或具有環形形狀（例如，標記區130m可被界定在位於圖3B中圍繞下部半導體晶片110的兩個最外虛線框之間）。
如圖3C所示，設置在下部半導體晶片110的頂表面110a上的下部模塑層130的部分130p可具有小於第一厚度T1的第二厚度T2。因此，假如在雷射標記過程期間朝與下部半導體晶片110重疊的下部模塑層130的部分130p照射第二雷射92，則由於所述部分130p的厚度小（即，第二厚度T2的厚度小），第二雷射92可能穿過下部模塑層130的部分130p，從而損壞位於部分130p下面的下部半導體晶片110。假如降低第二雷射92的強度或能量（例如，降低至低於第一雷射90的強度或能量），則因此導致產生的標記可能具有降低的可見性，從而在後續對準過程中造成低精確度。
因此，根據實施例，選擇下部模塑層130之位於下部半導體晶片110外的部分作為標記區130m，從而使標記區130m具有大於第二厚度T2的厚度（即，第一厚度T1）。由於標記區130m的厚度（即，第一厚度T1）大，因此可在不損壞下部半導體晶片110（即，抑制或防止在雷射標記製程中發生故障）的條件下在下部模塑層130上提供具有充分可見性的標記400。舉例來說，如圖3D中所示，可利用第二雷射92在標記區130m中執行雷射標記製程以形成底表面400f比下部半導體晶片110的頂表面110a低的標記400。即使在這種情形中，也可防止下部半導體晶片110受到損壞。此外，可使標記400具有較大的深度（即，進一步降低底表面400f的垂直高度等級）且因此提高標記400的可見性。
根據某些實施例，下部模塑層130的用於導通孔135的部分與用於標記400的部分可具有實質上相同的厚度（即，第一厚度T1），且導通孔135與標記400二者可利用具有相同的強度或能量的雷射來形成。舉例來說，分別用於形成導通孔135及標記400的第一雷射90及第二雷射92可具有相同的能量及/或可從相同的雷射源產生。然而，在某些實施例中，第二雷射92可具有低於第一雷射90的能量。
分別利用第一雷射90及第二雷射92形成的導通孔135及標記400可在同一製程期間在同一設備中形成。舉例來說，可利用第一雷射90來形成導通孔135，且接著，可利用從與第一雷射90相同的雷射源產生的第二雷射92在原處（即，在同一設備中）形成標記400。在某些實施例中，可利用相同的雷射光束、以實質上同時的方式來形成導通孔135及標記400。在某些實施例中，可形成標記400，且接著，可在與標記400相同的設備中形成導通孔135。第一雷射90及第二雷射92的照射時間可存在差異。舉例來說，第二雷射92的照射時間可短於第一雷射90的照射時間。
標記400可包括第一標記410及第二標記420中的至少一個，如圖3B所示。第一標記410可具有各種形狀（例如，圓形、十字形、X形十字形、字母“L”形、多邊形等）。第二標記420也可具有各種形狀（例如，圓形、十字形、X形十字形、字母“L”形、多邊形等），但可不同於第一標記410的形狀。在某些實施例中，第一標記410與第二標記420可具有相同的形狀，但具有不同的大小。舉例來說，第一標記410可為大的圓形，而第二標記420可為小的圓形。在某些實施例中，標記400可如圖3B所示包括至少一個第一標記410及至少兩個第二標記420，但實施例並不僅限於此。
標記400可被形成為與下部半導體晶片110的隅角（corners）或側表面相鄰。當在平面圖中觀察時，第一標記410可被形成為與下部半導體晶片110的左上隅角相鄰。第二標記420可被形成為與下部半導體晶片110的兩個相對的隅角相鄰。舉例來說，第二標記420可被形成為與下部半導體晶片110的左下隅角及右上隅角相鄰。作為實例，第二標記420可位於穿過下部半導體晶片110的左下隅角及右上隅角的對角線上。
第二標記420可用以界定下部封裝100的中心點C1且可用於下部封裝100與疊加在其上的半導體裝置之間的垂直對準（vertical alignment）。第一標記410可用於半導體裝置相對於下部封裝100的旋轉對準（rotational alignment）。將參照圖5A及圖5B闡述垂直對準及旋轉對準。
作為另一實例，三個第二標記420可被形成為與下部半導體晶片110的三個隅角相鄰，如圖3E所示。視需要，當形成標記400時，下部封裝100的產品資訊可標記（例如，以字母或數位形式）在下部模塑層130上。作為實例，製造商的名稱（例如，“三星（SAMSUNG）”）及/或產品型號名稱（例如，“獵戶座（EXYNOS）”）可額外形成在標記區130m上。
作為另一實例，標記400可包括被形成為與下部半導體晶片110的兩個相對的對角隅角（diagonal corners）相鄰的第一標記410及第二標記420，如圖3F所示。第一標記410及第二標記420可位於穿過下部半導體晶片110的兩個相對的對角隅角的對角線上。第一標記410可用於半導體裝置相對於下部封裝100的旋轉對準，且第二標記420與第一標記410一起可用以界定下部封裝100的中心點C1。
參照圖4A及圖4B，可設置上部封裝200。上部封裝200可包括：上部封裝基板201，具有頂表面201a及底表面201b；一或多個上部半導體晶片210，安裝在上部封裝基板201的頂表面201a上；上部模塑層230，被設置成囊封上部半導體晶片210；以及多個上部端子220，附著至上部封裝基板201的底表面201b。
上部封裝基板201可為例如印刷電路板（PCB）。上部模塑層230可包括例如環氧模塑材料。上部端子220可包括例如焊料球。上部半導體晶片210可透過例如多個接合導線212而電性連接至上部封裝基板201。上部半導體晶片210可為例如記憶體晶片、邏輯晶片或其任何組合中的一個。作為實例，上部半導體晶片210可為記憶體晶片。上部半導體晶片210可透過絕緣黏著層213而彼此黏著及附著至上部封裝基板201。當上部封裝200疊加在下部封裝100上時，上部端子220可以一對一的方式連接至下部端子120。
上部端子220可被形成為具有與下部端子120相同或相似的排列。舉例來說，如圖4B中所示，上部端子220可在上部封裝基板201的底表面201b的邊緣區上形成為具有環形的排列。上部封裝基板201的底表面201b可被形成為具有或界定對準標記510。對準標記510可被形成為能夠實現上部封裝200與下部封裝100之間的精確的垂直對準。舉例來說，對準標記510可被設置成能夠實現第一標記410與對準標記510之間的垂直對準，以確保下部封裝100與上部封裝200之間的垂直對準。
參照圖5A及圖5B，上部封裝200可疊加在下部封裝100上。舉例來說，上部封裝200可被疊加在下部封裝100上使得垂直地穿過下部封裝100的中心點C1的下部假想線XC1與垂直地穿過上部封裝200的中心點C2的上部假想線XC2重合且使得對準標記510與第一標記410垂直地對準。
在上部封裝200不與下部封裝100垂直地對準的情形中，可能需要改變下部封裝100與上部封裝200中的一個相對於另一個的水平位置。舉例來說，當上部封裝200安置在下部封裝100上時，下部假想線XC1可能不與上部假想線XC2重合及/或第一標記410可能不與對準標記510對準。在這種情形中，為了使下部封裝100的中心點C1與上部封裝200的中心點C2彼此重合，可沿平移路徑（如圖5B中的D所繪示）移動上部封裝200。如果下部封裝100的中心點C1與上部封裝200的中心點C2彼此重合，則可以上部假想線XC2（如由L所繪示）為中心旋轉上部封裝200以使第一標記410與對準標記510重合。因此，可實現下部端子120與上部端子220之間的正確的垂直對準、防止在下部封裝100與上部封裝200之間發生疊加失敗（stacking failure）、且因此提高疊加製程的良率。在某些實施例中，可同時地執行上部封裝200的平移移動及旋轉移動（例如，D及L）以將上部封裝200與下部封裝100對準。
參照圖6A及圖6B，可對於將上部封裝200疊加在下部封裝100上所得的結構執行回流製程（reflow process），以形成將下部封裝100電性連接至上部封裝200的多個導通結構320。舉例來說，上部端子220可被安置成與下部端子120接觸，然後，可執行回流製程以形成導通結構320，其中導通結構320中的每一個包括彼此連接的上部端子220中的一個及下部端子120中的一個。
在某些實施例中，在導通孔135的內側表面135s與導通結構320之間可能形成空的空間。空的空間的形成可使氣體或煙在回流製程期間從圖5A所示的下部端子120及上部端子220中容易地排出。外部端子103（例如，焊料球）可進一步附著至下部封裝基板101的底表面101b。
作為以上製程的結果，可製造其中設置有透過導通結構320而彼此電性連接的下部封裝100及上部封裝200的層疊封裝式半導體封裝1。根據某些實施例，可形成下部模塑層130來覆蓋下部封裝基板101的頂表面101a的大部分，從而抑制或防止下部封裝100的翹曲。半導體封裝1可作為包括可攜式產品（例如，行動電話）或可穿戴式產品（例如，智慧手錶）在內的各種電子產品的一部分。
[半導體封裝的其他實例]
圖7A至圖7H是說明圖6A所示的其他實例的剖視圖。
參照圖7A，半導體封裝2可進一步包括底部填充層114。作為實例，下部半導體晶片110可安裝在下部封裝基板101上，且接著，在形成下部模塑層130之前，可設置絕緣材料（例如，熱壓縮非導電性膏（thermal compression non-conductive paste，TCNCP）或熱壓縮非導電性膜（thermal compression non-conductive film，TCNCF））來形成底部填充層114。底部填充層114可被設置成填充下部半導體晶片110與下部封裝基板101之間的間隙且可保護下部封裝100不受由有害外部環境（例如，熱應力）造成的損壞。
參照圖7B，半導體封裝3可進一步包括設置在下部封裝100與上部封裝200之間的傳熱層116。傳熱層116可設置在下部模塑層130與上部封裝基板201之間且可用以改善半導體封裝3的散熱特性。傳熱層116可包括熱介面材料（thermal interface material，TIM）。在某些實施例中，除非傳熱層116覆蓋第一標記410及/或第二標記420（例如，參見圖6B），否則傳熱層116的大小或形狀可進行各種改變。
參照圖7C，半導體封裝4可包括被形成為暴露出下部半導體晶片110的頂表面110a的下部模塑層131。作為實例，下部模塑層131的形成可包括在下部封裝基板101上設置模塑材料且使模塑材料不覆蓋下部半導體晶片110的頂表面110a。作為另一實例，下部模塑層131的形成可包括：形成下部模塑層130以覆蓋下部半導體晶片110的頂表面110a，如圖1A中所示；以及研磨下部模塑層130以暴露出下部半導體晶片110的頂表面110a。下部半導體晶片110的頂表面110a可與下部模塑層131的頂表面131a共面。根據本實施例，可抑制在下部封裝100與上部封裝200之間形成間隙並從而減小半導體封裝4的總厚度。再者，如圖7C中所示，第一標記410可形成在標記區130m（圖3B）（即，不與下部半導體晶片110的頂表面重疊的區）中的下部模塑層131的頂表面131a中。
參照圖7D，導通結構320可以填充半導體封裝5的導通孔136，且在導通結構320與導通孔136之間不存在任何間隙。舉例來說，在圖2A所示的階段中，可利用局部地暴露出下部端子120的上部部分來形成導通孔136。在這種情形中，在圖6A所示的回流製程期間，可形成導通結構320來填充導通孔136。
參照圖7E，半導體封裝6可包括安裝在下部封裝基板101上的多個下部半導體晶片110。下部半導體晶片110可安置在下部封裝基板101的頂表面101a上且可彼此側向地間隔開。
參照圖7F，半導體封裝7可進一步包括安裝在下部封裝基板101上的至少一個被動元件118（例如，電容器或電感器）。被動元件118可安置在下部封裝基板101的頂表面101a上且可與下部半導體晶片110側向地間隔開。
參照圖7G，半導體封裝8可包括疊加在下部封裝基板101上的多個下部半導體晶片（例如，第一下部半導體晶片111a及第二下部半導體晶片111b）。第一下部半導體晶片111a可包括至少一個貫穿電極119。第二下部半導體晶片111b可包括或不包括貫穿電極119。下部半導體晶片111a及下部半導體晶片111b可彼此電性連接且可透過電性連接至貫穿電極119的連接端子112而電性連接至下部封裝基板101。
參照圖7H，半導體封裝9可包括具有打線鍵合結構的下部封裝100。下部封裝100可包括多個接合導線117，所述多個接合導線117可被形成為將下部封裝基板101電性連接至下部半導體晶片110。下部半導體晶片110可透過絕緣黏著層113而附著至下部封裝基板101。
圖7A至圖7H中所示的半導體封裝2至半導體封裝9的技術特徵可彼此組合。作為實例，圖7A所示的半導體封裝2中的底部填充層114可設置在其他半導體封裝3至半導體封裝9中的至少一個中。作為另一實例，圖7B所示的半導體封裝3中的傳熱層116可設置在其他半導體封裝2及半導體封裝4至半導體封裝9中的至少一個中。此外，除所述差異之外，半導體封裝2至半導體封裝9與前面參照圖1A至圖6B闡述的半導體封裝1實質上相同。通篇中相同的參考編號指代相同的元件。
綜上所述，根據某些實施例，利用相同的雷射（例如，透過雷射鑽孔製程）在原處執行導通孔形成製程及雷射標記製程。在執行時不對半導體晶片造成損壞的同時，所述雷射標記製程提供具有高可見度的雷射標記。由此，可提高製造方法中疊加良率，且可改善半導體封裝的翹曲性質。
因此，可簡化製造半導體封裝的整個製程且從而減少所述製造過程的製造時間。所述半導體封裝製造流程的簡化可使得設備投資及製造過程的成本降低。使用雷射標記製程可在不損壞半導體晶片的條件下使得清楚地形成雷射標記成為可能並且可以改善半導體封裝的翹曲性質。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
1、2、3、4、5、6、7、8、9‧‧‧半導體封裝
90‧‧‧第一雷射
92‧‧‧第二雷射
100‧‧‧下部封裝
101‧‧‧下部封裝基板
101a‧‧‧下部封裝基板的頂表面
101b‧‧‧下部封裝基板的底表面
103‧‧‧外部端子
110‧‧‧下部半導體晶片
110a‧‧‧下部半導體晶片的頂表面
110b‧‧‧下部半導體晶片的底表面
110s‧‧‧下部半導體晶片的側表面/最外側表面
111a‧‧‧第一下部半導體晶片/下部半導體晶片
111b‧‧‧第二下部半導體晶片/下部半導體晶片
112‧‧‧連接端子
114‧‧‧底部填充層
116‧‧‧傳熱層
117、212‧‧‧接合導線
118‧‧‧被動元件
119‧‧‧貫穿電極
120‧‧‧下部端子
130、131‧‧‧下部模塑層
130a、131a‧‧‧下部模塑層的頂表面
130m‧‧‧標記區
130p‧‧‧下部模塑層的部分/部分
135、136‧‧‧導通孔
135s‧‧‧導通孔的內側表面
200‧‧‧上部封裝
201‧‧‧上部封裝基板
201a‧‧‧上部封裝基板的頂表面
201b‧‧‧上部封裝基板的底表面
210‧‧‧上部半導體晶片
213‧‧‧絕緣黏著層
220‧‧‧上部端子
230‧‧‧上部模塑層
320‧‧‧導通結構
400‧‧‧標記
400f‧‧‧標記的底表面
410‧‧‧第一標記
420‧‧‧第二標記
510‧‧‧對準標記
C1‧‧‧下部封裝的中心點
C2‧‧‧上部封裝的中心點
D‧‧‧平移路徑/平移移動
L‧‧‧旋轉移動
T1‧‧‧第一厚度
T2‧‧‧第二厚度
XC1‧‧‧下部假想線
XC2‧‧‧上部假想線
圖1A、圖2A、圖3A、圖4A、圖5A、及圖6A說明根據某些示例性實施例的製造半導體封裝的方法各階段的剖視圖。 圖1B、圖2B、圖3B、圖4B、圖5B、及圖6B說明半導體封裝在分別與圖1A、圖2A、圖3A、圖4A、圖5A、及圖6A對應的各製造階段的俯視平面圖。 圖3C及圖3D說明圖3A所示的部分的放大剖視圖。 圖3E及圖3F說明圖3B所示的其他實例的平面圖。 圖7A至圖7H說明圖6A所示的其他實例的剖視圖。
1‧‧‧半導體封裝
100‧‧‧下部封裝
101‧‧‧下部封裝基板
110‧‧‧下部半導體晶片
130‧‧‧下部模塑層
200‧‧‧上部封裝
201‧‧‧上部封裝基板
210‧‧‧上部半導體晶片
320‧‧‧導通結構
400‧‧‧標記
410‧‧‧第一標記
420‧‧‧第二標記

Claims (25)

  1. 一種半導體封裝，包括： 上部封裝，疊加在下部封裝上；以及 導通結構，位於所述下部封裝與所述上部封裝之間，以將所述下部封裝與所述上部封裝彼此電性連接， 其中所述下部封裝包括：   下部封裝基板，        下部半導體晶片，位於所述下部封裝基板上，以及   下部模塑層，囊封所述下部半導體晶片，所述下部模塑層具有位於標記區上的對準標記，所述標記區位於所述導通結構與所述下部半導體晶片之間。
  2. 如申請專利範圍第1項所述的的半導體封裝，其中所述對準標記包括第一標記及第二標記中的至少一個，所述第一標記用於將所述上部封裝相對於所述下部封裝進行旋轉對準，且所述第二標記用於在所述下部封裝的中心與所述上部封裝的中心之間進行垂直對準。
  3. 如申請專利範圍第2項所述的的半導體封裝，其中所述第一標記包括與所述下部半導體晶片的至少一個隅角相鄰的辨認標記。
  4. 如申請專利範圍第3項所述的的半導體封裝，其中所述上部封裝包括與所述第一標記垂直對準的位置標記。
  5. 如申請專利範圍第2項所述的的半導體封裝，其中所述第二標記包括與所述下部半導體晶片的至少兩個相對的隅角相鄰的至少兩個辨認標記。
  6. 如申請專利範圍第1項所述的半導體封裝，其中所述下部半導體晶片包括面對所述下部封裝基板的底表面以及與所述底表面相對的頂表面，且所述下部模塑層覆蓋所述下部半導體晶片的所述頂表面。
  7. 如申請專利範圍第1項所述的的半導體封裝，其中所述下部模塑層包括與所述下部半導體晶片的側表面間隔開的導通孔，所述導通結構位於所述導通孔中，且所述標記區具有與所述導通孔的深度實質上相等的厚度。
  8. 如申請專利範圍第7項所述的的半導體封裝，其中所述導通結構與所述導通孔的內側表面間隔開。
  9. 如申請專利範圍第8項所述的的半導體封裝，其中所述導通孔的所述內側表面具有沿遠離所述下部封裝基板的頂表面的方向增大的水平寬度。
  10. 一種半導體封裝，包括： 下部封裝，包括位於下部封裝基板上的至少一個下部半導體晶片，所述下部半導體晶片被下部模塑層囊封； 上部封裝，包括位於上部封裝基板上的至少一個上部半導體晶片，所述上部半導體晶片被上部模塑層囊封；以及 導通結構，電性連接所述下部封裝至所述上部封裝， 其中所述下部模塑層包括位於所述導通結構與所述下部半導體晶片之間的標記區，且其中所述標記區包括：   旋轉對準標記，使所述下部封裝與所述上部封裝具有相同的取向，以及   垂直對準標記，使所述下部封裝的中心與所述上部封裝的中心對準。
  11. 如申請專利範圍第10項所述的的半導體封裝，其中所述旋轉對準標記包括與所述下部半導體晶片的隅角中的一個相鄰的辨認標記，且所述垂直對準標記包括與所述下部半導體晶片的所述隅角中的至少兩個相對的隅角相鄰的至少兩個辨認標記。
  12. 如申請專利範圍第11項所述的的半導體封裝，其中所述上部封裝基板包括頂表面及與所述頂表面相對的底表面，在所述頂表面上安裝有所述上部半導體晶片，且所述上部封裝基板的所述底表面包括與所述旋轉對準標記垂直對準的辨認標記。
  13. 如申請專利範圍第10項所述的的半導體封裝，其中所述標記區是對所述下部半導體晶片的側表面進行封閉的所述下部模塑層的一部分。
  14. 如申請專利範圍第10項所述的的半導體封裝，其中所述下部半導體晶片包括面對所述下部封裝基板的底表面及與所述底表面相對的頂表面，且所述下部模塑層包括處於比所述下部半導體晶片高的高層的頂表面。
  15. 如申請專利範圍第10項所述的的半導體封裝，其中所述下部半導體晶片包括面對所述下部封裝基板的底表面及與所述底表面相對的頂表面，且所述下部模塑層包括與所述下部半導體晶片的頂表面共面的頂表面。
  16. 如申請專利範圍第10項所述的的半導體封裝，其中所述下部半導體晶片包括系統單晶片，且所述上部半導體晶片包括記憶體晶片。
  17. 如申請專利範圍第10項所述的的半導體封裝，更包括底部填充層及傳熱層中的至少一個，所述底部填充層填充所述下部半導體晶片與所述下部封裝之間的間隙，且所述傳熱層位於所述下部模塑層與所述上部封裝基板之間。
  18. 如申請專利範圍第10項所述的的半導體封裝，其中所述導通結構位於所述下部封裝基板與所述上部封裝基板之間，所述導通結構與所述下部半導體晶片的側表面間隔開以穿過所述下部模塑層。
  19. 如申請專利範圍第18項所述的的半導體封裝，其中所述下部模塑層界定容置所述導通結構的導通孔，且所述標記區位於所述導通孔與所述下部半導體晶片的所述側表面之間。
  20. 一種半導體封裝，包括： 下部封裝，包括：   下部半導體晶片，位於下部封裝基板上，以及   下部模塑層，囊封所述下部半導體晶片；以及 上部封裝，垂直地疊加在所述下部封裝上並經由多個導通結構電性連接至所述下部封裝，所述導通結構垂直地穿過所述下部模塑層，其中所述下部模塑層包括頂表面，所述頂表面面對所述上部封裝且具有至少一個辨認標記，所述辨認標記位於所述下部模塑層的一部分上，且所述下部模塑層的所述部分位於所述下部半導體晶片與所述導通結構之間以覆蓋所述下部半導體晶片的側表面。
  21. 一種半導體封裝，其中包括： 上部封裝，疊加在下部封裝上；以及 導通結構，位於所述下部封裝與所述上部封裝之間，用於將所述下部封裝與所述上部封裝彼此電性連接， 其中所述下部封裝包括：   下部半導體晶片，位於下部封裝基板上，以及   下部模塑層，囊封所述下部半導體晶片，所述下部模塑層具有位於所述導通結構與所述下部半導體晶片的側向表面之間的對準標記，所述對準標記在水平方向上與所述導通結構及所述下部半導體晶片的所述側向表面中的每一個間隔開。
  22. 如申請專利範圍第21項所述的的半導體封裝，其中所述對準標記位於所述下部模塑層的不與所述下部半導體晶片的頂部重疊的部分上。
  23. 如申請專利範圍第21項所述的的半導體封裝，其中所述對準標記面對所述上部封裝，所述對準標記位於所述下部半導體晶片的所述側向表面與緊鄰的導通結構之間。
  24. 如申請專利範圍第21項所述的的半導體封裝，其中所述下部模塑層覆蓋所述下部半導體晶片的頂表面，所述對準標記的深度等於或大於所述下部模塑層之覆蓋住所述下部半導體晶片的所述頂表面的部分的厚度。
  25. 如申請專利範圍第21項所述的的半導體封裝，其中界定所述對準標記的側壁之所述下部模塑層的厚度等於所述導通結構的深度。
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