KR20170080927A - 패키지-온-패키지 타입의 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 패키지 온 패키지 타입의 반도체 패키지 및 그 제조방법에 관한 것으로, 하부 패키지 상에 적층된 상부 패키지, 그리고 상기 하부 패키지와 상기 상부 패키지 사이에 제공되고 상기 하부 패키지와 상기 상부 패키지를 전기적으로 연결하는 비아를 포함한다. 상기 하부 패키지는 하부 패키지 기판, 상기 하부 패키지 기판 상에 실장된 하부 반도체 칩, 그리고 상기 하부 반도체 칩을 몰딩하고 정렬 마크를 갖는 하부 몰드막을 포함한다. 상기 하부 몰드막은 상기 정렬 마크가 제공된 마킹 영역을 포함하고, 상기 마킹 영역은 상기 비아와 상기 하부 반도체 칩 사이에 제공된다.

Description

패키지-온-패키지 타입의 반도체 패키지 및 그 제조방법{PACKAGE ON PACKAGE TYPED SEMICONDUCOTOR PACKAGES AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 패키지 온 패키지 타입의 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 패키지에 정렬 마크를 형성하기 위한 레이저 마킹은 반도체 칩 상의 몰드막에 진행하는 것이 일반적이다. 이 경우 레이저에 의해 반도체 칩이 손상될 가능성이 있다. 반도체 칩의 손상없이 레이저 마킹을 진행하기 위해 레이저 에너지를 줄이는 경우 마크의 시인성이 떨어지고 패키지의 적층 수율이 하락하는 문제점이 있다.
본 발명의 목적은 반도체 칩의 손상없이 레이저 마킹이 가능하고 선명한 마크를 얻을 수 있는 반도체 패키지의 제조방법 및 그 방법에 의해 구현되는 반도체 패키지를 제공함에 있다.
본 발명의 다른 목적은 반도체 패키지의 제조에 사용되는 레이저 드릴링 공정으로 레이저 마킹이 가능한 반도체 패키지의 제조방법 및 그 방법에 의해 구현되는 반도체 패키지를 제공함에 있다.
본 발명의 또 다른 목적은 공정 단순화와 공정 시간을 단축시킬 수 있는 반도체 패키지의 제조방법 및 그 방법에 의해 구현되는 반도체 패키지를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 패키지 및 그 제조방법은 동일 설비에서 동일한 레이저로 비아홀 형성 공정과 레이저 마킹을 동일 진행할 수 있는 것을 일 특징으로 한다.
본 발명은 선명한 시인성을 갖는 레이저 마크를 얻을 수 있는 것을 또 다른 특징으로 한다.
본 발명은 반도체 칩의 손상없이 레이저 마킹이 가능한 것을 또 다른 특징으로 한다.
본 발명은 향상된 적층 수율을 갖는 것을 또 다른 특징으로 한다.
본 발명은 휨(warpage) 특성이 개선된 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지는: 하부 패키지 상에 적층된 상부 패키지; 그리고 상기 하부 패키지와 상기 상부 패키지 사이에 제공되고 상기 하부 패키지와 상기 상부 패키지를 전기적으로 연결하는 비아를 포함할 수 있다. 상기 하부 패키지는: 하부 패키지 기판; 상기 하부 패키지 기판 상에 실장된 하부 반도체 칩; 그리고 상기 하부 반도체 칩을 몰딩하고 그리고 정렬 마크를 갖는 하부 몰드막을 포함할 수 있다. 상기 하부 몰드막은 상기 정렬 마크가 제공된 마킹 영역을 포함할 수 있다. 상기 마킹 영역은 상기 비아와 상기 하부 반도체 칩 사이에 제공될 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 정렬 마크는: 상기 하부 패키지에 대해 상기 상부 패키지를 회전 정렬하는 제1 마크; 그리고 상기 하부 패키지의 중심에 대해 상기 상부 패키지의 중심을 수직 정렬하는 제2 마크 중 적어도 어느 하나를 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 제1 마크는 상기 하부 반도체 칩의 모서리들 중 어느 하나에 인접한 인식 마크를 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 제2 마크는 적어도 두 개의 인식 마크들을 포함할 수 있다. 상기 적어도 두 개의 인식 마크들은 상기 하부 반도체 칩의 모서리들 중 대면하는 적어도 두 개의 모서리들에 인접할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 상부 패키지는 상기 제1 마크와 수직 정렬되는 마크를 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 하부 반도체 칩은 상기 하부 패키지 기판을 바라보는 하면과 그 반대면인 상면을 포함할 수 있다. 상기 하부 몰드막은 상기 하부 반도체 칩의 상면을 덮을 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 하부 몰드막은 상기 하부 반도체 칩의 측면과 이격되고 상기 비아를 수용하는 비아홀을 포함할 수 있다. 상기 마킹 영역은 상기 비아홀의 깊이에 상당하는 두께를 가질 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 비아는 상기 비아홀의 내측면과 이격될 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 비아홀의 내측면은 상기 하부 패키지 기판의 상면으로부터 상기 마킹 영역의 상면을 향해 오르막 경사질 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지는: 하부 패키지 기판 상에 실장되고 하부 몰드막으로 몰딩된 적어도 하나의 하부 반도체 칩을 포함하는 하부 패키지; 상부 패키지 기판 상에 실장되고 상부 몰드막으로 몰딩된 적어도 하나의 상부 반도체 칩을 포함하는 상부 패키지; 그리고 상기 하부 패키지와 상기 상부 패키지를 전기적으로 연결하는 비아를 포함할 수 있다. 상기 하부 몰드막은 상기 비아와 상기 하부 반도체 칩 사이에 제공된 마킹 영역을 포함할 수 있다. 상기 마킹 영역은: 상기 하부 패키지에 대해 상기 상부 패키지를 회전 정렬하는 회전 정렬 마크; 그리고 상기 하부 패키지의 중심에 대해 상기 상부 패키지의 중심을 수직 정렬하는 수직 정렬 마크를 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 회전 정렬 마크는 상기 하부 반도체 칩의 모서리들 중 어느 하나에 인접한 인식 마크를 포함할 수 있다. 상기 수직 정렬 마크는 상기 하부 반도체 칩의 모서리들 중 마주보는 양측 모서리들에 인접한 적어도 두 개의 인식 마크들을 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 상부 패키지 기판은 상기 상부 반도체 칩이 실장되는 상면과 그 반대면인 하면을 포함할 수 있다. 상기 상부 패키지 기판의 하면은 상기 회전 정렬 마크와 수직 정렬하는 인식 마크를 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 마킹 영역은 상기 하부 반도체 칩의 측면을 둘러싸는 상기 하부 몰드막의 일부일 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 하부 반도체 칩은 상기 하부 패키지 기판을 바라보는 하면과 그 반대면인 상면을 포함할 수 있다. 상기 하부 몰드막은 상기 하부 반도체 칩의 상면에 비해 높은 레벨을 갖는 상면을 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 하부 반도체 칩은 상기 하부 패키지 기판을 바라보는 하면과 그 반대면인 상면을 포함할 수 있다. 상기 하부 몰드막은 상기 하부 반도체 칩의 상면과 공면을 이루는 상면을 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 하부 반도체 칩은 시스템-온-칩을 포함하고, 상기 상부 반도체 칩은 메모리 칩을 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 하부 반도체 칩과 상기 하부 패키지 사이의 갭을 채우는 언더필막 그리고 상기 하부 몰드막과 상기 상부 패키지 기판 사이에 제공된 열전달막 중 적어도 어느 하나를 더 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 비아는 상기 하부 패키지 기판과 상기 상부 패키지 기판 사이에 제공되고 그리고 상기 하부 반도체 칩의 측면으로부터 이격되어 상기 하부 몰드막을 관통할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 하부 몰드막은 상기 비아가 수용되는 비아홀을 포함할 수 있다. 상기 마킹 영역은 상기 비아홀과 상기 하부 반도체 칩의 측면 사이에 제공될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지는: 하부 패키지 기판 상에 실장된 하부 반도체 칩과 상기 하부 반도체 칩을 몰딩하는 하부 몰드막을 포함하는 하부 패키지; 그리고 상기 하부 패키지 상에 수직 적층되고, 상기 하부 몰드막을 수직 관통하는 복수개의 비아들에 의해 상기 하부 패키지와 전기적으로 연결된 상부 패키지를 포함할 수 있다. 상기 하부 몰드막은 상기 상부 패키지를 바라보는 상면에 새겨진 적어도 하나의 인식 마크를 포함할 수 있다. 상기 인식 마크는 상기 하부 몰드막의 일부에 제공될 수 있다. 상기 하부 몰드막의 일부는 상기 하부 반도체 칩과 상기 비아 사이에 제공되고 상기 하부 반도체 칩의 측면을 덮을 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법은: 하부 패키지를 제공하고; 상기 하부 패키지 상에 상부 패키지를 제공하고; 그리고 상기 하부 패키지와 상기 상부 패키지를 전기적으로 연결하는 것을 포함할 수 있다. 상기 하부 패키지를 제공하는 것은: 하부 패키지 기판 상에 하부 반도체 칩 그리고 상기 하부 반도체 칩으로부터 이격된 하부 단자를 제공하고; 상기 하부 패키지 기판 상에 상기 하부 반도체 칩과 상기 하부 단자를 몰딩하는 하부 몰드막을 제공하고; 상기 하부 몰드막에 제1 레이저를 제공하여 상기 하부 단자를 개방하는 비아홀을 형성하고; 그리고 상기 하부 몰드막에 제2 레이저를 제공하여 레이저 마크를 형성하는 것을 포함할 수 있다. 상기 레이저 마크는 레이저 마킹 영역에 형성될 수 있다. 상기 레이저 마킹 영역은 상기 하부 몰드막 중에서 상기 비아홀과 상기 하부 반도체 칩 사이의 일부일 수 있다.
일 실시예의 제조방법에 있어서, 상기 비아홀을 형성하는 것과 상기 레이저 마크를 형성하는 것은 인시튜로 진행할 수 있다.
일 실시예의 제조방법에 있어서, 상기 제2 레이저는 상기 제1 레이저와 동일한 에너지를 가질 수 있다.
일 실시예의 제조방법에 있어서, 상기 제2 레이저는 상기 제1 레이저와 동일한 소스를 가질 수 있다.
일 실시예의 제조방법에 있어서, 상기 레이저 마크를 형성하는 것은: 상기 하부 반도체 칩의 모서리들 중 어느 하나에 인접하는 상기 마킹 영역의 제1 부분에 적어도 하나의 제1 인식 마크를 형성하고; 그리고 상기 하부 반도체 칩의 모서리들 중 서로 마주보는 양측 모서리들에 인접한 상기 레이저 마킹 영역의 제2 부분들에 적어도 두 개의 제2 인식 마크들을 형성하는 것을 포함할 수 있다.
일 실시예의 제조방법에 있어서, 상기 제1 인식 마크는 상기 하부 패키지에 대해 상기 상부 패키지를 회전 정렬하는 회전 정렬 마크를 포함할 수 있다. 상기 제2 인식 마크들은 상기 하부 패키지의 중심을 정의하고, 상기 하부 패키지의 중심에 대해 상기 상부 패키지의 중심을 수직 정렬하는 수직 정렬 마크들을 포함할 수 있다.
일 실시예의 제조방법에 있어서, 상기 상부 패키지는 상기 회전 정렬 마크와 수직 정렬되는 인식 마크를 포함할 수 있다.
일 실시예의 제조방법에 있어서, 상기 상부 패키지는 상부 패키지 기판의 상면 상에 실장된 상부 반도체 칩 그리고 상기 상부 패키지 기판의 하면 상에 제공된 상부 단자를 포함할 수 있다. 상기 전기적으로 연결하는 것은: 상기 하부 패키지 상에 상기 상부 패키지를 적층하여 상기 상부 단자와 상기 하부 단자를 접촉시키고; 그리고 상기 상부 단자와 상기 하부 단자를 리플로우하여, 상기 하부 패키지 기판과 상기 상부 패키지 기판 사이에 제공되고 상기 하부 패키지와 상기 상부 패키지를 전기적으로 연결하는 비아를 형성하는 것을 포함할 수 있다.
일 실시예의 제조방법에 있어서, 상기 하부 몰드막을 제공하는 것은: 상기 하부 반도체 칩을 덮어 상기 하부 반도체 칩의 상면에 비해 높은 레벨의 상면을 갖는 몰드막을 형성하는 것을 포함할 수 있다.
일 실시예의 제조방법에 있어서, 상기 하부 몰드막을 형성하는 것은: 상기 하부 반도체 칩의 측면을 둘러싸고 상기 하부 반도체 칩의 상면과 공면을 이루는 상면을 갖는 몰드막을 형성하는 것을 포함할 수 있다.
일 실시예의 제조방법에 있어서, 상기 하부 패키지를 제공하는 것은: 상기 하부 패키지 기판과 상기 하부 반도체 칩 사이에 언더필막을 형성하는 것; 그리고 상기 하부 패키지와 상기 상부 패키지 사이에 열전달막을 형성하는 것 중에서 적어도 어느 하나를 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법은: 하부 패키지를 제공하고; 상기 하부 패키지 상에 상부 패키지를 제공하고; 그리고 상기 하부 패키지와 상기 상부 패키지를 전기적으로 연결하는 것을 포함할 수 있다. 상기 하부 패키지를 제공하는 것은: 하부 패키지 기판 상에 하부 반도체 칩 그리고 상기 하부 반도체 칩으로부터 이격된 하부 단자를 제공하고; 상기 하부 패키지 기판 상에 상기 하부 반도체 칩과 상기 하부 단자를 몰딩하는 하부 몰드막을 제공하고; 상기 하부 몰드막의 일부를 제거하여 상기 하부 단자를 개방하는 비아홀을 형성하고; 그리고 상기 하부 몰드막의 다른 일부를 제거하여 상기 하부 반도체 칩과 상기 비아홀 사이에 인식 마크를 형성하는 것을 포함할 수 있다. 상기 비아홀과 상기 인식 마크는 단일 공정에서 형성될 수 있다.
일 실시예의 제조방법에 있어서, 상기 인식 마크를 형성하는 것은: 상기 하부 반도체 칩의 모서리들 중 어느 하나에 인접 배치되고, 상기 하부 패키지에 대해 상기 상부 패키지를 회전 정렬하는 적어도 하나의 제1 정렬 마크를 형성하고; 그리고 상기 하부 반도체 칩의 모서리들 중 서로 마주보는 양측 모서리들에 인접 배치되고, 상기 하부 패키지의 중심에 대해 상기 상부 패키지의 중심을 수직 정렬하는 적어도 두 개의 제2 정렬 마크들을 형성하는 것을 포함할 수 있다.
일 실시예의 제조방법에 있어서, 상기 비아홀과 상기 인식 마크는 동일한 에너지와 동일한 소스 중 적어도 어느 하나를 갖는 레이저로 형성할 수 있다.
일 실시예의 제조방법에 있어서, 상기 비아홀을 형성하는 것은: 상기 하부 단자와 이격되는 내측면을 갖는 개구를 형성하는 것을 포함할 수 있다.
일 실시예의 제조방법에 있어서, 상기 전기적으로 연결하는 것은: 상기 하부 패키지와 상기 상부 패키지를 전기적으로 연결하는 비아를 형성하는 것을 포함할 수 있다. 상기 비아는 상기 개구의 내측면에 접촉하지 않을 수 있다.
일 실시예의 제조방법에 있어서, 상기 하부 몰드막을 제공하는 것은: 상기 하부 반도체 칩의 측면과 상면을 덮으며 상기 하부 반도체 칩과 상기 하부 패키지 기판 사이의 갭을 채우는 몰드막을 형성하는 것을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법은: 하부 패키지를 제공하고; 상기 하부 패키지 상에 상부 패키지를 제공하고; 그리고 상기 하부 패키지와 상기 상부 패키지를 전기적으로 연결하는 것을 포함할 수 있다. 상기 하부 패키지를 제공하는 것은: 하부 패키지 기판 상에 하부 반도체 칩 그리고 상기 하부 반도체 칩으로부터 이격된 하부 단자를 제공하고; 상기 하부 패키지 기판 상에 상기 하부 반도체 칩과 상기 하부 단자를 몰딩하는 하부 몰드막을 제공하고; 상기 하부 단자를 덮는 상기 하부 몰드막의 제1 일부에 레이저를 제공하여 상기 하부 단자를 개방하는 비아홀을 형성하고; 그리고 상기 하부 단자와 상기 하부 반도체 칩 사이의 상기 하부 몰드막의 제2 일부에 상기 레이저를 제공하여 인식 마크를 형성하는 것을 포함할 수 있다. 상기 비아홀과 상기 인식 마크는 동일한 설비에서 상기 동일한 레이저를 이용하는 단일 공정에서 형성될 수 있다.
일 실시예의 제조방법에 있어서, 상기 하부 몰드막의 제2 일부는 상기 비아홀의 깊이와 동일한 두께를 가질 수 있다.
일 실시예의 제조방법에 있어서, 상기 하부 단자를 제공하는 것은: 상기 하부 패키지 기판의 에지 상에 상기 하부 반도체 칩의 측면을 따라 배열된 복수개의 솔더볼들을 제공하는 것을 포함할 수 있다. 상기 하부 몰드막의 제2 부분은 상기 솔더볼들과 상기 하부 반도체 칩 사이에서 상기 하부 반도체 칩의 측면을 덮을 수 있다.
본 발명에 의하면, 동일한 레이저를 이용하여 비아홀 형성과 레이저 마킹을 인시튜 혹은 동시에 진행할 수 있어 공정을 단순화하고 공정 시간을 단축시킬 수 있다. 공정 단순화 및 공정 시간 단축화를 통해 설비 투자 절감과 공정 비용 감소 그리고 원가 절감 효과를 얻을 수 있다. 아울러, 반도체 칩의 손상없이 레이저 마킹을 할 수 있고 선명한 레이저 마크를 구현할 수 있고, 휨(warpage) 특성이 개선된 효과가 있다.
도 1a, 2a, 3a, 4a, 5a 및 6a는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 1b, 2b, 3b, 4b, 5b 및 6b는 각각 도 1a, 2a, 3a, 4a, 5a 및 6a의 평면을 도시한 평면도들이다.
도 3c 및 3d는 도 3a의 일부를 확대한 단면도들이다.
도 3e 및 3f는 도 3b의 다른 예들을 도시한 평면도들이다.
도 7a 내지 7h는 도 6a의 다른 예들을 도시한 단면도들이다.
이하, 본 발명에 따른 반도체 패키지 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<반도체 패키지의 제조방법의 예>
도 1a, 2a, 3a, 4a, 5a 및 6a는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 1b, 2b, 3b, 4b, 5b 및 6b는 각각 도 1a, 2a, 3a, 4a, 5a 및 6a의 평면을 도시한 평면도들이다. 도 3c 및 3d는 도 3a의 일부를 확대한 단면도들이다. 도 3e 및 3f는 도 3b의 다른 예들을 도시한 평면도들이다.
도 1a 및 1b를 참조하면, 상면(101a)과 하면(101b)을 갖는 하부 패키지 기판(101)을 제공할 수 있다. 하부 패키지 기판(101)은 가령 인쇄회로기판일 수 있다. 하부 패키지 기판(101)의 상면(101a) 상에 하부 반도체 칩(110)을 가령 플립칩 본딩 방식으로 실장하고 하부 반도체 칩(110)을 몰딩하는 하부 몰드막(130)을 형성할 수 있다. 하부 몰드막(130)은 머프(MUF) 공정으로 가령 에폭시 몰딩 컴파운드(EMC)를 하부 패키지 기판(101) 상에 제공하여 형성할 수 있다. 하부 몰드막(130)은 하부 반도체 칩(130)을 감싸는 몰딩 역할을 할 수 있고 그리고 하부 패키지 기판(101)과 하부 반도체 칩(130) 사이를 채우는 언더필링 역할을 할 수 있다.
하부 몰드막(130)은 하부 반도체 칩(110)의 상면(110a)을 덮을 수 있는 제1 두께(T1)를 가질 수 있다. 다시 말해, 하부 몰드막(130)의 상면(130a)은 하부 반도체 칩(110)의 상면(110a)에 비해 높은 레벨을 가질 수 있다. 하부 반도체 칩(110)의 상면(110a)은 가령 비활성면일 수 있고, 그 반대면인 하면(110b)은 활성면일 수 있다. 다른 예로 하부 반도체 칩(110)의 상면(110a)은 활성면일 수 있고 하면(110b)은 비활성면일 수 있다. 하부 반도체 칩(110)의 상면(110a)과 하부 몰드막(130)의 상면(130a) 사이의 하부 몰드막(130)은 제1 두께(T1)에 비해 작은 제2 두께(T2)를 가질 수 있다. 하부 반도체 칩(110)은 가령 솔더 범프들과 같은 복수개의 연결 단자들(112)을 매개로 하부 패키지 기판(101)과 전기적으로 연결될 수 있다. 하부 반도체 칩(110)은 메모리 칩, 로직 칩, 혹은 이의 조합을 포함할 수 있다. 일례로, 하부 반도체 칩(110)은 시스템-온-칩(SOC)일 수 있다.
하부 패키지 기판(101)의 상면(101a) 상에 가령 솔더볼과 같은 복수개의 하부 단자들(120)을 더 형성할 수 있다. 하부 단자들(120)은 하부 몰드막(130)에 의해 완전히 덮여있어 외부로 노출되지 않을 수 있다. 예컨대, 하부 단자(120)의 높이는 하부 몰드막(130)의 제1 두께(T1)와 동일하거나 작을 수 있다. 일례에 따르면, 도 1b에 도시된 것처럼, 하부 단자들(120)은 하부 패키지 기판(101)의 상면(101a) 중 에지에 배치되어 하부 패키지 기판(101)의 상면(101a) 중 센터에 배치된 하부 반도체 칩(110)의 측면을 둘러싸는 고리 형태로 배열될 수 있다. 다른 예로, 하부 단자들(120)은 하부 반도체 칩(110)의 적어도 일측면을 따라 직선 형태로 배열될 수 있다.
도 2a 및 2b를 참조하면, 하부 몰드막(130)을 패터닝하여 하부 단자들(120)을 노출시키는 복수개의 비아홀들(135)을 형성할 수 있다. 비아홀(135)은 하부 몰드막(130)의 제1 두께(T1)에 상당하는 깊이를 가질 수 있다. 일례에 따르면, 비아홀들(135)을 형성하는 것은 제1 레이저(90)를 이용한 드릴링으로 하부 몰드막(130)을 패터닝하여 도 2b에 도시된 바와 같이 평면적으로 볼 때 원형 혹은 이와 유사한 형상의 개구들(openings)을 형성하는 것을 포함할 수 있다. 비아홀들(135)의 배열은 하부 단자들(120)의 배열에 의존할 수 있다. 예컨대, 비아홀들(135)은 하부 반도체 칩(110)의 측면을 둘러싸는 고리 형태로 배열될 수 있다. 다른 예로, 비아홀들(135)은 하부 반도체 칩(110)의 적어도 일측면을 따라 직선 형태로 배열될 수 있다.
비아홀(135)은 하부 단자(120)를 완전히 노출시킬 수 있는 크기 내지 직경을 가질 수 있고, 비아홀(135)의 내측면(135s)은 하부 단자(120)와 접촉하지 않을 수 있다. 비아홀(135)의 내측면(135s)은 하부 몰드막(130)의 상면(130a)으로부터 하부 패키지 기판(101)의 상면(101a)을 향하는 내리막 경사를 가질 수 있다. 그러므로 비아홀(135)은 단면적으로 볼 때 하부 패키지 기판(101)의 상면(101a)으로부터 멀어질수록 수평방향의 폭이 커지는 테이퍼진 형상을 가질 수 있다. 다른 예로, 비아홀(135)의 내측면(135s)은 하부 패키지 기판(101)의 상면(101a)에 대해 수직할 수 있다.
도 3a 및 3b를 참조하면, 제2 레이저(92)를 이용하여 하부 몰드막(130)의 일부인 마킹 영역(130m)에 시각적으로 인식할 수 있는 마크(400)를 형성할 수 있다. 이로써, 하부 패키지 기판(101) 상에 실장되고 하부 몰드막(130)으로 몰딩된 하부 반도체 칩(110)을 포함하는 그리고 하부 몰드막(130)에 마크(400)가 새겨진 하부 패키지(100)를 형성할 수 있다.
일례에 따르면, 마킹 영역(130m)은 하부 반도체 칩(110)에 인접한 비아홀(135)과 하부 반도체 칩(110)의 측면(110s) 사이에 제공될 수 있다. 마킹 영역(130m)은 하부 반도체 칩(110)의 적어도 일측면을 따라 연장될 수 있다. 예컨대, 도 3b에서처럼, 마킹 영역(130m)은 평면적으로 볼 때 하부 반도체 칩(110)의 측면들을 따라 연장된 고리 형태를 가질 수 있다.
도 3c에 도시된 것처럼, 하부 반도체 칩(110)의 상면(110a) 상에 제공된 하부 몰드막(130)의 일부(130p)는 제1 두께(T1)보다 얇은 제2 두께(T2)를 가질 수 있다. 얇은 제2 두께(T2)를 갖는 하부 몰드막(130)의 일부(130p)에 레이저 마킹을 하는 경우, 제2 레이저(92)가 얇은 제2 두께(T2)를 투과할 수 있고 그에 따라 하부 반도체 칩(110)에 손상이 가해질 수 있다. 하부 반도체 칩(110)의 손상을 피하기 위해 제2 레이저(92)는 제1 레이저(90)에 비해 낮은 에너지를 가져야 할 것이다. 얇은 제2 두께(T2)를 갖는 하부 몰드막(130)에 대해 낮은 에너지를 갖는 레이저로 마킹한 경우, 마킹의 시인성이 떨어질 수 있고 마크(400)를 활용하는 후속 공정, 가령 도 5a 및 5b에서 후술한 정렬 공정의 정확성이 감소될 수 있다.
본 실시예에 따르면, 마킹 영역(130m)은 하부 반도체 칩(110)의 적어도 일측면의 바깥에 상당하는 부분이므로 제2 두께(T2)보다 두꺼운 제1 두께(T1)를 가질 수 있다. 마킹 영역(130m)이 갖는 제1 두께(T1)는 마킹 공정의 불량을 없애거나 최소화할 수 있다. 예컨대, 도 3d에 도시된 바와 같이, 제2 레이저(92)를 이용한 레이저 마킹으로 마킹 영역(130m)에 마크(400)를 형성하는 경우 마크(400)의 바닥면(400f)이 하부 반도체 칩(110)의 상면(110a)에 비해 낮게 형성될 가능성이 있을 수 있다. 마크(400)의 바닥면(400f)이 낮은 레벨을 가지더라도 하부 반도체 칩(110)은 레이저 손상으로부터 자유로울 수 있다. 게다가, 마크(400)의 바닥면(400f)을 깊게 형성할 수 있어 선명한 마크(400)를 형성할 수 있다.
본 실시예에 따르면, 비아홀(135)과 마크(400)는 동일한 제1 두께(T1)를 갖는 하부 몰드막(130)에 동일한 레이저를 제공하여 형성할 수 있다. 예컨대, 마크(400)의 형성을 위한 제2 레이저(92)는 비아홀(135)의 형성을 위한 제1 레이저(90)의 에너지와 동일한 에너지를 가질 수 있고, 그리고/또는 제1 레이저(90)의 레이저 소스와 동일한 레이저 소스를 가질 수 있다. 다른 예로, 제2 레이저(92)는 제1 레이저(90)의 에너지보다 낮은 에너지를 가질 수 있다.
제1 레이저(90)를 이용한 비아홀(135)의 형성과 제2 레이저(92)를 이용한 마크(400)의 형성은 동일 설비에서 동일 공정으로 진행할 수 있다. 예컨대, 동일 설비에서 동일한 레이저를 이용하여 비아홀(135)을 형성한 이후에 인시튜로 마크(400)를 형성할 수 있다. 다른 예로, 동일한 레이저를 이용하여 비아홀(135)과 마크(400)를 동시에 형성할 수 있다. 또 다른 예로, 동일한 레이저를 이용하여 마크(400)를 형성한 후 비아홀(135)을 형성할 수 있다. 제1 레이저(90)의 조사 시간과 제2 레이저(92)의 조사 시간은 다를 수 있다. 가령 제2 레이저(92)의 조사 시간은 제1 레이저(90)의 조사 시간에 비해 짧을 수 있다.
마크(400)는, 도 3b에 도시된 바와 같이, 제1 마크(410)와 제2 마크(420) 중 적어도 어느 하나를 포함할 수 있다. 제1 마크(410)는 원, 십자가, “X”자형 십자가(saltire), “L”자, 다각형, 기타 임의의 형태를 가질 수 있다. 제2 마크(420)는 제1 마크(410)와 구별되는 원, 십자가, “X”자형 십자가(saltire), “L”자, 다각형, 기타 임의의 형태를 가질 수 있다. 다른 예로, 제1 마크(410)와 제2 마크(420)와 동일한 형상을 가지되 서로 상이한 크기를 가질 수 있다. 예컨대, 제1 마크(410)는 큰 원형일 수 있고, 제2 마크(420)는 작은 원형일 수 있다. 본 발명을 이에 한정하려는 의도는 전혀 아닌 단지 일례로서, 마크(400)는 적어도 하나의 제1 마크(410)와 적어도 두 개의 제2 마크들(420)을 포함할 수 있다. 마크(400)는 마킹 영역(130m) 중에서 가령 하부 반도체 칩(110)의 모서리 혹은 측면에 인접하여 제공될 수 있다.
평면적으로 볼 때, 제1 마크(410)는 하부 반도체 칩(110)의 모서리들 중 가령 좌측 위쪽의 모서리에 인접하여 배치될 수 있다. 제2 마크들(420)은 하부 반도체 칩(110) 상에서 대면하는 양측 모서리들에 인접하여 배치될 수 있다. 가령, 제2 마크들(420)은 하부 반도체 칩(110)의 좌측 아래쪽 및 우측 위쪽의 모서리들에 인접하여 배치될 수 있다. 제2 마크들(420)은 하부 반도체 칩(110)의 좌측 아래쪽 모서리와 우측 위쪽의 모서리를 잇는 대각선 상에 위치할 수 있다.
제2 마크들(420)은 하부 패키지(100)의 중심점(C1)을 정의할 수 있고, 하부 패키지(100) 상에 적층되는 반도체 장치의 수직 정렬을 위해 활용될 수 있다. 제1 마크(410)는 하부 패키지(100) 상에 적층되는 반도체 장치의 회전 정렬을 위해 활용될 수 있다. 수직 정렬 및 회전 정렬에 대해선 도 5a 및 5b를 참조하여 후술한다.
다른 예로서, 도 3e에 도시된 것처럼, 3개의 제2 마크들(420)이 하부 반도체 칩(110)의 3개의 모서리들에 인접 배치될 수 있다. 선택적으로, 마크(400)를 형성할 때 문자나 숫자와 같은 하부 패키지(100)의 제품 정보를 하부 몰드막(130) 상에 더 마킹할 수 있다. 가령, 하부 패키지(100)의 제조사 명칭(예: SAMSUNG) 및/또는 하부 패키지(100)의 제품 모델(예: EXYNOS)을 마킹 영역(130m)에 더 형성할 수 있다.
또 다른 예로, 도 3f에 도시된 바와 같이, 마크(400)는 하부 반도체 칩(110) 상에서 대면하는 양측 모서리들에 위치하는 제1 마크(410)와 제2 마크(420)를 포함할 수 있다. 제1 마크(410)와 제2 마크(420)는 하부 반도체 칩(110)의 양측 모서리들을 잇는 대각선 상에 위치할 수 있다. 하부 패키지(100) 상에 적층되는 반도체 장치를 회전 정렬할 때 제1 마크(410)가 사용될 수 있고, 하부 패키지(100)의 중심점(C1)을 정의할 때 제1 마크(410)와 제2 마크(420)가 활용될 수 있다.
도 4a 및 4b를 참조하면, 상부 패키지(200)를 제공할 수 있다. 상부 패키지(200)는 상면(201a)과 하면(201b)을 갖는 상부 패키지 기판(201)과, 상부 패키지 기판(201)의 상면(201a) 상에 실장된 하나 혹은 그 이상의 상부 반도체 칩들(210)과, 상부 반도체 칩들(210)을 몰딩하는 상부 몰드막(230)과, 그리고 상부 패키지 기판(201)의 하면(201b)에 부착된 복수개의 상부 단자들(220)을 포함할 수 있다.
상부 패키지 기판(201)은 가령 인쇄회로기판일 수 있다. 상부 몰드막(230)은 가령 에폭시 몰딩 컴파운드를 포함할 수 있다. 상부 단자들(220)은 가령 솔더볼들을 포함할 수 있다. 상부 반도체 칩들(210)은 가령 복수개의 본딩 와이어들(212)에 의해 상부 패키지 기판(201)과 전기적으로 연결될 수 있다. 상부 반도체 칩들(210)은 메모리 칩, 로직 칩, 혹은 이의 조합을 포함할 수 있다. 일례로, 상부 반도체 칩들(210)은 메모리 칩들일 수 있다. 상부 반도체 칩들(210)은 절연성 접착막(213)에 의해 서로간 및 상부 패키지 기판(201)에 부착될 수 있다. 상부 단자들(220)은 상부 패키지(200)가 하부 패키지(100) 상에 적층될 때 하부 단자들(210)과 일대일 대응할 수 있다.
상부 단자들(220)의 배열은 하부 단자들(210)의 배열과 동일하거나 유사할 수 있다. 일례로, 도 4b에 도시된 바와 같이, 상부 단자들(220)은 상부 패키지 기판(201)의 하면(201b)의 에지 상에 고리 형태로 배열될 수 있다. 상부 패키지 기판(201)의 하면(201b)은 정렬 마크(510)를 포함할 수 있다. 하부 패키지(100) 상에 상부 패키지(200)가 적층될 때, 정렬 마크(510)는 제1 마크(410)와 수직 정렬되는 위치에 제공될 수 있다.
도 5a 및 5b를 참조하면, 하부 패키지(100) 상에 상부 패키지(200)를 적층할 수 있다. 가령 하부 패키지(100)의 중심점(C1)을 수직 관통하는 하부 가상선(XC1)과 상부 패키지(200)의 중심점(C2)을 수직 관통하는 상부 가상선(XC2)이 일치되도록, 그리고 제1 마크(410)와 정렬 마크(510)가 수직 정렬되도록 상부 패키지(200)를 하부 패키지(100) 상에 적층할 수 있다.
상부 패키지(200)가 하부 패키지(100)와 수직 정렬되지 않은 경우, 하부 패키지(100)와 상부 패키지(200) 중 어느 하나를 다른 하나에 대해 이동시키는 것이 필요할 수 있다. 예를 들어, 상부 패키지(200)가 하부 패키지(100) 상에 제공될 때, 상부 패키지(200)는 하부 가상선(XC1)과 상부 가상선(XC2)이 불일치되고 그리고/또는 제1 마크(410)와 정렬 마크(510)가 수직 정렬되지 않은 상태로 하부 패키지(100) 상에 제공될 수 있다. 이 경우, 상부 패키지(200)의 직선 이동(D)으로 상부 패키지(200)의 중심점(C2)을 하부 패키지(100)의 중심점(C1)에 일치시킬 수 있다. 상부 패키지(200)의 중심점(C2)과 하부 패키지(100)의 중심점(C1)이 일치된 상태에서 상부 패키지(200)의 회전 이동(L)으로 제1 마크(410)와 제3 마크(510)를 일치시킬 수 있다. 이에 따라, 하부 단자들(120)과 상부 단자들(220)이 수직 정렬될 수 있고, 상부 패키지(200)의 하부 패키지(100) 상의 적층 불량을 없애거나 최소화하여 적층 수율을 향상시킬 수 있다. 다른 예로, 상부 패키지(200)의 직선 이동(D) 및 회전 이동(L)을 동시에 진행하여 상부 패키지(200)를 하부 패키지(100)에 수직 정렬할 수 있다.
도 6a 및 6b를 참조하면, 하부 패키지(100) 상에 상부 패키지(200)가 적층된 상태에서 리플로우 공정을 진행하여 하부 패키지(100)와 상부 패키지(200)를 전기적으로 연결하는 복수개의 비아들(320)을 형성할 수 있다. 예컨대, 도 5a의 하부 단자들(120)과 상부 단자들(220)이 접촉된 상태에서 리플로우 공정이 진행되므로써, 하부 단자들(120)과 상부 단자들(220)이 서로 이어져 비아들(320)이 형성될 수 있다.
본 실시예에 따르면, 비아홀(135)의 내측면(135s)과 비아(320)와의 사이에 빈 공간이 제공될 수 있다. 이 빈 공간을 통해 리플로우 공정시 도 5a의 하부 단자들(120)과 상부 단자들(220)에 함유되어 있는 성분들로 주로 구성된 가스 내지 퓸(fume)이 용이하게 빠져 나갈 수 있다. 하부 패키지 기판(101)의 하면(101b)에 솔더볼과 같은 외부 단자들(103)을 더 부착할 수 있다.
상기 일련의 공정들에 의해 하부 패키지(100) 상에 상부 패키지(200)가 적층되고, 비아들(320)에 의해 하부 패키지(100)와 상부 패키지(200)가 전기적으로 연결된 패키지-온-패키지 타입의 반도체 패키지(1)가 제조될 수 있다. 본 실시예에 따르면, 하부 몰드막(130)은 하부 패키지 기판(101)의 상면(101a)을 전체적으로 덮을 수 있어 하부 패키지(100)의 휨(warpage)을 없애거나 최소화할 수 있다. 반도체 패키지(1)는 임의의 전자 제품, 가령 모바일폰과 같은 휴대용 기기 혹은 스마트 워치와 같은 웨어러블 기기에 사용될 수 있다.
<반도체 패키지의 다른 예>
도 7a 내지 7h는 도 6a의 다른 예들을 도시한 단면도들이다.
도 7a를 참조하면, 반도체 패키지(2)는 언더필막(114)을 더 포함할 수 있다. 일례로, 하부 패키지 기판(101) 상에 하부 반도체 칩(110)을 실장하고, 하부 몰드막(130)을 형성하기 이전에 가령 열수축 비전도성 페이스트(TCNCP: Thermal Compression Non-Conductive Paste) 혹은 열수축 비전도성 필름(TCNCF: Thermal Compression Non-Conductive Film)과 같은 절연체이 제공으로 언더필막(114)을 형성할 수 있다. 언더필막(114)은 하부 반도체 칩(110)과 하부 패키지 기판(101) 사이의 갭을 채울 수 있고, 외부 환경 내지 열적 스트레스에 따른 손상으로부터 하부 패키지(100)를 보호할 수 있다.
도 7b를 참조하면, 반도체 패키지(3)는 하부 패키지(100)와 상부 패키지(200) 사이에 제공된 열전달막(116)을 더 포함할 수 있다. 열전달막(116)은 하부 몰드막(130)과 상부 패키지 기판(201) 사이에 제공될 수 있고, 반도체 패키지(3)의 방열 특성을 향상시킬 수 있다. 열전달막(116)은 방열 인터페이스 물질(TIM)을 포함할 수 있다. 일례로, 열전달막(116)은 제1 마크(410) 및/또는 제2 마크(도 6b의 420)를 덮지 않는 형상이나 크기를 가질 수 있다.
도 7c를 참조하면, 반도체 패키지(4)는 하부 반도체 칩(110)의 상면(110a)을 노출시키는 하부 몰드막(131)을 포함할 수 있다. 가령, 하부 반도체 칩(110)의 상면(110a)을 덮지 않도록 몰딩 물질을 하부 패키지 기판(110) 상에 제공하여 하부 몰드막(131)을 형성할 수 있다. 다른 예로, 도 1a에서와 같이 하부 반도체 칩(110)의 상면(110a)을 덮는 하부 몰드막(130)을 형성한 후 그라인딩하여 하부 반도체 칩(110)의 상면(110a)을 노출시킬 수 있다. 하부 반도체 칩(110)의 상면(110a)과 하부 몰드막(131)의 상면(131a)은 공면을 이룰 수 있다. 본 실시예에 따르면, 하부 패키지(100)와 상부 패키지(200) 사이의 갭을 최소화하므로써 반도체 패키지(4)의 전체 높이를 최소화활 수 있다.
도 7d를 참조하면, 반도체 패키지(5)는 비아(320)와의 사이에 갭이 없는 비아홀(136)을 포함할 수 있다. 예컨대, 도 2a 단계에서 하부 단자(120)의 상부를 제한적으로 노출시키는 비아홀(136)을 형성할 수 있다. 이 경우, 도 6a 단계에서의 리플로우 공정으로 비아홀(136)을 채우는 비아(320)가 형성될 수 있다.
도 7e를 참조하면, 반도체 패키지(6)는 하부 패키지 기판(101) 상에 실장된 복수개의 하부 반도체 칩들(110)을 포함할 수 있다. 하부 반도체 칩들(110)은 하부 패키지 기판(101)의 상면(101a) 상에서 옆으로 배치되고 서로 이격될 수 있다.
도 7f를 참조하면, 반도체 패키지(7)는 하부 패키지 기판(101) 상에 실장된 가령 커패시터나 인덕터와 같은 적어도 하나의 수동 소자(118)를 더 포함할 수 있다. 수동 소자(118)는 하부 패키지 기판(101)의 상면(101a) 상에서 하부 반도체 칩(110)의 옆에 배치되고 하부 반도체 칩(110)과 이격될 수 있다.
도 7g를 참조하면, 반도체 패키지(8)는 하부 패키지 기판(101) 상에 적층된 복수개의 하부 반도체 칩들(111a,111b)을 포함할 수 있다. 하부 반도체 칩들(111a,111b) 중 제1 하부 반도체 칩(111a)은 적어도 하나의 관통전극(119)을 포함할 수 있다. 제2 하부 반도체 칩(111b)은 관통전극(119)을 포함할 수 있고 혹은 포함하지 않을 수 있다. 하부 반도체 칩들(111a,111b)은 관통전극(119)에 전기적으로 연결된 연결 단자들(112)을 매개로 서로 전기적으로 연결될 수 있고 그리고 하부 패키지 기판(101)에 전기적으로 연결될 수 있다.
도 7h를 참조하면, 반도체 패키지(9)는 와이어 본딩 구조를 갖는 하부 패키지(100)를 포함할 수 있다. 하부 패키지(100)는 하부 패키지 기판(101)과 하부 반도체 칩(110)을 전기적으로 연결하는 가령 복수개의 본딩 와이어들(117)을 포함할 수 있다. 하부 반도체 칩(110)은 절연성 접착막(113)에 의해 하부 패키지 기판(101)에 접착될 수 있다.
도 7a 내지 7h에 도시된 반도체 패키지들(1-9)의 구조들은 서로 조합될 수 있다. 예컨대, 도 7a의 반도체 패키지(2)에 제공된 언더필막(114)은 다른 반도체 패키지들(3-9) 중 적어도 어느 하나에 포함될 수 있다. 다른 예로, 도 7b의 반도체 패키지(3)에 제공된 열전달막(116)은 다른 반도체 패키지들(2,4-9) 중 적어도 어느 하나에 포함될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 하부 패키지 상에 적층된 상부 패키지; 그리고
    상기 하부 패키지와 상기 상부 패키지 사이에 제공되고 상기 하부 패키지와 상기 상부 패키지를 전기적으로 연결하는 비아를 포함하고,
    상기 하부 패키지는:
    하부 패키지 기판;
    상기 하부 패키지 기판 상에 실장된 하부 반도체 칩; 그리고
    상기 하부 반도체 칩을 몰딩하고 그리고 정렬 마크를 갖는 하부 몰드막을 포함하고,
    상기 하부 몰드막은 상기 정렬 마크가 제공된 마킹 영역을 포함하고,
    상기 마킹 영역은 상기 비아와 상기 하부 반도체 칩 사이에 제공된 반도체 패키지.
  2. 제1항에 있어서,
    상기 정렬 마크는:
    상기 하부 패키지에 대해 상기 상부 패키지를 회전 정렬하는 제1 마크; 그리고
    상기 하부 패키지의 중심에 대해 상기 상부 패키지의 중심을 수직 정렬하는 제2 마크 중 적어도 어느 하나를 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 제1 마크는 상기 하부 반도체 칩의 모서리들 중 어느 하나에 인접한 인식 마크를 포함하는 반도체 패키지.
  4. 제2항에 있어서,
    상기 제2 마크는 적어도 두 개의 인식 마크들을 포함하고,
    상기 적어도 두 개의 인식 마크들은 상기 하부 반도체 칩의 모서리들 중 대면하는 적어도 두 개의 모서리들에 인접한 반도체 패키지.
  5. 제4항에 있어서,
    상기 상부 패키지는 상기 제1 마크와 수직 정렬되는 마크를 포함하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 하부 반도체 칩은 상기 하부 패키지 기판을 바라보는 하면과 그 반대면인 상면을 포함하고,
    상기 하부 몰드막은 상기 하부 반도체 칩의 상면을 덮는 반도체 패키지.
  7. 제1항에 있어서,
    상기 하부 몰드막은, 상기 하부 반도체 칩의 측면과 이격되고 상기 비아를 수용하는 비아홀을 포함하고;
    상기 마킹 영역은 상기 비아홀의 깊이에 상당하는 두께를 갖는 반도체 패키지.
  8. 하부 패키지 기판 상에 실장되고 하부 몰드막으로 몰딩된 적어도 하나의 하부 반도체 칩을 포함하는 하부 패키지;
    상부 패키지 기판 상에 실장되고 상부 몰드막으로 몰딩된 적어도 하나의 상부 반도체 칩을 포함하는 상부 패키지; 그리고
    상기 하부 패키지와 상기 상부 패키지를 전기적으로 연결하는 비아를 포함하고,
    상기 하부 몰드막은 상기 비아와 상기 하부 반도체 칩 사이에 제공된 마킹 영역을 포함하고,
    상기 마킹 영역은:
    상기 하부 패키지에 대해 상기 상부 패키지를 회전 정렬하는 회전 정렬 마크; 그리고
    상기 하부 패키지의 중심에 대해 상기 상부 패키지의 중심을 수직 정렬하는 수직 정렬 마크를 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 회전 정렬 마크는 상기 하부 반도체 칩의 모서리들 중 어느 하나에 인접한 인식 마크를 포함하고,
    상기 수직 정렬 마크는 상기 하부 반도체 칩의 모서리들 중 마주보는 양측 모서리들에 인접한 적어도 두 개의 인식 마크들을 포함하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 상부 패키지 기판은 상기 상부 반도체 칩이 실장되는 상면과 그 반대면인 하면을 포함하고,
    상기 상부 패키지 기판의 하면은 상기 회전 정렬 마크와 수직 정렬하는 인식 마크를 포함하는 반도체 패키지.
  11. 하부 패키지를 제공하고;
    상기 하부 패키지 상에 상부 패키지를 제공하고; 그리고
    상기 하부 패키지와 상기 상부 패키지를 전기적으로 연결하는 것을 포함하고,
    상기 하부 패키지를 제공하는 것은:
    하부 패키지 기판 상에 하부 반도체 칩 그리고 상기 하부 반도체 칩으로부터 이격된 하부 단자를 제공하고;
    상기 하부 패키지 기판 상에 상기 하부 반도체 칩과 상기 하부 단자를 몰딩하는 하부 몰드막을 제공하고;
    상기 하부 몰드막에 제1 레이저를 제공하여 상기 하부 단자를 개방하는 비아홀을 형성하고; 그리고
    상기 하부 몰드막에 제2 레이저를 제공하여 레이저 마크를 형성하는 것을 포함하고,
    상기 레이저 마크는 레이저 마킹 영역에 형성되고,
    상기 레이저 마킹 영역은 상기 하부 몰드막 중에서 상기 비아홀과 상기 하부 반도체 칩 사이의 일부인 반도체 패키지의 제조방법.
  12. 제11항에 있어서,
    상기 비아홀을 형성하는 것과 상기 레이저 마크를 형성하는 것은 인시튜로 진행하는 반도체 패키지의 제조방법.
  13. 제12항에 있어서,
    상기 제2 레이저는 상기 제1 레이저와 동일한 에너지를 갖는 반도체 패키지의 제조방법.
  14. 제11항에 있어서,
    상기 레이저 마크를 형성하는 것은:
    상기 하부 반도체 칩의 모서리들 중 어느 하나에 인접하는 상기 마킹 영역의 제1 부분에 적어도 하나의 제1 인식 마크를 형성하고; 그리고
    상기 하부 반도체 칩의 모서리들 중 서로 마주보는 양측 모서리들에 인접한 상기 레이저 마킹 영역의 제2 부분들에 적어도 두 개의 제2 인식 마크들을 형성하는 것을;
    포함하는 반도체 패키지의 제조방법.
  15. 제14항에 있어서,
    상기 제1 인식 마크는 상기 하부 패키지에 대해 상기 상부 패키지를 회전 정렬하는 회전 정렬 마크를 포함하고,
    상기 제2 인식 마크들은 상기 하부 패키지의 중심을 정의하고, 상기 하부 패키지의 중심에 대해 상기 상부 패키지의 중심을 수직 정렬하는 수직 정렬 마크들을 포함하는 반도체 패키지의 제조방법.
  16. 제15항에 있어서,
    상기 상부 패키지는 상기 회전 정렬 마크와 수직 정렬되는 인식 마크를 포함하는 반도체 패키지의 제조방법.
  17. 제11항에 있어서,
    상기 상부 패키지는 상부 패키지 기판의 상면 상에 실장된 상부 반도체 칩 그리고 상기 상부 패키지 기판의 하면 상에 제공된 상부 단자를 포함하고,
    상기 전기적으로 연결하는 것은:
    상기 하부 패키지 상에 상기 상부 패키지를 적층하여 상기 상부 단자와 상기 하부 단자를 접촉시키고; 그리고
    상기 상부 단자와 상기 하부 단자를 리플로우하여, 상기 하부 패키지 기판과 상기 상부 패키지 기판 사이에 제공되고 상기 하부 패키지와 상기 상부 패키지를 전기적으로 연결하는 비아를 형성하는 것을 포함하는 반도체 패키지의 제조방법.
  18. 제11항에 있어서,
    상기 하부 몰드막을 제공하는 것은:
    상기 하부 반도체 칩을 덮어 상기 하부 반도체 칩의 상면에 비해 높은 레벨의 상면을 갖는 몰드막을 형성하는 것을 포함하는 반도체 패키지의 제조방법.
  19. 제11항에 있어서,
    상기 하부 몰드막을 형성하는 것은:
    상기 하부 반도체 칩의 측면을 둘러싸고 상기 하부 반도체 칩의 상면과 공면을 이루는 상면을 갖는 몰드막을 형성하는 것을 포함하는 반도체 패키지의 제조방법.
  20. 제11항에 있어서,
    상기 하부 패키지를 제공하는 것은:
    상기 하부 패키지 기판과 상기 하부 반도체 칩 사이에 언더필막을 형성하는 것; 그리고
    상기 하부 패키지와 상기 상부 패키지 사이에 열전달막을 형성하는 것 중에서 적어도 어느 하나를 더 포함하는 반도체 패키지의 제조방법.
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