KR101548426B1 - 집적 회로의 패키징에서의 정렬 - Google Patents

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KR101548426B1
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퀘이-웨이 후앙
치-웨이 린
웨이-헝 린
밍-다 쳉
청-시 리우
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은, 하부 패키지 내의 정렬 마크를 사용하여 하부 패키지에 상부 패키지를 정렬하고, 하부 패키지 위에 상부 패키지를 배치하는 것을 포함하며, 상부 패키지는 하부 패키지 위에 상부 패키지를 배치한 후에 하부 패키지에 정렬된다. 그 다음, 하부 패키지에 상부 패키지를 본딩하도록 리플로우가 수행된다.

Description

집적 회로의 패키징에서의 정렬{ALIGNMENT IN THE PACKAGING OF INTEGRATED CIRCUITS}
본 발명은 반도체 분야에 관한 것이다.
종래의 패키지 온 패키지(PoP; Package-on-Package) 프로세스에서는, 제1 디바이스 다이가 본딩되는 상부 패키지가 솔더 볼을 통해 하부 패키지에 본딩된다. 하부 패키지는 또한 그 안에 본딩된 제2 디바이스 다이를 포함할 수 있다. 제2 디바이스 다이는 하부 패키지의, 솔더 볼과 동일한 면에 있을 수 있다.
하부 패키지에의 상부 패키지의 본딩 전에, 몰딩 컴파운드(molding compound)가 하부 패키지 상에 도포되며, 몰딩 컴파운드는 제2 디바이스 다이 및 솔더 볼을 덮는다. 솔더 볼이 몰딩 컴파운드 내에 매립되므로, 솔더 볼이 노출되도록 몰딩 컴파운드에 홀을 형성하기 위해 레이저 어블레이션(laser ablation) 또는 드릴링(drilling)이 수행된다. 그 다음, 상부 패키지와 하부 패키지가 하부 패키지의 솔더 볼을 통해 본딩될 수 있다.
본딩 프로세스에 있어서, 상부 패키지의 솔더 볼과 하부 패키지의 솔더 볼이 리플로우되어 서로 접합할 수 있도록, 상부 패키지의 솔더 볼은 하부 패키지의 솔더 볼에 정확하게 정렬되어야 한다. 정렬을 수행하기 위해, 정렬 마크가 리플로우 보트(reflow boat)에 형성되며, 하부 패키지가 리플로우 보트의 개구에 배치된다. 하부 패키지의 솔더 볼은 리플로우 보트 내의 정렬 마크의 위치를 찾는 것을 통해 위치 지정된다. 대안으로서, 상부 패키지의 솔더 볼 및 하부 패키지의 솔더 볼이 정렬 마크로서 사용된다.
종래의 정렬 방식은 문제점을 갖는다. 예를 들어, 하부 패키지의 쏘잉(sawing)에서의 공정 변동이 솔더 볼의 정렬의 변동을 야기할 수 있다. 솔더 볼의 표면이 산화될 수 있으며, 솔더 볼의 식별을 어렵게 할 수 있다.
방법은, 하부 패키지 내의 정렬 마크를 사용하여 하부 패키지에 상부 패키지를 정렬하고, 하부 패키지 위에 상부 패키지를 배치하는 것을 포함하며, 상부 패키지는 하부 패키지 위에 상부 패키지를 배치한 후에 하부 패키지에 정렬된다. 그 다음, 하부 패키지에 상부 패키지를 본딩하도록 리플로우가 수행된다.
본 실시예 및 이의 이점의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 취한 다음의 설명을 참조한다.
도 1 내지 도 10은 일부 예시적인 실시예에 따라 PoP의 제조에 있어서의 중간 단계들의 단면도 및 평면도이다.
도 11a 내지 도 11i는 일부 예시적인 정렬 마크의 평면도를 예시한다.
본 개시의 실시예를 형성하고 사용하는 것이 아래에 상세하게 설명된다. 그러나, 실시예는 광범위하게 다양한 구체적 상황에서 구현될 수 있는 수많은 적용가능한 발명의 개념을 제공하는 것임을 알아야 한다. 설명되는 구체적 실시예는 예시적인 것이며, 본 개시의 범위를 한정하지 않는다.
PoP(Package-on-Package) 구조 및 이의 형성 방법이 다양한 실시예에 따라 제공된다. 일부 실시예에 따라 PoP 구조를 형성하는 중간 단계들이 예시된다. 실시예의 변형이 설명된다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 유사한 참조 번호는 유사한 구성요소를 지정하는데 사용된다.
도 1을 참조하면, 패키지 컴포넌트(10)를 포함하는 하부 패키지(100)가 형성된다. 일부 실시예에서, 패키지 컴포넌트(10)는 패키지 기판이고, 따라서 설명 전반에 걸쳐, 패키지 컴포넌트(10)는 패키지 기판(10)으로 지칭되지만, 이는 다른 유형으로 이루어질 수도 있다. 대안의 실시예에서, 패키지 컴포넌트(10)는 인터포저(interposer)를 포함한다. 패키지 컴포넌트(10)는 복수의 동일한 패키지 컴포넌트(10)를 포함하는 패키지 컴포넌트의 일부일 수 있다. 예를 들어, 패키지 컴포넌트(10)는 패키지 기판일 수 있고, 어레이로서 형성된 복수의 패키지 기판을 포함하는 쏘잉되지 않은(un-sawed) 패키지 기판 스트립에 위치된다.
패키지 기판(10)은 유전체 재료로 형성되는 기판(18)을 포함할 수 있다. 대안으로서, 기판(18)은 반도체 재료, 예를 들어 실리콘과 같은 다른 재료로 형성될 수 있다. 일부 예시적인 실시예에서, 패키지 기판(10)은 도 1에 도시된 바와 같이 코어 상에 구축되는 빌드업 기판이다. 대안으로서, 패키지 기판(10)은 적층을 통해 서로 접착되어진 적층 유전체 막들을 포함하는 적층형 기판이며, 재배선(redistribution) 라인들이 적층 유전체 막들에 매립된다. 기판(18)이 유전체 재료로 형성될 때, 유전체 재료는 유리 섬유 및/또는 수지와 혼합된 복합 재료를 포함할 수 있다.
패키지 기판(10)은 제1 표면(10A)에서의 전기적 커넥터(12)를 제2 표면(10B)에서의 전도성 특징부(16)에 전기적으로 연결하도록 구성되며, 표면(10A 및 10B)은 패키지 기판(10)의 대향 표면들이다. 전기적 커넥터(12) 및 전도성 특징부(16)는 예를 들어 금속 패드일 수 있고, 따라서 각각 금속 패드(12 및 16)로 지칭된다. 패키지 기판(10)은 금속 라인/비아(14)와 같은 전도성 접속부를 포함할 수 있으며, 기판(18)을 통해 관통하는 쓰루 비아를 더 포함할 수 있다.
일부 실시예에서, 전기적 커넥터(24)는 패키지 컴포넌트(10)의 상부 표면에 형성된다. 전기적 커넥터(24)는 금속 패드(12) 및 전도성 특징부(16)에 전기적으로 연결될 수 있다. 예시적인 실시예에서, 전기적 커넥터(24)는 솔더 볼이다. 대안으로서, 전기적 커넥터(24)는 금속 패드, 금속 필라, 금속 필라 상에 형성된 솔더 캡 등을 포함할 수 있다. 일부 실시예에서, 전기적 커넥터(24)의 상단부는 다이(20)의 상부 표면(20A)보다 더 높다. 전기적 커넥터(24)는 솔더 볼일 때 공융(eutectic) 솔더 또는 비공융(non-eutectic) 솔더를 포함할 수 있다. 일부 실시예에서, 전기적 커넥터(24)의 형성은 리플로우 프로세스를 포함하며, 솔더 함유 전기적 커넥터(24)가 솔더 볼을 형성하도록 리플로우된다.
또한 도 1을 참조하면, 패키지 컴포넌트(20)가 금속 패드(12)를 통해 패키지 기판(10)에 본딩된다. 따라서, 패키지 기판(10) 및 패키지 컴포넌트(20)를 포함하는 하부 패키지(100)가 형성된다. 패키지 컴포넌트(20)는 디바이스 다이일 수 있고, 대안으로서 이하 다이(20)로 지칭되지만, 이는 또한 패키지와 같은 또다른 유형의 패키지 컴포넌트일 수도 있다. 다이(20)는 트랜지스터, 커패시터, 인덕터, 저항, 및/또는 기타와 같은 집적 회로 디바이스(도시되지 않음)를 포함할 수 있다. 또한, 다이(20)는 CPU(Central Computing Unit) 다이와 같은 로직 회로 다이일 수 있다. 금속 패드(12)에의 다이(20)의 본딩은 솔더 본딩 또는 (구리-구리 본딩과 같은) 직접(direct) 금속-금속 본딩을 통해 달성될 수 있다.
일부 실시예에서, 정렬 마크(26)가 다이(20)의 후면 상에 사전형성되며(pre-formed), 이는 패키지 기판(10)에 다이(20)의 본딩 전에, 예를 들어 다이(20)의 제조 중에 그리고 각각의 웨이퍼로부터 쏘잉 되기 전에 형성될 수 있다. 대안으로서, 정렬 마크(26)는 패키지 기판(10)에 다이(20)의 본딩 후에 그리고 추후 수행되는 몰딩 프로세스 전에 형성된다. 패키지 컴포넌트(20)가 디바이스 다이인 실시예에서, 정렬 마크(26)는 각각의 반도체 기판(예를 들어, 실리콘 기판)의 후면 상에 형성된다. 정렬 마크(26)는 패키지 컴포넌트(20)의 후면 표면으로부터 패키지 컴포넌트(20)(의 실리콘 기판)의 중간 레벨 안으로 연장하는 트렌치일 수 있다. 일부 실시예에서, 정렬 마크(26)의 깊이 D1은 약 15 ㎛ 내지 약 30 ㎛ 사이이다. 그러나, 설명 전반에 걸쳐 인용된 값은 단지 예일 뿐이고 다른 값으로 바뀔 수 있다는 것을 알아야 한다. 정렬 마크(26)는 전기적 커넥터(24)의 상대 위치를 마킹하는데 사용된다. 정렬 마크(26)와 전기적 커넥터(24)의 상대 위치가 고정되므로, 정렬 마크(26)의 위치를 찾음으로써, 전기적 커넥터(24)의 위치가 결정될 수 있다. 대안의 실시예에서, 패키지 컴포넌트(20)의 후면 표면 상에 정렬 마크가 형성되지 않는다. 대신에, 추후 형성되는 몰딩 재료에 정렬 마크가 형성된다.
도 11a 내지 도 11i는 복수의 후보 정렬 마크(26)의 평면도를 예시한다. 정렬 마크(26)는 식별될 수 있는 한 임의의 평면도 형상을 가질 수 있다. 예를 들어, 도 11a, 도 11b, 도 11c, 도 11d, 도 11e 및 도 11f는 각각 원형, 크로스, 좌측 더블스퀘어, 우측 더블스퀘어, 다이아몬드, 및 스퀘어를 예시한다. 도 10g, 도 10h, 및 10i는 각각 그리드 형상(더블 크로스), 좌측 디아볼로 형상, 또는 우측 디아볼로 형상을 가질 수 있다.
도 2를 참조하면, 몰딩 재료(28)가 하부 패키지(100) 상에 몰딩된다. 몰딩 재료(28)가 분배된(dispensed) 후에 경화(curing) 프로세스가 수행된다. 전기적 커넥터(24)의 상부 부분은 몰딩 재료(28)의 상부 표면(28A) 위에 있다. 일부 예시적인 실시예에서, 상부 표면(28A) 위에 있는 전기적 커넥터(24)의 상단 부분의 높이 H1는 전기적 커넥터(24)의 높이 H2의 약 1/4보다 더 크거나, 또는 약 1/3보다 더 크다. 일부 실시예에서, 비 H1/H2는 또한 0.5에 가까울 수 있다. 일부 실시예에 따르면, 몰딩 재료(28)는 필러, 폴리머, 및 경화제를 포함할 수 있다. 폴리머는 몰딩 컴파운드, 언더필, 몰딩 언더필(MUF; Molding Underfill), 에폭시 등일 수 있다.
일부 실시예에서, 도 2에 도시된 바와 같이, 몰딩 재료(28)는 다이(20)의 상부 표면(20A)과 동일 높이의 상부 높이(28A)를 가지며, 그리하여 다이(20)가 몰딩 재료(28)를 통해 노출된다. 따라서 다이(20) 내의 정렬 마크(26)(만약 있다면)가 노출되고 식별될 수 있다. 대안의 실시예에서, 몰딩 재료(28)는 다이(20)의 하단 부분을 둘러싸고 접촉할 수 있으며, 다이(20)의 상단 부분은 몰딩 재료(28)의 상부 표면(28A) 위에 있다. 그리하여 다이(20) 내의 정렬 마크(26)(만약 있다면)가 또한 노출되고 식별될 수 있다. 대안의 실시예에서, 도 4에 도시된 바와 같이, 몰딩 재료(28)는 다이(20)를 그 안에 완전히 캡슐화할 수 있으며 몰딩 재료(28)의 일부가 다이(20)와 중첩한다. 이들 실시예에서, 정렬 마크는 몰딩 재료(28)에 형성된다.
일부 실시예에 따르면, 정렬 마크(26)는 몰딩 재료(28)의 몰딩 후에 형성된다. 정렬 마크(26)는 몰딩 재료(28)에 형성될 수 있으며, 각각의 정렬 마크가 26A로서 도시되어 있다. 정렬 마크(26)의 위치는 전기적 커넥터(24)의 위치를 피하도록 선택되고, 몰딩 재료(28)의 임의의 위치에(평면도에서) 있을 수 있다. 일부 실시예에서 정렬 마크(26)는 레이저 드릴링을 통해 형성될 수 있다. 정렬 마크(26)의 평면도 형상은 도 11a 내지 도 11i의 예시적인 형상으로부터 선택될 수 있고, 또는 구별될 수 있는 임의의 다른 형상일 수 있다. 정렬 마크(26)(26B로 마킹됨)는 또한 몰딩 프로세스 후에 다이(20)의 후면 표면 상에 형성될 수 있다.
도 3은 하부 패키지(100)의 예시적인 평면도를 예시한다. 일부 실시예에 따르면, 전기적 커넥터(24)가 패키지 컴포넌트(20)를 둘러싸도록 형성되어 있지만, 전기적 커넥터(24)는 임의의 다른 레이아웃으로 형성될 수 있다. 일부 실시예에서, 정렬 마크(26)는 몰딩 재료(28)에 형성된 부분(26A), 및 다이(20)에 형성된 부분(26B)을 포함한다. 대안의 실시예에서, 정렬 마크(26)는 부분(26A)을 포함하지만 부분(26B)은 포함하지 않는다. 또 대안의 실시예에서, 정렬 마크(26)는 부분(26B)을 포함하지만 부분(26A)은 포함하지 않는다.
도 4 및 도 5는 대안의 실시예에 따른 정렬 마크(26)의 형성을 예시한다. 이들 실시예에서, 도 4에 도시된 바와 같이, 몰딩 재료(28)는 다이(20) 및 전기적 커넥터(24)를 완전히 덮는다. 다음으로, 도 5에 도시된 바와 같이, 전기적 커넥터(24)를 덮는 몰딩 재료의 일부가 제거된다. 제거는 레이저(30)를 사용하여 수행될 수 있으며, 레이저(30)는 전기적 커넥터(24)를 덮는 몰딩 재료(28)의 일부를 태운다. 또한, 레이저(30)는 정렬 마크(26)를 형성하는 데에도 사용되며, 정렬 마크(26)는 몰딩 재료(28)의 상부 표면으로부터 몰딩 재료(28) 안으로 연장한다. 이들 실시예에서, 정렬 마크(26)는 패키지 컴포넌트(20) 바로 위에 있지 않은 부분(26A) 및/또는 패키지 컴포넌트(20) 바로 위에 있는 부분(26B)을 포함할 수 있다.
하부 패키지(100)의 형성 후에, 복수의 하부 패키지를 포함하는 하부 패키지(100)는 각각의 패키지로부터 쏘잉된다. 평면도 및 단면도를 각각 예시하고 있는 도 6 및 도 7에 도시된 바와 같이, 하부 패키지(100)는 리플로우 보트(32) 안에 배치된다. 일부 실시예에서, 리플로우 보트(32)는 복수의 개구(34)를 그 안에 포함한다. 개구(34)는 그 안에 하부 패키지(100)를 수용하도록 설계되며, 하부 패키지(100)의 평면도 크기 및 형상이 개구(34)의 평면도 크기 및 형상에 가깝다. 도 7은 리플로우 보트(32) 및 하부 패키지(100)의 단면도를 예시하며, 도 7의 단면도는 도 6의 평면 절단선 7-8에서 얻어진다. 도 7에서, 다이(20) 및 일부 정렬 마크(26)를 도시하도록 하부 패키지(100)가 개략적으로 예시되어 있다. 하부 패키지(100)의 나머지 컴포넌트는 예시되지 않으며, 도 2, 도 3 및 도 5를 참조하여 찾아볼 수 있다.
다음으로, 도 8을 참조하면, 리플로우 보트(32)에 위치되어 있는 하부 패키지(100) 상에 상부 패키지(200)가 배치된다. 도 9는 상부 패키지(200) 및 각각의 하부 패키지(100)의 확대도를 예시한다. 도 9에 도시된 바와 같이, 상부 패키지(200)는 디바이스 다이(202) 및 패키지 기판(204)을 포함하는 패키지일 수 있으며, 디바이스 다이(202)가 패키지 기판(204)에 본딩되어 있다. 일부 예시적인 실시예에서, 디바이스 다이(202)는 SRAM(Static Random Access Memory) 다이, DRAM(Dynamic Random Access Memory) 다이 등과 같은 메모리 다이이다. 또한, 상부 패키지(200)가 하부 패키지(100) 상에 배치되기 전에 몰딩 재료(206)가 디바이스 다이(202) 및 패키지 기판(204) 상에 사전몰딩될(pre-molded) 수 있다.
일부 실시예에서, 상부 패키지(200)는 상부 패키지(200)의 하부 표면에 솔더 볼(208)을 포함한다. 솔더 볼(208)은 전기적 커넥터(24)에 정렬되어야 한다. 정렬은 전기적 커넥터(24)의 정확한 위치를 결정하는데 사용되는 정렬 마크(26)를 통해 달성된다. 일부 실시예에서, 솔더 볼(208)의 위치의 결정은 솔더 볼(208)의 위치를 찾음으로써 달성된다. 대안의 실시예에서, 정렬 마크(226)는 솔더 볼(208)의 위치를 지정하기 위해 상부 패키지(200)의 상부 표면 상에 형성된다. 정렬 마크(226)의 형성은 정렬 마크(26)의 형성과 유사할 수 있고, 따라서 여기에서는 세부사항이 반복되지 않는다. 일부 실시예에서, 정렬 마크(226)는 몰딩 재료(206)의 상부 표면으로부터 몰딩 재료(206) 안으로 연장한다. 디바이스 다이(202)가 몰딩 재료(206)를 통해 노출되는 실시예에서, 정렬 마크는 또한 디바이스 다이(202)의 후면 표면(예시된 상부 표면) 상에도 형성될 수 있고, 디바이스 다이(202)의 기판 안으로 연장한다.
이어서, 리플로우 보트(32)(도 7 및 도 8), 하부 패키지(100) 및 상부 패키지(200)는 리플로우 프로세스를 거치며, 그리하여 하부 패키지(100)와 각각의 상부 패키지(200)는 PoP 구조를 형성하도록 본딩된다. 도 10은 각각의 PoP 구조를 예시한다. 리플로우 동안, 솔더 볼(208)과 전기적 커넥터(24)(도 9)의 솔더가 용융되고, 도 10에 도시된 바와 같이 솔더 영역(36)을 형성하도록 서로 융합된다.
본 개시의 실시예에서, 솔더 영역과 같은 전기적 커넥터의 정렬은 하부 패키지 및/또는 상부 패키지 상에 만들어진 정렬 마크를 통해 수행된다. 따라서 전기적 커넥터의 위치는 정확하게 결정될 수 있다. 비교하자면, 종래의 정렬 프로세스에서 정렬은 리플로우 보트 상의 정렬 마크를 통해 수행된다. 하부 패키지의 위치는, 예를 들어 하부 패키지의 컷팅에서의 공정 변동으로 인해, 리플로우 보트 상의 정렬 마크에 대하여 변할 수 있다. 그러나, 하부 패키지의 위치 변화가 정렬이 수행될 때에는 고려되지 않는다. 따라서 종래의 정렬 프로세스에서의 정렬 정확도에 악영향을 미치게 된다.
일부 실시예에 따르면, 방법은, 하부 패키지 내의 정렬 마크를 사용하여 상부 패키지를 하부 패키지에 정렬하고, 하부 패키지 위에 상부 패키지를 배치하는 것을 포함하며, 하부 패키지 위에 상부 패키지를 배치한 후에 상부 패키지가 하부 패키지에 정렬된다. 그 다음, 상부 패키지를 하부 패키지에 본딩하도록 리플로우가 수행된다.
다른 실시예에 따르면, 방법은, 하부 패키지를 형성하도록 패키지 기판에 디바이스 다이를 본딩하고, 몰딩 재료 내에 디바이스 다이의 적어도 하단 부분을 몰딩하도록 몰딩 재료를 분배하고, 몰딩 재료와 디바이스 다이의 적어도 하나에 정렬 마크를 형성하는 것을 포함한다.
또 다른 실시예에 따르면, 패키지는 패키지 기판 위에 패키지 기판에 본딩된 디바이스 다이, 및 디바이스 다이의 적어도 하단 부분을 그 안에 몰딩하는 몰딩 재료를 포함한다. 몰딩 재료는 패키지 기판 위에 있다. 솔더 영역이 패키지 기판의 상부 표면에 있고 패키지 기판에 전기적으로 연결된다. 정렬 마크는 디바이스 다이와 패키지 기판 중 하나의 상부 표면에 있다.
실시예 및 이의 이점이 상세하게 기재되었지만, 첨부된 청구항에 의해 정의되는 대로 본 실시예의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환 및 대안이 행해질 수 있다는 것을 이해하여야 한다. 또한, 본 출원의 범위는 명세서에 기재된 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 및 단계의 특정 실시예에 한정되고자 하는 것이 아니다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 본 개시로부터 용이하게 알 수 있듯이, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 추후에 개발될, 프로세스, 기계, 제조, 물질 조성물, 수단, 방법, 또는 단계가 본 개시에 따라 이용될 수 있다. 따라서, 첨부된 청구항은 이러한 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계를 본 발명의 범위 내에 포함하고자 한다. 또한, 각각의 청구항은 개별 실시예를 구성하고, 다양한 청구항 및 실시예의 조합이 본 개시의 범위 내에 속한다.
10: 패키지 기판 24: 전기적 커넥터
26: 정렬 마크 28: 몰딩 재료
32: 리플로우 보트 36: 솔더 영역
100: 하부 패키지 200: 상부 패키지
202: 디바이스 다이 204: 패키지 기판
206: 몰딩 재료 208: 솔더 볼
226: 정렬 마크

Claims (10)

  1. 패키지를 형성하는 방법에 있어서,
    하부 패키지를 형성하기 위해 패키지 기판 상에 디바이스 다이를 본딩하는 단계;
    몰딩 재료 내에 상기 디바이스 다이의 적어도 하단 부분을 몰딩하도록(mold) 상기 몰딩 재료를 분사하는(dispense) 단계;
    상기 몰딩 재료의 상단 표면으로부터 상기 몰딩 재료 내로 연장하는 정렬 마크를 형성하는 단계;
    상기 정렬 마크를 이용하여 상기 하부 패키지에 상부 패키지를 정렬하는 단계(aligning);
    상기 하부 패키지 위에 상기 상부 패키지를 배치하는 단계 - 상기 하부 패키지 위에 상기 상부 패키지를 배치하는 단계 후에 상기 상부 패키지가 상기 하부 패키지에 정렬됨 - ; 및
    상기 하부 패키지에 상기 상부 패키지를 본딩하도록 리플로우(reflow)를 수행하는 단계를 포함하는 패키지 형성 방법.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서, 상기 하부 패키지에 상기 상부 패키지를 정렬하는 단계 전에, 리플로우 보트(reflow boat)의 개구에 상기 하부 패키지를 배치하는 단계를 더 포함하는 패키지 형성 방법.
  5. 패키지를 형성하는 방법에 있어서,
    하부 패키지를 형성하도록 패키지 기판 상에 디바이스 다이를 본딩하는 단계;
    몰딩 재료 내에 상기 디바이스 다이의 적어도 하단 부분을 몰딩하도록 상기 몰딩 재료를 분사하는 단계; 및
    상기 몰딩 재료 내에 정렬 마크를 형성하는 단계를 포함하는 패키지 형성 방법.
  6. 청구항 5에 있어서, 상기 디바이스 다이는 상기 몰딩 재료를 통해 노출되고, 상기 정렬 마크를 형성하는 단계는,
    상기 몰딩 재료를 분사하는 단계 후에, 상기 디바이스 다이의 후면 표면 상에 레이저를 사용해 상기 정렬 마크를 형성하는 단계 - 상기 정렬 마크는 상기 디바이스 다이의 후면 표면으로부터 상기 디바이스 다이 안으로 연장함 - 를 포함하는 것인 패키지 형성 방법.
  7. 청구항 5에 있어서, 상기 패키지 기판 상에 디바이스 다이를 본딩하는 단계 전에, 상기 정렬 마크를 형성하는 단계를 포함한 상기 디바이스 다이를 형성하는 단계를 더 포함하는 패키지 형성 방법.
  8. 삭제
  9. 패키지에 있어서,
    하부 패키지를 포함하고, 상기 하부 패키지는,
    패키지 기판 위에, 상기 패키지 기판 상에 본딩된 디바이스 다이;
    몰딩 재료 내에 상기 디바이스 다이의 적어도 하단 부분을 몰딩하는 상기 몰딩 재료 - 상기 몰딩 재료는 상기 패키지 기판의 위에 있음 - ;
    상기 패키지 기판의 상부 표면에, 상기 패키지 기판에 전기적으로 연결된 솔더 영역; 및
    상기 몰딩 재료의 상단 표면으로부터 상기 몰딩 재료 내로 연장하는 정렬 마크를 포함하는 것인 패키지.
  10. 청구항 9에 있어서, 상기 하부 패키지에 본딩된 상부 패키지를 더 포함하는 패키지.
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