CN104752239B - 一种半导体器件、制备方法及封装方法 - Google Patents

一种半导体器件、制备方法及封装方法 Download PDF

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Abstract

本发明涉及一种半导体器件、制备方法及封装方法，所述制备方法包括提供基底，所述基底上形成有层间介电层；在所述层间介电层中形成接合焊盘；在所述层间介电层和所述接合焊盘上形成接合材料层，以覆盖所述层间介电层和所述接合焊盘；图案化所述接合材料层，以在所述接合材料层中形成开口，露出所述接合焊盘。本发明为了解决现有技术中存在的问题，在目前的工艺流程中，在图案化密度（pattern density）的影响下，增加上下两片硅片界面之间的接合力。具体地，本发明通过增加苯并环丁烯BCB材料层，在接合工艺中，不仅是Cu‑Cu接合，还包括苯并环丁烯BCB材料层之间的接合，实现混合接合，来增加上下两片硅片界面之间的接合力，使得可靠性增强。

Description

一种半导体器件、制备方法及封装方法
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件、制备方法及封装方法。
背景技术
在电子消费领域，多功能设备越来越受到消费者的喜爱，相比于功能简单的设备，多功能设备制作过程将更加复杂，比如需要在电路版上集成多个不同功能的芯片，因而出现了3D集成电路（integrated circuit，IC）技术，3D集成电路（integrated circuit，IC）被定义为一种系统级集成结构，将多个芯片在垂直平面方向堆叠，从而节省空间，各个芯片的边缘部分可以根据需要引出多个引脚，根据需要利用这些引脚，将需要互相连接的芯片通过金属线互联，但是上述方式仍然存在很多不足，比如堆叠芯片数量较多，而且芯片之间的连接关系比较复杂，那么就会需要利用多条金属线，最终的布线方式比较混乱，而且也会导致体积增加。
因此，目前在所述3D集成电路（integrated circuit，IC）技术中大都采用硅通孔（Through Silicon Via，TSV）以及位于硅通孔上方的金属互连结构形成电连接，然后进一步实现晶圆之间的键合。
在3D IC立体叠合技术，硅通孔(TSV)、中介板(Interposer)等关键技术、封装零组件的协助下，在有限面积内进行最大程度的晶片叠加与整合，进一步缩减晶片面积、封装体积并提升晶片沟通效率。因此，晶圆水平上的Cu-Cu接合（Wafer level Cu-Cu bonding）作为3D IC中的一项关键技术，在高端产品上的有重要的应用趋势。
现有技术中晶圆水平上的Cu-Cu接合（Wafer level Cu-Cu bonding）的方法，如图3所示，首先提供第一晶圆10和第二晶圆20，其中第一晶圆10和第二晶圆20均包括接合焊盘102以及层间介电层101，其中所述接合焊盘102嵌于层间介电层101中，第一晶圆10和第二晶圆20通过各自的接合焊盘之间接合，实现晶片面对面堆叠(F2F Stacking)。其制备工艺流程如图2所示，提供第一晶圆和第二晶圆，在所述第一晶圆和所述第二晶圆中首先形成层间介电层，然后在所述层间介电层上形成光罩，并图案化所述层间介电层，在所述层间介电层中形成金属焊盘凹槽，然后在所述凹槽内形成阻挡层以及种子层，然后在所述凹槽内通过Cu ECP形成金属铜，然后执行平坦化步骤，以形成铜焊盘；然后清洁所述晶圆，接着通过低温热压键合方式将所述第一晶圆和第二晶圆接合为一体，最后执行退火步骤。
在3D IC封装技术，晶片面对面堆叠(F2F Stacking)、2.5D硅中介层(Interposer)等，都会涉及到硅片与硅片的键合技术，而目前常用的是铜-铜的低温热压键合方式。在这个技术发展过程中，由于Cu焊盘（pad）的密度越来越高，所以设计规则越来越小，Cu焊盘（pad）与Cu焊盘（pad）之间的距离也越来越小。在接合的过程中，由于Cu在热压过程中，Cu具有一定的延展性，当键合时键合力控制不是很均匀，容易看到相邻的接合焊盘（Bondingpad）由于Cu在热压时的延展造成连接，造成短路（short）的情况，如图1b，而接合质量较好的情况如图1a所示。同时，接合质量很好时，由于接合之后细缝的存在，会导致稳定性（reliability）问题，接合界面（bonding interface）的接合力也不太够。
因此需要对现有技术中的晶圆之间接合方法做进一步的改进，以消除现有技术中存在的各种问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：
提供基底，所述基底上形成有层间介电层；
在所述层间介电层中形成接合焊盘；
在所述层间介电层和所述接合焊盘上形成苯并环丁烯材料层，以覆盖所述层间介电层和所述接合焊盘；
图案化所述苯并环丁烯材料层，以在所述苯并环丁烯材料层中形成开口，露出所述接合焊盘。
作为优选，在形成所述苯并环丁烯材料层之前，所述方法还包括：
回蚀刻所述层间介电层，以去除部分所述层间介电层，降低所述层间介电层的厚度。
作为优选，形成所述接合焊盘的方法为：
在所述层间介电层上形成图案化的掩膜层；
以所述掩膜层为掩膜蚀刻所述层间介电层，以在所述层间介电层中形成接合焊盘凹槽；
在所述接合焊盘凹槽中形成铜扩散阻挡层；
沉积金属Cu的种子层，并通过电化学镀铜的方法形成金属Cu，以填充所述接合焊盘凹槽；
执行平坦化步骤，以获得高度均一的接合焊盘。
作为优选，所述苯并环丁烯材料层通过旋涂的方法形成。
作为优选，所述开口的关键尺寸大于所述接合焊盘的关键尺寸，以在所述苯并环丁烯材料层和所述接合焊盘之间形成间隙。
作为优选，图案化所述苯并环丁烯材料层的方法为：
在所述苯并环丁烯材料层上形成图案化的光刻胶层，所述光刻胶层中形成所述开口的图案；
以所述光刻胶层为掩膜，蚀刻所述苯并环丁烯材料层，以将图案转移至所述苯并环丁烯材料层中；
去除所述光刻胶层。
本发明还提供了一种半导体器件的封装方法，包括：提供第一晶圆和第二晶圆，其中所述第一晶圆和/或所述第二晶圆通过权利要求1至6之一所述的方法制备得到；
将所述第一晶圆和所述第二晶圆中的苯并环丁烯材料层相互接合，或者将所述第一晶圆和所述第二晶圆中的所述苯并环丁烯材料层和所述层间介电层相互接合；
将所述第一晶圆和所述第二晶圆中接合焊盘相互接合。
作为优选，所述苯并环丁烯材料层之间接合的压力为30kN～60kN，温度为100～150度，时间为10～30分钟；
所述苯并环丁烯材料层和所述层间介电层之间接合的压力为30kN～60kN，温度为100～150度，时间为10～30分钟。
作为优选，所述接合焊盘相互接合的压力为30kN～40kN，温度为300～400度，时间为20～60分钟。
作为优选，在所述第一晶圆和所述第二晶圆接合步骤之前，所述方法还包括对所述第一晶圆和所述第二晶圆进行清洗的步骤，以去除所述晶圆表面形成的氧化物。
作为优选，在所述接合焊盘相互接合之后还进一步包括退火的步骤。
本发明还提供了一种半导体器件，包括：
基底；
层间介电层，位于所述基底上；
接合焊盘，嵌于所述层间介电层中，其高度高于所述层间介电层的高度；
苯并环丁烯材料层，位于所述层间介电层的上方并环绕所述接合焊盘，并且露出所述接合焊盘的上表面。
作为优选，所述苯并环丁烯材料层和所述接合焊盘之间具有间隙。
作为优选，所述BCB材料层的高度大于所述接合焊盘的高度。
本发明为了解决现有技术中存在的问题，在目前的工艺流程中，在图案化密度（pattern density）的影响下，增加上下两片硅片界面之间的接合力。具体地，本发明通过增加苯并环丁烯BCB材料层，在接合工艺中，不仅是Cu-Cu接合，还包括苯并环丁烯BCB材料层之间的接合，实现混合接合，来增加上下两片硅片界面之间的接合力，使得可靠性增强。
本发明中所述苯并环丁烯BCB（Benzocyclobutene，photosensitive BCB typeXU_35133)材料是一种光敏性的材料，在170度发生再焊接（reflow）；利用该材料的光敏性，进行曝光显影，只在非Cu-Cu接合区域留下介电质焊盘（dielectric pad）。在Cu-Cu接合工艺流程中，增加介电质焊盘（dielectric pad），使得上下增加上下两片硅片直接接合面积增大，从而增强上下界面之间的接合力，使得可靠性增强；然后再进行Cu-Cu接合。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-1b为现有技术中Cu-Cu接合的SEM图，其中图1a为接合质量较好的情况，图1b为接合质量不好，容易发生短路的情况；
图2为现有技术两晶圆中Cu-Cu接合的工艺流程图；
图3为现有技术两晶圆中Cu-Cu接合的局部结构示意图；
图4a-4d为本发明一具体地实施方式中Cu-Cu接合铜焊盘的制备过程示意图；
图5a-5b为本发明一具体地实施方式中两晶圆Cu-Cu接合的局部结构示意图；
图6为本发明一具体地实施方式中两晶圆Cu-Cu接合的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
实施例1
本发明为了解决目前晶圆接合过程中存在的问题，提供了一种Cu-Cu接合焊盘及其制备方法，下面结合附图4a-4d对所述方法作进一步的说明。
首先，执行步骤201，提供基底201。
具体地，参照图4a，在该步骤中，所述基底201至少包含衬底，所述衬底可以为以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）以及绝缘体上锗化硅（SiGeOI）等。
作为优选，在所述基底201上还可以形成有元器件以及互联结构，所述基底中至少含有半导体衬底，所述半导体衬底中可以形成有有源器件以及互联结构。
具体地，在所述半导体衬底中形成硅通孔结构（图中未示出），所述硅通孔结构的形成方法为首先在所述半导体衬底上形成掩膜层，优选为硬掩膜层，然后图案化所述硬掩膜层，以形成所述硅通孔凹槽的形状，然后以所述硬掩膜层为掩膜蚀刻所述半导体衬底，以在所述半导体衬底中形成所述硅通孔凹槽。所述蚀刻方法可以选用干法蚀刻或者湿法蚀刻，并不局限于某一种方法。
然后所述硅通孔凹槽中形成隔离层，具体地，在本发明的一具体地实施方式中，通过热氧化的方法来形成所述隔离层，所述隔离层为SiO2层，其厚度为8-50埃，但并不局限于该厚度。所述热氧化步骤可以选用常规的快速热氧化方法进行，在本发明的一具体实施方式中选用O2或者含有O2的气氛对所述器件进行热处理，所述热处理温度在800-1500℃，优选为1100-1200℃，处理时间为2-30min，经过所述处理在所述衬底上形成厚度为2-8埃的氧化物层，作为优选，所述热氧化物层105的厚度为5埃。
在所述硅通孔凹槽中填充导电材料，以形成硅通孔结构。选用金属铜填充所述硅通孔凹槽，在本发明中可以通过物理气相沉积（PVD）法或者电化学镀铜（ECP）的方法填充所述硅通孔凹槽。
接着进行化学机械抛光(CMP)工艺，平坦化所述导电材料，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。
然后在所述元器件上形成互联结构，例如在所述硅通孔结构上形成所述互连结构，所述互连结构位于所述元器件上方的通孔、层间金属层以及顶部通孔。
所述通孔、层间金属层以及顶部通孔的形成方法都可以通过以下方法实现，但是并不局限于以下方法。以所述通孔为例，在所述半导体衬底上沉积层间介电层，并且图案化所述层间介电层，形成开口，以露出所述有源器件，然后选用导电材料填充所述开口，并且平坦化，以和所述半导体器件中的有源器件形成电连接。
然后形成所述层间金属层以及顶部通孔，形成方法可以参照所述通孔的形成方法，或者选用本领域常用的其他方法，在此不再赘述。
执行步骤202，在所述基底上形成层间介电层202，并图案化所述层间介电层202，以在所述层间介电层202中形成接合焊盘凹槽。
具体地，如图4a所示，在所述基底上沉积层间介电层202，其中所述层间介电层202可以选用常用的介电材料，在本发明的一具体地实施方式中优选为SiO2。
所述层间介电层202的沉积方法可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。本发明中优选化学气相沉积（CVD）法。
然后图案化所述层间介电层202，以在所述层间介电层202中形成接合焊盘凹槽。
具体地，如图4a所示，首先在所述层间介电层202上形成图案化的光刻胶层或者有机分布层（Organic distribution layer,ODL），含硅的底部抗反射涂层（Si-BARC）以及位于顶部的图案化了的光刻胶层（图中未示出），其中所述光刻胶上的图案定义了所述接合焊盘凹槽的图案，然后以所述光刻胶层为掩膜层蚀刻所述有机分布层、底部抗反射涂层形成接合焊盘凹槽的图案，然后以所述有机分布层、底部抗反射涂层为掩膜，蚀刻所述层间金属介电层，以形成所述接合焊盘凹槽。
进一步，所述接合焊盘凹槽可以选用普通的形状，例如上下开口的关键尺寸一样的普通凹槽，或者还可以选用上宽下窄的凹槽，并不局限于某一形状，可以根据需要进行设置。所述接合焊盘凹槽的数目，也并非局限于某一数值范围。
具体地，在该步骤中选用干法蚀刻或者湿法蚀刻，在本发明中优选C-F蚀刻剂来蚀刻所述半导体衬底201，所述C-F蚀刻剂为CF4、CHF3、C4F8和C5F8中的一种或多种。在该实施方式中，所述干法蚀刻可以选用CF4、CHF3，另外加上N2、CO2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s。
执行步骤203，选用接合焊盘材料填充所述接合焊盘凹槽，以形成接合焊盘203。
如图4a所示，作为优选，在本发明的一具体地实施方式中首先在所述接合焊盘凹槽中形成铜扩散阻挡层（图中未示出）；然后沉积金属Cu的种子层，并通过电化学镀铜的方法形成金属Cu，以填充所述接合焊盘凹槽；接着执行平坦化步骤，以获得高度均一的接合焊盘203。
具体地，在该步骤中首先在所述接合焊盘凹槽中形成扩散阻挡层（barrier），优选形成铜扩散阻挡层，所述铜扩散阻挡层的形成方法可以为主要选用物理气相沉积法和化学气相沉积法，具体地，可以选用蒸发、电子束蒸发、等离子体喷射沉积以及溅射，在本发明中优选等离子体喷射沉积以及溅射法形成所述铜扩散阻挡层。所述铜扩散阻挡层的厚度并不局限于某一数值或者范围内，可以根据需要进行调整。
作为优选，所述扩散阻挡层材料可以为选自TaN、Ta、TiN、Ti中的一种或多种，来减小因寄生电阻和寄生电容引起的RC迟延时间。作为优选，在本发明的一具体地实施方式中优选为TaN和/或Ta。
然后在首先在所述扩散阻挡层上沉积金属铜的种子层，所述种子层的沉积方法可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等。
然后选用电化学镀铜（ECP）的方法形成所述金属铜，作为优选，在电镀时还可以使用添加剂，所述添加剂为平坦剂（LEVELER），加速剂（ACCELERATORE）和抑制剂（SUPPRESSOR）。
作为优选，在形成所述金属铜形成后还可以进一步包含退火的步骤，退火可以在80-160℃下进行2-4小时，以促使铜重新结晶，长大晶粒，降低电阻和提高稳定性。
接着平坦化所述金属铜材料，平坦化所述金属层4以及所述扩散阻挡层至所述层间介电层顶部的上方，其高度大于所述层间介电层的高度。
执行步骤204，蚀刻部分所述层间介电层202，以减小所述层间介电层202的厚度。
具体地，如图4b所示，在该步骤中选择性的蚀刻所述层间介电层202，以去除部分所述层间介电层202，降低层间介电层202的高度，使所述层间介电层202的厚度减小。
在该步骤中选用干法蚀刻或者湿法蚀刻，作为优选，在所述干法蚀刻中选用SiCoNi制程蚀刻所述层间介电层202，所述SiCoNi制程对所述层间介电层202和所述接合焊盘以及铜扩散阻挡层具有较大的蚀刻选择比，所述SiCoNi制程中具体参数，本领域技术人员可以根据工艺需要进行选择，并不局限于某一数值。
作为优选，当选用湿法蚀刻时，选用氢氟酸HF或稀释氢氟酸DHF进行蚀刻，其中组成为HF:H2O=1:2-1:10，以去除部分所述层间介电层202，
所述蚀刻温度为20-25℃。
需要说明的是，上述湿法或者干法去除部分所述层间介电层202的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。
执行步骤205，在所述接合焊盘203以及所述层间介电层202上形成BCB材料层204。
具体地，如图4c所示，在所述接合焊盘203以及所述层间介电层202上形成苯并环丁烯（Benzocyclobutene，BCB）材料层，以覆盖所述接合焊盘203和所述层间介电层202，在该步骤中选用旋涂方法（Spin coating）形成所述BCB材料层。
其中，所述苯并环丁烯（Benzocyclobutene，BCB）为一种光敏性的材料，具有十分低的应力，且具有塑性变形的性质，可以有效降低整个器件结构的应力。
此外，苯并环丁烯（Benzocyclobutene）与氧化物、金属焊盘，例如Al，Cu之间具有很好的粘附性（adhesion），且在接合（bonding）过程中上下晶圆的BCB之间或者BCB与所述层间介电层之间能熔合在一起，形成无空隙的接合，提高接合质量（bonding quality）。此外，BCB可作为阻挡层，可以彻底解决晶圆之间金属扩散（例如Cu diffuse）的问题。
其中，所述苯并环丁烯（Benzocyclobutene，BCB）中文名称为苯丙环丁烯，是一种有机新型电子材料，分子式为C8H8，所述苯并环丁烯（Benzocyclobutene，BCB）可以通过旋涂方法（Spin coating）的方法制备，本发明充分利用BCB材质与集成电路工艺相容的特性，其在170℃以上能够发生再焊接（reflow），此外，所述苯并环丁烯（Benzocyclobutene，BCB）还具有良好的间隙填充能力，在器件的关键尺寸不断缩小的情况下，间隙填充能力越来越重要。
所述苯并环丁烯（Benzocyclobutene，BCB）还具有较低的K值以及较低的应力（lowstress），此外还具有良好的应力释放性能（stress relief property），能确保在晶圆接合时不会发生碎裂，以及能够保证所述晶圆边缘也具有很好的接合。
作为优选，所述BCB材料层204的高度大于所述接合焊盘203的高度，以完全覆盖所述接合焊盘203。
执行步骤206，图案化所述BCB材料层204，以在所述接合焊盘203的上方形成开口，露出所述接合焊盘。
具体地，如图4d所示，图案化所述BCB材料层204，以在所述接合焊盘203的上方形成开口，其中所述开口的关键尺寸大于所述接合焊盘203的关键尺寸，在露出所述接合焊盘203的同时，在所述接合焊盘203的两侧和所述BCB材料层204之间形成有凹槽，在Cu-Cu接合过程中，挤压出来的Cu可以流入到所述凹槽中，避免了目前在Cu-Cu接合（Bonding）过程中，由于热压工艺过程中，Cu的延展造成相邻Cu焊盘的连接，还可以使接合过程中所述挤压出来的BCB材料层204流入到该凹槽中。
在本发明的一具体地实施方式中，首先在所述BCB材料层204上形成图案化的光刻胶层或者有机分布层（Organic distribution layer,ODL），含硅的底部抗反射涂层（Si-BARC）以及位于顶部的图案化了的光刻胶层（图中未示出），其中所述光刻胶上的图案定义了所述第一开口的图案，然后以所述光刻胶层为掩膜层蚀刻所述有机分布层、底部抗反射涂层形成第一开口的图案，然后以所述有机分布层、底部抗反射涂层为掩膜，蚀刻所述层间金属介电层，以形成所述开口。
进一步，所述开口可以选用普通的形状，例如上下开口的关键尺寸一样的普通沟槽，并不局限于某一形状，可以根据需要进行设置。所述开口的数目，也并非局限于某一数值范围，根据所述接合焊盘的数目进行设置。
具体地，在该步骤中选用干法蚀刻或者湿法蚀刻，在本发明中优选C-F蚀刻剂来蚀刻BCB材料层204，所述C-F蚀刻剂为CF4、CHF3、C4F8和C5F8中的一种或多种。在该实施方式中，所述干法蚀刻可以选用CF4、CHF3，另外加上N2、CO2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s。
执行步骤207，将包含所述接合焊盘203的两个晶圆接合，所述接合包括接合焊盘之间的接合，以及BCB材料层204之间的接合。
具体地，如图5a所示，提供第一晶圆和第二晶圆，其中，所述第一晶圆和所述第二晶圆均通过步骤201-步骤206的方法制备得到，在所述接合焊盘的两侧均形成有BCB材料层204，所述第一晶圆和第二晶圆接合包括两个步骤，分别包括BCB材料层204之间的接合和接合焊盘之间的接合。
作为优选，在第一晶圆和第二晶圆接合之前，还包括对所述第一晶圆和所述第二晶圆进行清洗的步骤，去除表面形成的氧化物，例如去除表面形成的铜氧化物，以使所述接合焊盘更好的接合。
然后包含所述接合焊盘203的两个晶圆接合，首先第一步执行BCB材料层204之间的接合，在该步骤中先使用高压力使所述BCB材料层204接合，所述接合压力为10kN-100kN，优选为30kN～60kN，接合温度100～150度，接合时间为10～30分钟。
将所述第一晶圆和所述第二晶圆中的BCB材料层204接合之后，再进行接合焊盘Cu-Cu之间的接合，在该工艺过程中选用低压接合，以避免所述接合焊盘压力过大，所述接合压力为20kN～50kN，优选为30kN～40kN，接合温度为300～400度，接合时间为20～60分钟。
最后执行退火步骤，所述退火温度为300-800℃，时间为30-90分钟。在本发明中可以选用快速热退火，具体地，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源（如卤灯、电弧灯、石墨加热）快速退火等。本领域技术人员可以根据需要进行选择，也并非局限于所举示例。
实施例2
本发明还提供了另外一种实施方式，其中所述BCB材料层可以替换为有机硅聚合物（Silicone-polymer），在该实施例中除了所述有机硅聚合物的接合温度不一样以外，其他工艺均可以参照实施1。
在该实施例中，所述有机硅聚合物材料层之间的结合温度为150～180℃，接合的压力为30kN～60kN，时间为10～30分钟。
其中，所述有机硅聚合物（Silicone-polymer）聚合物的通式如下化学式所示，
其中，所述R1为芳香烃，例如苯、甲苯、邻二甲苯、间二甲苯、对二甲苯、乙苯、正丙苯、异丙苯、联苯、萘等以及他们的衍生物均可以应用于本发明，并不局限与某一种，其中所述R2为碳原子数为1-7的烷烃，包括直链的或者支链的，又或者所述R2也可以选用芳香烃，其中所述R1、R2可以相同，也可以选用不同的物质。其中有机硅聚合物中的R1、R2对所述聚合物的影响并不是很大，特别是在n的数值较大的情况下，因此并不局限于某一种。其中，所述n的取值范围为大于1的自然数，所述聚合物的分子量为0.5万-80万之间。
实施例3
除了实施例1和2所述的方法，本发明还提供了另外一种实施方式，其中所述两个接合晶圆中仅在其中一个上形成所述BCB材料层204。
例如其中所述第一晶圆通过实施例1中的步骤201-步骤206形成，在所述第一晶圆中包括接合焊盘203以及BCB材料层204，其中所述BCB材料层204包围所述接合焊盘203，并且和所述接合焊盘203之间具有一定的间隙，如图5b中下方所述晶圆所示。
所述第二晶圆通过常规的方法制备得到，例如可以通过实施例1中步骤201-步骤203的方法形成，在所述第二晶圆中所述接合焊盘被所述层间介电层202包围，所述层间介电层202上方并不会形成BCB材料层204，如图5b中上方所述晶圆所示。
在该实施例中将所述两个晶圆接合的过程中同样包括两个步骤，首先将所述第一晶圆中的BCB材料层204和所述第二晶圆中的层间介电层202接合，由于所述苯并环丁烯（Benzocyclobutene）与氧化物、金属焊盘之间都具有很好的粘附性（adhesion），因此可以和所述层间介电层202之间接合在一起，具有较大的接合力。在该步骤中先使用高压力使所述BCB材料层204接合，所述接合压力为10kN-100kN，优选为30kN～60kN，接合温度100～150度，接合时间为10～30分钟。
将所述第一晶圆中的BCB材料层204和所述第二晶圆中层间介电层202接合之后，再进行第一晶圆和第二晶圆中接合焊盘Cu-Cu之间的接合，在该工艺过程中选用低压接合，以避免所述接合焊盘压力过大，所述接合压力为20kN～50kN，优选为30kN～40kN，接合温度为300～400度，接合时间为20～60分钟。
或者选用有机硅聚合物材料层代替所述BCB材料层，所述有机硅聚合物材料层和所述层间介电层202之间接合的温度为150～180℃，接合的压力为30kN～60kN，时间为10～30分钟，其他的可以和选用所述BCB材料时的工艺步骤一样。
需要说明的是在该实施例中所述第一晶圆和所述第二晶圆中的制备方法并不局限于所述示例，本领域技术人员可以根据具体工艺需求进行选择或者改进。
本发明为了解决现有技术中存在的问题，在目前的工艺流程中，在图案化密度（pattern density）的影响下，增加上下两片硅片界面之间的接合力。具体地，本发明通过增加苯并环丁烯BCB材料层，在接合工艺中，不仅是Cu-Cu接合，同时，实现混合接合，来增加上下两片硅片界面之间的接合力，使得可靠性增强。
本发明中所述苯并环丁烯BCB（Benzocyclobutene，photosensitive BCB typeXU_35133)材料是一种光敏性的材料，在170度发生再焊接（reflow）；利用该材料的光敏性，进行曝光显影，只在非Cu-Cu接合区域留下介电质焊盘（dielectric pad）。在Cu-Cu接合工艺流程中，增加介电质焊盘（dielectric pad），使得上下增加上下两片硅片直接接合面积增大，从而增强上下界面之间的接合力，使得可靠性增强；然后再进行Cu-Cu接合。
实施例4
本发明提供了一种晶圆接合中高密度的接合焊盘，其中所述接合焊盘包括：
基底201；
层间介电层202，位于所述基底201上；
接合焊盘，嵌于所述层间介电层202中，其高度高于所述层间介电层202的高度；
BCB材料层204，位于所述层间介电层202的上方，包围所述接合焊盘并且和所述接合焊盘之间具有间隙，所述BCB材料层204的高度大于所述接合焊盘的高度。
其中在所述基底201上还可以形成有元器件以及互联结构，所述基底中至少含有半导体衬底，所述半导体衬底中可以形成有有源器件以及互联结构。所述互联结构包括位于所述有源器件上方的通孔、层间金属层以及顶部通孔等。
其中，所述苯并环丁烯（Benzocyclobutene，BCB）为一种光敏性的材料，具有十分低的应力，且具有塑性变形的性质，可以有效降低整个器件结构的应力。
此外，苯并环丁烯（Benzocyclobutene）与氧化物、金属焊盘，例如Al，Cu之间具有很好的粘附性（adhesion），且在接合（bonding）过程中上下晶圆的BCB之间或者BCB与所述层间介电层之间能熔合在一起，形成无空隙的接合，提高接合质量（bonding quality）。此外，BCB可作为阻挡层，可以彻底解决晶圆之间金属扩散（例如Cu diffuse）的问题。
所述苯并环丁烯（Benzocyclobutene，BCB）还具有较低的K值以及较低的应力（lowstress），此外还具有良好的应力释放性能（stress relief property），能确保在晶圆接合时不会发生碎裂，以及能够保证所述晶圆边缘也具有很好的接合。
本发明所述方法制备得到的晶圆在进行接合时，不仅是Cu-Cu接合，同时，实现混合接合，来增加上下两片硅片界面之间的接合力，使得可靠性增强。
图6为本发明一具体地实施方式中两晶圆Cu-Cu接合的工艺流程图，相对于现有技术在工艺中在形成接合焊盘之后，在所述层间介电层和所述接合焊盘上形成苯并环丁烯材料层，以覆盖所述层间介电层和所述接合焊盘；图案化所述苯并环丁烯材料层，以在所述苯并环丁烯材料层中形成开口，露出所述接合焊盘，在晶圆接合过程中不仅包括所述接合焊盘之间的接合，还进一步包含所述苯并环丁烯材料层的接合。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (15)

1.一种半导体器件的制备方法，包括：
提供基底，所述基底上形成有层间介电层；
在所述层间介电层中形成接合焊盘；
在所述层间介电层和所述接合焊盘上形成接合材料层，以覆盖所述层间介电层和所述接合焊盘；
图案化所述接合材料层，以在所述接合材料层中形成开口，露出所述接合焊盘,所述开口的关键尺寸大于所述接合焊盘的关键尺寸，以在所述接合材料层和所述接合焊盘之间形成间隙。
2.根据权利要求1所述的方法，其特征在于，所述接合材料层选用苯并环丁烯材料层和有机硅聚合物材料层中的一种。
3.根据权利要求1所述的方法，其特征在于，在形成所述接合材料层之前，所述方法还包括：
回蚀刻所述层间介电层，以去除部分所述层间介电层，降低所述层间介电层的厚度。
4.根据权利要求1所述的方法，其特征在于，形成所述接合焊盘的方法为：
在所述层间介电层上形成图案化的掩膜层；
以所述掩膜层为掩膜蚀刻所述层间介电层，以在所述层间介电层中形成接合焊盘凹槽；
在所述接合焊盘凹槽中形成铜扩散阻挡层；
沉积金属Cu的种子层，并通过电化学镀铜的方法形成金属Cu，以填充所述接合焊盘凹槽；
执行平坦化步骤，以获得高度均一的接合焊盘。
5.根据权利要求1所述的方法，其特征在于，所述接合材料层通过旋涂的方法形成。
6.根据权利要求1所述的方法，其特征在于，图案化所述接合材料层的方法为：
在所述接合材料层上形成图案化的光刻胶层，所述光刻胶层中形成所述开口的图案；
以所述光刻胶层为掩膜，蚀刻所述接合材料层，以将图案转移至所述接合材料层；
去除所述光刻胶层。
7.一种半导体器件的封装方法，包括：
提供第一晶圆和第二晶圆，其中所述第一晶圆和/或所述第二晶圆通过权利要求1至6之一所述的方法制备得到；
将所述第一晶圆和所述第二晶圆中的接合材料层相互接合，或者将所述第一晶圆和所述第二晶圆中的所述接合材料层和所述层间介电层相互接合；
将所述第一晶圆和所述第二晶圆中接合焊盘相互接合。
8.根据权利要求7所述的方法，其特征在于，所述接合材料层选用苯并环丁烯材料层和有机硅聚合物材料层中的一种。
9.根据权利要求7所述的方法，其特征在于，所述接合材料层选用苯并环丁烯材料层时，所述苯并环丁烯材料层之间接合的压力为30kN～60kN，温度为100～150℃，时间为10～30分钟；所述苯并环丁烯材料层和所述层间介电层之间接合的压力为30kN～60kN，温度为100～150℃，时间为10～30分钟；
或者所述接合材料层选用有机硅聚合物材料层时，所述有机硅聚合物材料层之间的结合温度为150～180℃，接合的压力为30kN～60kN，时间为10～30分钟；所述有机硅聚合物材料层和所述层间介电层之间接合的温度为150～180℃，接合的压力为30kN～60kN，时间为10～30分钟。
10.根据权利要求7所述的方法，其特征在于，所述接合焊盘相互接合的压力为30kN～40kN，温度为300～400度，时间为20～60分钟。
11.根据权利要求7所述的方法，其特征在于，在所述第一晶圆和所述第二晶圆接合步骤之前，所述方法还包括对所述第一晶圆和所述第二晶圆进行清洗的步骤，以去除所述晶圆表面形成的氧化物。
12.根据权利要求7所述的方法，其特征在于，在所述接合焊盘相互接合之后还进一步包括退火的步骤。
13.一种半导体器件，包括：
基底；
层间介电层，位于所述基底上；
接合焊盘，嵌于所述层间介电层中，其高度高于所述层间介电层的高度；
接合材料层，位于所述层间介电层的上方并环绕所述接合焊盘，并且露出所述接合焊盘的上表面,所述接合材料层和所述接合焊盘之间具有间隙。
14.根据权利要求13所述的半导体器件，其特征在于，所述接合材料层选用苯并环丁烯材料层和有机硅聚合物材料层中的一种。
15.根据权利要求13所述的半导体器件，其特征在于，所述接合材料层的高度大于所述接合焊盘的高度。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150270134A1 (en) * 2014-03-19 2015-09-24 Qualcomm Incorporated Methods of forming a metal-insulator-semiconductor (mis) structure and a dual contact device
US9832867B2 (en) * 2015-11-23 2017-11-28 Medtronic, Inc. Embedded metallic structures in glass
CN107416758B (zh) * 2016-05-24 2020-03-10 中芯国际集成电路制造(上海)有限公司 一种mems器件及制备方法、电子装置
US10993332B2 (en) 2018-08-03 2021-04-27 Unimicron Technology Corp. Circuit substrate
US11088116B2 (en) * 2019-11-25 2021-08-10 Sandisk Technologies Llc Bonded assembly containing horizontal and vertical bonding interfaces and methods of forming the same
CN113363163B (zh) * 2021-05-28 2022-08-02 武汉新芯集成电路制造有限公司 半导体器件及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102593087A (zh) * 2012-03-01 2012-07-18 江苏物联网研究发展中心 一种用于三维集成混合键合结构及其键合方法
CN103107128A (zh) * 2013-01-14 2013-05-15 陆伟 一种三维芯片结构的金属键合的方法及键合结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI229435B (en) * 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
TWI502696B (zh) * 2010-02-06 2015-10-01 Ind Tech Res Inst 接合結構及其製造方法
US20120243155A1 (en) * 2011-01-20 2012-09-27 Endicott Interconnect Technologies, Inc. Conductive metal nub for enhanced electrical interconnection, and information handling system utilizing same
US9343386B2 (en) * 2013-06-19 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment in the packaging of integrated circuits
CN103456652A (zh) * 2013-09-13 2013-12-18 华进半导体封装先导技术研发中心有限公司 混合键合实现方法
EP2889900B1 (en) * 2013-12-19 2019-11-06 IMEC vzw Method for aligning micro-electronic components using an alignment liquid and electrostatic alignment as well as corresponding assembly of aligned micro-electronic components

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102593087A (zh) * 2012-03-01 2012-07-18 江苏物联网研究发展中心 一种用于三维集成混合键合结构及其键合方法
CN103107128A (zh) * 2013-01-14 2013-05-15 陆伟 一种三维芯片结构的金属键合的方法及键合结构

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