KR20210008957A - 반도체 패키지 - Google Patents

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KR20210008957A
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layer
redistribution layer
posts
dielectric layer
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김종윤
김동규
박진우
배민준
전광재
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삼성전자주식회사
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Abstract

반도체 패키지가 제공된다. 반도체 패키지는, 서로 마주보는 제1 면 및 제2 면을 포함하고, 제1 면에 형성된 얼라인먼트(allignment) 패턴을 포함하는 제1 반도체 칩, 제1 반도체 칩의 제1 면 상에 배치되는 제1 재배선 층, 제1 반도체 칩의 제2 면 상에 배치되고, 반도체 칩과 전기적으로 연결되는 제2 재배선 층, 및 제1 재배선 층 및 반도체 칩 사이에, 얼라인먼트 패턴을 포함하는 제1 유전층으로서, 얼라인먼트 패턴은 제1 반도체 칩의 제1 면과 중첩되는 제1 유전층을 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
집적 회로들은, 단일 반도체 웨이퍼 상에 제조될 수 있다. 반도체 웨이퍼를 다이싱하여 서로 분리된 별개의 다이들은 각각 별개로 패키징될 수 있다. 최근, 반도체 장치는 소형화 되고, 고성능화 되고 있다. 또한, 주어진 영역 내에 최대만 많은 구성 요소들을 집적하는 것이 요구되고 있다. 이에 따라, 반도체 패키지의 크기가 점차 감소되고 있다.
반도체 장치를 위한 소형화된 패키징 방법으로는, 웨이퍼 레벨 패키징(wafer level packaging; WLP)이 있을 수 있다. 웨이퍼 레벨 패키징은 일반적으로, 재배선 층(redistribution layer; RDL)을 포함할 수 있다. 재배선 층은, 집적 회로 다이의 컨택 패드를 위한 팬 아웃 와이어링(fan out wiring)에 이용될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 반도체 패키지가 제공된다. 반도체 패키지는, 서로 마주보는 제1 면 및 제2 면을 포함하고, 제1 면에 형성된 얼라인먼트(allignment) 패턴을 포함하는 제1 반도체 칩, 제1 반도체 칩의 제1 면 상에 배치되는 제1 재배선 층, 제1 반도체 칩의 제2 면 상에 배치되고, 반도체 칩과 전기적으로 연결되는 제2 재배선 층, 및 제1 재배선 층 및 반도체 칩 사이에, 얼라인먼트 패턴을 포함하는 제1 유전층으로서, 얼라인먼트 패턴은 제1 반도체 칩의 제1 면과 중첩되는 제1 유전층을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 제1 반도체 칩; 및 제1 반도체 칩과 연결되는 제2 반도체 칩을 포함하되, 제2 반도체 칩은 서로 마주보는 상면 및 하면을 포함하는 바디층을 포함하고, 바디층의 하면에는 액티브 영역이 형성되고, 바디층의 상면에는 유전 물질을 포함하는 얼라인먼트(allignment) 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 복수의 외부 접속 단자, 외부 접속 단자 상에 형성되는 복수의 하부 전극 패드, 하부 전극 패드를 노출하는 제1 개구부를 포함하는 제1 유전층, 제1 유전층 상에 형성되어 복수의 하부 전극 패드와 전기적으로 연결되는 제1 재배선 층(RDL; Redistribution Layer), 제1 재배선 층 상에 형성되어 제1 재배선 층과 전기적으로 연결되는 복수의 포스트 하부 패드, 복수의 포스트 하부 패드 상에 형성되는 복수의 포스트, 제1 재배선 층 상에 형성되고, 복수의 포스트 사이에 위치하는 제1 반도체 칩, 복수의 포스트와 제1 반도체 칩을 둘러싸는 몰드층, 복수의 포스트, 제1 반도체 칩, 및 몰드층 상에 형성되고 복수의 포스트를 노출하며, 제1 반도체 칩 내부로 돌출된 얼라인먼트(allignment) 패턴을 포함하는 제2 유전층, 및 제2 유전층 상에 형성되어 복수의 포스트와 전기적으로 연결되는 제2 재배선 층을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 6은 몇몇 실시예에 따른 반도체 패키지의 제조 과정의 중간 단계 도면들이다.
도 7 내지 도 8은 몇몇 실시예에 따른 도 6의 반도체 패키지의 상면도들이다.
도 9는 몇몇 실시예에 따른 반도체 패키지의 제조 과정의 중간 단계 도면이다.
도 10은 몇몇 실시예에 따른 반도체 패키지의 상면도이다.
도 11 내지 도 14는 몇몇 실시예에 따른 반도체 패키지의 제조 과정의 중간 단계 도면들이다.
도 15 내지 도 16은 몇몇 실시예에 따른 반도체 패키지를 도시하는 예시적인 도면들이다.
도 1 내지 도 6은 몇몇 실시예에 따른 반도체 패키지의 제조 과정의 중간 단계 도면들이다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 패키지의 제조 과정의 중간 단계에서 제1 반도체 패키지(10)는 캐리어(100), 캐리어(100) 상에 형성되고 제1 개구부(111)를 포함하는 제1 유전층(110), 제1 유전층(110) 상에 형성되는 제1 재배선 층(120), 제1 재배선 층(120) 상에 제1 재배선 층(120)의 적어도 일부를 노출하는 제2 유전층(112), 제2 유전층(112) 상에 형성되는 제2 재배선 층을 포함한다.
캐리어(100)는 유리 캐리어, 세라믹 캐리어 등일 수 있다. 캐리어(100)는 상면이 둥근 형상을 가질 수 있고 실리콘 웨이퍼의 크기일 수 있다. 예를 들어, 캐리어(100)는 8-인치 직경, 12-인치 직경 등을 가질 수 있다. 도시되진 않았지만, 캐리어 상에 릴리즈 층이 형성될 수 있다. 릴리즈 층은 후속 단계에서 캐리어(100)와 함께 제거될 수 있는 폴리머-기반 물질(예를 들어, 라이트0투 히트 컨버젼(Light To Heat Conversion; LTHC) 물질로 형성될 수 있다. 몇몇 실시예들에서, 릴리즈 층은 에폭시-기반 열-릴리즈 물질로 형성될 수 있다. 몇몇 다른 실시예들에서, 릴리즈 층은 자외선(UV) 접착제로 형성될 수 있다. 릴리즈 층은 액체로서 분사되고 경화될 수 있다. 또 다른 몇몇 실시예들에서 릴리즈 층은 라미네이트 막이고, 캐리어(100) 상에 라미네이트될 수 있다.
제1 유전층(110)은 캐리어(100) 상에 형성될 수 있다. 몇몇 실시예들에서, 제1 유전층(110)은 폴리머로 형성되며, 폴리머는 포토 리소그래피 프로세스를 이용하여 쉽게 패터닝될 수 있는 폴리벤졸사졸(PBO), 폴리이미드, 벤조사이클로부텐(BCB) 등과 같은 광감성 물질일 수 있다. 몇몇 다른 실시예들에서, 제1 유전층(110)은 실리콘 질화물과 같은 질화물, 실리콘 산화물과 같은 산화물, 포스포실리케이트 유리(PhosphoSilicate Glass; PSG), 보로실리케이트 유리(BoroSilicate Glass; BSG), 붕소-도핑된 포스포실리케이트 유리(Boron-doped PhosphoSilicate Glass; BPSG) 등으로 형성될 수 있다. 유전층과 관련된 이상의 내용과 중복되는 내용은 이하에서 생략한다.
제1 유전층(110)은 제1 개구부(111)를 포함할 수 있다. 이를 통해, 후술하는 복수의 외부 접속 단자를 연결하는 하부 전극 패드를 노출시켜, 제1 재배선 층(120)과 전기적으로 연결될 수 있게 만들 수 있다.
제1 재배선 층(Redistribution Line; RDL)(120)이 제1 유전층(110) 상에 형성될 수 있다. 제1 재배선 층(120)은 후술하는 제1 반도체 칩 내에 소자가 형성되는 액티브 영역과 전기적으로 연결될 수 있다. 제1 재배선 층(120)은 제1 유전층(110) 상에 시드층(도시되지 않음)을 형성하고, 시드층 상에 패터닝된 마스크를 형성하여, 노출된 시드층 상에 금속 도금을 수행함으로써 형성될 수 있다. 패터닝된 마스크 및 패터닝된 마스크에 의해 커버되는 시드층의 적어도 일부를 통해 제1 재배선 층(120)이 본 도면의 형태를 갖도록 형성될 수 있다. 시드층은 예를 들어, 물리적 기상 증착(Physical Vapor Deposition; PVD)을 이용하여 형성될 수 있다. 도금은 예를 들어, 무전해 도금을 이용하여 수행될 수 있다. 이하에서 재배선 층과 관련된 설명 중 상술한 설명과 중복되는 설명은 생략한다.
제1 재배선 층(120)은 제1 개구부(111)를 포함하는 제1 유전층(110) 상에 컨포말하게 형성될 수 있다. 즉, 제1 재배선 층(120)은 제1 개구부(111)를 통해, 후술하는 복수의 외부 접속 단자와 연결되거나, 복수의 외부 접속 단자와 전기적으로 연결된 복수의 하부 전극 패드와 접촉하여 전기적으로 연결될 수 있다.
제2 유전층(112)은 제1 재배선 층(120)의 적어도 일부를 노출하는 개구부를 포함할 수 있다. 이를 통해, 제1 재배선 층(120)과 전기적으로 연결될 수 있게 만들 수 있다.
제2 재배선 층(122)은 제2 유전층(112) 상에 컨포말하게 형성될 수 있다. 즉, 제2 재배선 층(122)은 제2 유전층(112)의 노출된 개구부를 통해, 제1 재배선 층(120)과 전기적으로 연결될 수 있다.
몇몇 실시예에 따른 반도체 패키지는 이에 제한되지 않고 제3, 제4, 등 복수의 재배선 층과 유전층을 포함할 수 있다.
도 2를 참조하면, 제2 재배선 층(122) 상에 제3 유전층(114)이 형성되고, 제3 유전층(114) 상에 복수의 포스트 하부 전극 패드(124)가 형성되며, 복수의 포스트 하부 전극 패드(124) 상에 복수의 포스트(300)가 형성되며, 제2 재배선 층(122) 상에 제1 반도체 칩(200)이 형성될 수 있다.
제3 유전층(114)은 제2 재배선 층(122)의 적어도 일부를 노출할 수 있다. 제3 유전층(114)은 제2 재배선 층(122)의 적어도 일부를 노출시킴으로써, 복수의 하부 전극 패드가 제2 재배선 층(122)과 전기적으로 연결될 수 있다.
복수의 포스트 하부 전극 패드(124)는 제3 유전층(114)이 노출한 제2 재배선 층(122) 상에 형성될 수 있다. 복수의 포스트 하부 전극 패드(124)는 제2 재배선 층(122)과 복수의 포스트 하부 전극 패드(124) 상에 형성되는 복수의 포스트(300)를 전기적으로 연결시킬 수 있다. 복수의 포스트 하부 전극 패드(124)는 도전성 물질을 포함할 수 있다. 예를 들어, 복수의 포스트 하부 전극 패드(124)는 금(Au), 은(Ag), 구리(Cu), 니켈(Ni) 또는 알루미늄(Al)을 포함할 수 있다. 상술한 전극 패드의 중복되는 설명은 이하에서 생략한다.
복수의 포스트(300)가 복수의 포스트 하부 전극 패드(124) 상에 형성된다. 복수의 포스트(300)는 도금에 의해 형성될 수 있다. 복수의 포스트(300)는 복수의 포스트 하부 전극 패드(124) 상에 블랭킷 시드층(도시되지 않음)을 형성한 후, 포토 레지스트(도시되지 않음)를 형성 및 패터닝하여 포토 레지스트 내의 개구들을 통해 노출되는 시드층 상에 형성될 수 있다. 포토 레지스트 및 포토 레지스트가 덮었던 시드층이 이어서 제거될 수 있다. 복수의 포스트 하부 전극 패드(124)는 막대(rod) 형상을 가질 수 있다. 복수의 포스트 하부 전극 패드(124)의 상면도 형상들은 원, 직사각형, 정사각형, 또는 6각형의 형상을 가질 수 있으나, 이에 제한되지 않는다.
복수의 포스트(300)는 행들 및 열들로서 배열될 수 있다. 복수의 포스트(300)는 제2 재배선 층(122)과 맞닿는 일면과, 상기 일면과 마주보는 다른 일면을 전기적으로 연결시킬 수 있다. 복수의 포스트 하부 전극 패드(124)는 금(Au), 은(Ag), 구리(Cu), 니켈(Ni) 또는 알루미늄(Al)을 포함할 수 있다. 또한, 복수의 포스트(300)는 얼라인먼트(alignment) 마크들로서 이용될 수도 있다.
제2 재배선 층(122) 상의 적어도 일부에 제1 반도체 칩(200)이 배치될 수 있다. 제1 반도체 칩(200)은, 예를 들어, 플립 칩(Flip Chip) 형태로 제2 재배선 층(122) 상에 실장될 수 있으나 이에 제한되지 않는다.
제1 반도체 칩(200)은 서로 마주보는 상면과 하면을 포함하는 바디층(240), 바디층(240)의 하면에 포함되는 복수의 서브 연결 패드(230), 바디층(240) 하면 상에 형성되는 언더필(210), 언더필(210) 내부에 형성되는 복수의 서브 연결 단자(220)를 포함한다. 제1 반도체 칩(200)의 하면에는 전기적 동작을 수행하는 액티브 영역이 형성될 수 있다.
제1 반도체 칩(200) 내 바디층(240)의 상면은 복수의 포스트(300)보다 낮은 평면상에 놓일 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 제1 반도체 칩(200)은, 예를 들어, 로직 칩(logic chip)일 수 있다. 제1 반도체 칩(200)은 이에 제한되지 않고, 전력 관리 집적 회로(Power Management Integrated Circuit; PMIC) 칩을 포함할 수 있다.
복수의 서브 연결 패드(230)는 바디층(240) 내에 배치될 수 있다. 그러나, 이에 제한되지 않고, 복수의 서브 연결 패드(230)는 바디층(240)으로부터 전부 돌출되거나 일부만 돌출되어 형성될 수 있다.
복수의 서브 연결 패드(230)는 서로 이격되어 형성될 수 있으며, 복수의 서브 연결 패드(230)의 개수는 본 도면에 제한되지 않는다. 복수의 서브 연결 패드(230)는 전도성 물질, 예를 들어, 금속 물질을 포함할 수 있다. 복수의 서브 연결 패드(230)는 예를 들어, 니켈(Ni) 및 금(Au) 등을 포함할 수 있다. 또한, 복수의 서브 연결 패드(230)는 기능이 서로 다를 수 있다.
복수의 서브 연결 단자(220)는 복수의 서브 연결 패드(230) 상에 배치될 수 있다. 복수의 서브 연결 단자(220)는 제1 반도체 칩(200)을 제2 재배선 층(122)과 전기적으로 연결시킬 수 있다. 복수의 서브 연결 단자(220)는 예를 들어, 솔더 볼(solder ball), 솔더 범프(solder bump), 또는 이들의 조합일 수 있다.
제2 재배선 층(122)에 배치된 제1 반도체 칩(200)의 복수의 서브 연결 단자(220) 사이의 빈 공간에 언더필(underfill)(210)이 형성될 수 있다. 언더필(210)의 통해 제1 반도체 칩(200)이 흡수하게 되는 물리적 충격을 감소시킬 수 있다. 언더필(210)은 예를 들어, 절연 수지일 수 있으나 이에 제한되지 않는다. 언더필(210) 형태는 본 도면에 제한되지 않는다.
도 3을 참조하면, 제3 유전층(114) 상과 제1 반도체 칩(200) 및 복수의 포스트(300) 사이에 몰드층(400)이 형성된다. 몇몇 실시예에 따른 반도체 패키지에서 몰드층(400)은 에폭시 몰딩 컴파운드(epoxy molding compound)를 포함할 수 있다.
도 4를 참조하면, 몰드층(400), 제1 반도체 칩(200)의 바디층(240)의 상면, 및 복수의 포스트(300)를 화학 기계적 폴리싱(Chemical Mechanical Polishing; CMP) 또는 글린딩(grinding)을 통해 복수의 포스트(300)가 노출될 때까지 몰드층(400)을 제거할 수 있다.
복수의 포스트(300)는 도 2에서 상술한 바와 같이, 얼라인먼트 마크들로서 이용될 수 있다. 즉, 복수의 포스트(300)는 제2 재배선 층(122)과 마주보는 면에 형성될 층(예를 들어, 후방 재배선 층(Back-Side redistribution layer)들이 원하는 위치에 배치되고, 제1 반도체 칩(200)이 의도된 위치 및 방향으로부터 이동하거나 회전하지 않는다는 것을 보장하기 위한 척도로서 이용될 수 있다.
하지만, 화학 기계적 폴리싱 또는 글린딩 작업의 수행 중에, 복수의 포스트(300)의 형태가 변형될 수 있다. 즉, 화학 기계적 폴리싱 또는 글린딩 작업에 의해 변형된 복수의 포스트(300)는 얼라인먼트 마크들로서의 역할을 수행하기 힘들어질 수 있다. 따라서, 복수의 포스트(300) 상에 형성될 층(예를 들어, 후방 재배선 층(Back-Side redistribution layer)들의 정확한 배치를 위해서는, 복수의 포스트(300) 외에 부가적으로 얼라인먼트 마크들로서의 역할을 수행해줄 수 있는 추가적인 얼라인먼트 마크들로서의 역할을 수행해줄 수 있는 얼라인먼트 패턴이 필요하다.
따라서, 화학 기계적 폴리싱 또는 글린딩 작업의 수행으로 인해 복수의 포스트(300)가 얼라인먼트 마크들로서의 역할을 수행할 수 없는 경우에 대비하여, 추가적으로 얼라인먼트 마크들로서의 역할을 수행할 수 있는 얼라인먼트 패턴을 제1 반도체 칩(200)의 바디층(240)에 형성할 수 있다. 이하에서, 얼라인먼트 패턴에 대해 자세히 설명한다.
도 5 및 도 6을 참조하면, 제1 반도체 칩(200)의 바디층(240)에 얼라인먼트 패턴(700 및 710)을 형성하기 위해 적외선 카메라(500)를 이용할 수 있다. 즉, 적외선 카메라(500)를 통해, 얼라인먼트 패턴(700 및 710)이 형성되는 면과 마주보는 면의 배열(예를 들어, 제2 재배선 층(122))을 인식하여 얼라인먼트 패턴(700 및 710)을 형성할 수 있다.
몇몇 실시예에 따른 반도체 패키지의 제조 과정에서 적외선 카메라(500)를 사용하지 않고, 얼라인먼트 패턴(700 및 710)이 형성되는 면과 마주보는 면의 배열(예를 들어, 제2 재배선 층(122))을 인식하여 얼라인먼트 패턴(700 및 710)을 바로 형성할 수도 있다.
이후, 제1 반도체 칩(200)의 바디층(240)의 얼라인먼트 마크들로서의 역할을 수행할 수 있는 위치에 얼라인먼트 패턴(700 및 710)을 형성할 수 있다. 이때, 얼라인먼트 패턴(700 및 710)을 레이저(605)를 통해 형성할 수 있다.
구체적으로, 레이저(605)를 집광 렌즈(610)에 조사한다. 집광 렌즈(610)를 통해 레이저(605)는 제1 반도체 칩(200) 내 바디층(240)에 얼라인먼트 패턴(700 및 710)을 형성하고자 하는 부분에 정확히 조사하여 얼라인먼트 패턴(700 및 710)을 형성할 수 있다. 레이저(605)는 나노초 펄스 레이저(nano(10-9) second pulse laser) 또는 피코초 펄스 레이저(pico(10-12) second pulse laser)를 포함하며 이에 제한되지 않는다.
레이저(605)의 에너지가 제1 반도체 칩(200)의 바디층(240) 내에서 열에너지로 변환되는데 적어도 수 피코초의 시간이 소요될 수 있다. 나노초 또는 피코초 펄스 레이저의 펄스 지속시간은 수 피코초 이상 소요된 후 제1 반도체 칩(200)의 바디층(240) 내에서 열에너지 형태로 변환될 수 있다.
이하의 도 7 내지 도 8에서 몇몇 실시예에 따른 반도체 패키지의 상면(800t)에서 바라본 상면도를 통해 얼라인먼트 패턴(700 및 710)을 설명한다.
도 7 내지 도 8은 몇몇 실시예에 따른 도 6의 반도체 패키지의 상면도들이다. 즉, 도 1 내지 도 6은 A-A'의 단면을 도시한 단면도이다.
도 6 및 도 7을 참조하면, 복수의 포스트(300)는 행들 및 열들로서 배열될 수 있다. 제1 반도체 칩(200) 내 얼라인먼트 패턴(700 및 710)은 바디층(240) 내에서 대각선 방향으로 서로 이격하여 형성될 수 있다. 얼라인먼트 패턴(700 및 710)의 개수는 이에 제한되지 않고 필요에 따라 개수는 조절될 수 있다.
도 6 및 도 8을 참조하면, 도 7과는 다른 개수를 갖는 얼라인먼트 패턴(700, 710, 720, 및 730)이 제1 반도체 칩(200) 내에 형성될 수 있다. 얼라인먼트 패턴(700, 710, 720, 및 730)의 개수가 증가할수록 얼라인먼트 마크로서의 역할을 수행하는데 효율성이 더 증대될 수 있다. 이에 대한 예시를 도 9를 통해 설명한다.
도 9는 몇몇 실시예에 따른 반도체 패키지의 제조 과정의 중간 단계 도면이다. 참고적으로, 도 6과 중복되는 설명은 생략한다. 도 10은 몇몇 실시예에 따른 반도체 패키지의 상면도이다.
도 9를 참조하면, 레이저를 통해 얼라인먼트 패턴(740)을 더 생성할 수 있다. 이를 상면(800t)에서 바라본 상면도를 도 10을 통해 설명한다.
도 10을 참조하면, 몇몇 실시예에 따른 반도체 패키지의 얼라인먼트 패턴(700, 710, 720, 730, 및 740)의 적어도 일부(740)는 제1 반도체 칩(200)의 바디층(240) 내 가운데에 위치할 수 있다. 얼라인먼트 패턴(700, 710, 720, 730, 및 740)의 나머지(700, 710, 720, 및 730)는 제1 반도체 칩(200)의 모서리에 위치하여 서로 대각선 방향으로 이격하여 형성될 수 있다. 일부 얼라인먼트 패턴(740)의 위치가 반드시 제1 반도체 칩(200)의 정가운데에 위치하는 것에 제한되지는 않는다.
상술한 바와 같이, 복수의 포스트(300) 외에, 제1 반도체 칩(200) 내에 얼라인먼트 마크로서의 역할을 수행할 수 있는 얼라인먼트 패턴을 형성함으로써, 이하에서 설명하는 몇몇 실시예들에 따른 반도체 패키지의 제조 과정에서의 정확성을 높일 수 있다.
도 11 내지 도 14는 몇몇 실시예에 따른 반도체 패키지의 제조 과정의 중간 단계 도면들이다.
도 11을 참조하면, 몰드층(400), 복수의 포스트(300), 제1 반도체 칩(200)의 바디층(240) 상에 복수의 포스트(300)를 노출하는 제4 유전층(910)이 형성된다. 제4 유전층(910) 상에는 제3 재배선 층(920)이 형성되고, 제3 재배선 층(920) 상에는 제5 유전층(912)이 형성된다.
앞서 설명한 얼라인먼트 패턴들은 레이저를 통해 리세스가 생성된 상태를 지칭했다. 레이저를 생성된 리세스에 제4 유전층(910)이 채워지면서 얼라인먼트 패턴(750, 및 760)이 생성될 수 있다. 레이저를 통해 생성된 리세스 및 유전층이 채워져 생성된 얼라인먼트 패턴(750, 및 760) 모두 얼라인먼트 마크 역할을 수행할 수 있는 구성으로, 용어의 구분 없이 얼라인먼트 패턴으로 통칭하여 설명한다.
제4 유전층(910)은 복수의 포스트(300)를 노출하여 제3 재배선 층(920)이 복수의 포스트(300)와 전기적으로 연결될 수 있도록 도와줄 수 있다. 또한, 제4 유전층(910)은 레이저를 통해 제1 반도체 칩(200) 내에 생성된 리세스를 채울 수 있다. 얼라인먼트 패턴(750, 및 760)은 제4 유전층(910)이 채워진 상태로 형성될 수 있다.
제4 유전층(910) 상에 제3 재배선 층(920)이 형성되어 복수의 포스트(300)와 전기적으로 연결될 수 있다.
제3 재배선 층(920) 상에 제5 유전층(912)이 형성되어 후에 생성될 복수의 외부 접속 단자가 제3 재배선 층(920)과 전기적으로 연결될 수 있도록 제3 재배선 층(920)을 노출할 수 있다.
도 12를 참조하면, 도 1의 캐리어(100)가 제거된 후, 제1 재배선 층(120) 및 제1 유전층(110) 상에 복수의 하부 전극 패드(980) 및 제6 유전층(914)이 형성된다. 복수의 하부 전극 패드(980) 상에는 복수의 외부 접속 단자(970)가 형성된다.
복수의 하부 전극 패드(980)는 복수의 외부 접속 단자(970)가 제1 재배선 층(120)과 전기적으로 연결되도록 도와줄 수 있다.
복수의 외부 접속 단자(970)는, 외부와 전기적으로 접속될 수 있다. 예를 들어, 복수의 외부 접속 단자(970)는 예를 들어, 제1 반도체 패키지(10)를, 다른 반도체 패키지와 전기적으로 연결시킬 수 있다. 또는, 복수의 외부 접속 단자(970)는, 제1 반도체 패키지(10)를 예를 들어, 다른 반도체 소자와 전기적으로 연결시킬 수 있다.
이하의 도면에서, 복수의 외부 접속 단자(970)가 솔더 볼인 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 복수의 외부 접속 단자(970)는, 솔더 범프(solder bump), 그리드 어레이(grid array), 또는 도전성 탭(conductive tab) 등일 수 있다. 복수의 외부 접속 단자(970)의 개수는 이에 제한되지 않는다.
도 13을 참조하면, 복수의 외부 접속 단자(970) 상에 접착층(992)가 형성되고, 접착층(992) 상에 후 캐리어(100)가 형성될 수 있다. 접착층(992)은 후 캐리어(100)와 함께 제거될 수 있는 폴리머-기반 물질(예를 들어, 라이트-투 히트 컨버젼(Light To Heat Conversion; LTHC))로 형성될 수 있다. 몇몇 실시예에서 접착층(992)은 에폭시 기반 열-릴리즈 물질로 형성될 수도 있다. 또다른 몇몇 실시예에서 접착층(992)은 자외선(UV) 접착제로 형성될 수 있다.
도 14를 참조하면, 제5 유전층(912)을 식각하여 제3 재배선 층(920)을 노출시킬 수 있다. 이를 통해 후에 제2 반도체 패키지(1000)와 전기적으로 연결될 수 있다.
도 15 내지 도 16은 몇몇 실시예에 따른 반도체 패키지를 도시하는 예시적인 도면들이다.
도 15를 참조하면, 제1 반도체 패키지(10) 상에 제2 반도체 패키지(1000)가 배치될 수 있다.
더 자세히 살펴보면, 제3 재배선 층(920)을 노출시키는 제6 유전층(914) 상에 복수의 연결 단자(930)를 형성하고, 복수의 연결 단자(930) 상에 복수의 상부 패드(940)를 형성할 수 있다. 복수의 상부 패드(940) 상에는 제2 반도체 패키지(1000)의 패키지 기판(1100)이 배치될 수 있다. 즉, 제1 반도체 패키지(10)와 제2 반도체 패키지(1000)가 전기적으로 연결될 수 있다.
얼라인먼트 패턴(750 및 760)은 제1 반도체 패키지(10)와 제2 반도체 패키지(1000) 사이에서 전기적으로 절연될 수 있다.
제2 반도체 패키지(1000)는 제2 반도체 칩(1200)과 제2 반도체 칩(1200) 상의 제3 반도체 칩(1300)을 포함할 수 있으나, 반도체 칩의 개수는 이에 제한되지 않고 필요에 따라 증가되거나 감소될 수 있다.
제1 반도체 칩(200) 및/또는 제2 반도체 칩(1200)은 NAND 플래시 칩, DRAM(Dynamic Random Access Memory; DRAM), 플래시 메모리 칩(Flash memory chip), 또는 저항 변화 메모리 칩(Resistance changeable memory chip)일 수 있다.
도 16을 참조하면, 얼라인먼트 패턴(750, 770, 및 760)의 개수 및 패턴이 도 15와 다른 점을 제외하고 동일하므로 중복되는 설명은 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 제1 반도체 패키지 100: 캐리어
110: 제1 유전층 120: 제1 재배선 층
112: 제2 유전층 122: 제2 재배선 층
114: 제3 유전층 124: 복수의 하부 전극 패드
700, 710, 720, 730, 740, 750, 760, 및 770: 얼라인먼트 패턴

Claims (10)

  1. 서로 마주보는 제1 면 및 제2 면을 포함하고, 상기 제1 면에 형성된 얼라인먼트(allignment) 패턴을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 제1 면 상에 배치되는 제1 재배선 층;
    상기 제1 반도체 칩의 제2 면 상에 배치되고, 상기 반도체 칩과 전기적으로 연결되는 제2 재배선 층; 및
    상기 제1 재배선 층 및 상기 반도체 칩 사이에, 상기 얼라인먼트 패턴을 포함하는 제1 유전층으로서, 상기 얼라인먼트 패턴은 상기 제1 반도체 칩의 제1 면과 중첩되는 제1 유전층을 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 유전층은 적어도 두 개의 얼라인먼트 패턴을 포함하는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 제1 반도체 칩은 바디층을 포함하며,
    상기 얼라인먼트 패턴은 상기 바디층 내에 형성되고, 상기 바디층의 대각선 방향으로 서로 이격하여 형성되는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제2 재배선 층의 적어도 일부를 노출하는 제1 개구부를 포함하는 상기 제2 재배선 층 상의 제2 유전층; 및
    상기 제2 유전층 상에 형성되고, 상기 반도체 칩과 전기적으로 연결되는 제3 재배선 층을 더 포함하는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제1 반도체 칩은,
    상기 제2 재배선 층과 전기적으로 접속하는 복수의 서브 연결 단자,
    상기 복수의 서브 연결 단자 상에 형성되는 복수의 서브 연결 패드와,
    상기 복수의 서브 연결 패드가 형성되는 상기 제2 면을 포함하는 바디층을 포함하는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제2 재배선 층 상에 형성되는 복수의 포스트를 더 포함하되,
    상기 복수의 포스트는 상기 제1 반도체 칩 주위에 형성되는 반도체 패키지.
  7. 제1 반도체 칩; 및
    상기 제1 반도체 칩과 연결되는 제2 반도체 칩을 포함하되,
    상기 제2 반도체 칩은 서로 마주보는 상면 및 하면을 포함하는 바디층을 포함하고, 상기 바디층의 하면에는 액티브 영역이 형성되고, 상기 바디층의 상면에는 유전 물질을 포함하는 얼라인먼트(allignment) 패턴을 포함하는 반도체 패키지.
  8. 제 7항에 있어서,
    상기 제2 반도체 칩은 적어도 두 개의 얼라인먼트 패턴을 포함하는 반도체 패키지.
  9. 제 7항에 있어서,
    상기 제2 반도체 칩의 하면 상에 상기 액티브 영역의 적어도 일부를 노출하는 제1 재배선 층;
    상기 제1 재배선 층의 적어도 일부를 노출하는 제1 개구부를 포함하는 상기 제1 재배선 층 상의 제1 유전층; 및
    상기 제1 재배선 층 및 상기 제1 유전층 상에 형성되 제2 재배선 층을 더 포함하는 반도체 패키지.
  10. 복수의 외부 접속 단자;
    상기 외부 접속 단자 상에 형성되는 복수의 하부 전극 패드;
    상기 하부 전극 패드를 노출하는 제1 개구부를 포함하는 제1 유전층;
    상기 제1 유전층 상에 형성되어 상기 복수의 하부 전극 패드와 전기적으로 연결되는 제1 재배선 층(RDL; Redistribution Layer);
    상기 제1 재배선 층 상에 형성되어 상기 제1 재배선 층과 전기적으로 연결되는 복수의 포스트 하부 패드;
    상기 복수의 포스트 하부 패드 상에 형성되는 복수의 포스트;
    상기 제1 재배선 층 상에 형성되고, 상기 복수의 포스트 사이에 위치하는 제1 반도체 칩;
    상기 복수의 포스트와 상기 제1 반도체 칩을 둘러싸는 몰드층;
    상기 복수의 포스트, 상기 제1 반도체 칩, 및 상기 몰드층 상에 형성되고 상기 복수의 포스트를 노출하며, 상기 제1 반도체 칩 내부로 돌출된 얼라인먼트(allignment) 패턴을 포함하는 제2 유전층; 및
    상기 제2 유전층 상에 형성되어 상기 복수의 포스트와 전기적으로 연결되는 제2 재배선 층을 포함하는 반도체 패키지.








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