TW201635464A - 電子封裝件及其製法 - Google Patents

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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

一種電子封裝件，係包括：基板本體、設於該基板本體上之電子元件、以及形成於該基板本體以包覆該電子元件之封裝層，且該電子元件具有凹部，使該封裝層亦形成於該凹部中，藉以令該凹部作為對位標記，故於後續製作該封裝層之開孔時，光源能有效進行對位，因而能提升該開孔之良率。本發明復提供電子封裝件之製法。

Description

電子封裝件及其製法
本發明係有關一種封裝製程，尤指一種提升製程良率之電子封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。目前半導體裝置已開發出不同的封裝型態，而為提升電性功能及節省封裝空間，遂堆加複數封裝結構以形成封裝堆疊結構(Package on Package，簡稱POP)。
第1A至1D圖係為習知用於封裝堆疊結構之電子封裝件1之製法之剖面示意圖。
如第1A圖所示，將一具有複數導電柱12之基板本體10結合於該承載件30上，再設置複數如半導體晶片之電子元件11於該基板本體10上。
如第1B圖所示，形成一封裝層13於該基板本體10上，以令該封裝層13包覆該些電子元件11與該些導電柱12。
如第1C圖所示，進行研磨製程，以移除部分該封裝 層13，使該電子元件11與該封裝層13之表面齊平。
如第1D圖所示，移除該承載件30，再進行線路重佈層(Redistribution layer，簡稱RDL)製程，以形成一線路結構14於該基板本體10下側。接著，以雷射方式形成複數開孔130於該封裝層13上，使該些導電柱12之部分表面外露於該些開孔130，以供堆疊另一電子封裝件(圖略)。之後，進行切單製程。
惟，習知電子封裝件1之製法中，於進行研磨製程時，該封裝層13之顆粒會經過該電子元件11之表面，使該電子元件11之表面產生研磨印痕(saw mark)現象，即產生複數不規則的刮痕110(如第1C’圖所示)，以致於當後續進行雷射鑽孔製程時，無法有效對位，造成該開孔130之良率偏低，導致降低該電子封裝件1之良率。
詳細地，目前該開孔130之製作係利用紅外線(infrared，簡稱IR)光源穿透矽晶片進行對位，再進行雷射鑽孔製程，故若該電子元件11之表面產生刮痕110，會造成IR光源無法找到定位點、或造成IR光源找錯定位點。
因此，如何克服上述習知技術的對位問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：基板本體，係具有相對之第一表面與第二表面；至少一電子元件，係設於該基板本體之第一表面上，其中，該電子元件具有相對之第一側與第二側，該 電子元件以其第一側電性連接該基板本體之第一表面，且該第二側上具有凹部；以及封裝層，係形成於該基板本體之第一表面上，以令該封裝層包覆該電子元件及形成於該凹部中。
本發明亦提供一種電子封裝件之製法，係包括：設置至少一電子元件於基板本體上，其中，該基板本體具有相對之第一表面與第二表面，該電子元件具有相對之第一側與第二側，該電子元件以其第一側電性連接該基板本體之第一表面，且該第二側上具有凹部；以及形成封裝層於該基板本體之第一表面上，以令該封裝層包覆該電子元件及形成於該凹部中。
前述之電子封裝件及其製法中，該基板本體之第一表面上具有複數導電柱，該封裝層復包覆該些導電柱。例如，形成複數開孔於該封裝層上，使該些導電柱之部分表面外露於該封裝層之開孔，其中，該開孔於製作時，先以光源藉由該凹部進行對位，再形成該開孔。
前述之電子封裝件及其製法中，該凹部係作為對位標記。
前述之電子封裝件及其製法中，該電子元件之第二側與該封裝層之表面齊平。
前述之電子封裝件及其製法中，復包括移除部分該封裝層，使該電子元件之第二側外露於該封裝層之表面。
前述之電子封裝件及其製法中，復包括形成線路結構於該基板本體之第二表面上。
由上可知，本發明之電子封裝件及其製法，藉由該凹部之設計，使該封裝層形成於該凹部中，以於進行研磨製程時，該封裝層之顆粒會壓入該些凹部之封裝層中，故該電子元件之第二側之表面不會產生研磨印痕現象。因此，於製作該開孔時，紅外線光源能藉由該凹部進行對位，因而能提升該開孔之良率，進而提升該電子封裝件之良率。
1,2‧‧‧電子封裝件
10,20‧‧‧基板本體
11,21‧‧‧電子元件
110‧‧‧刮痕
12,22‧‧‧導電柱
13,23‧‧‧封裝層
130,230‧‧‧開孔
14,24‧‧‧線路結構
20a‧‧‧第一表面
20b‧‧‧第二表面
200,200’‧‧‧電性接觸墊
21’‧‧‧電子結構
21a‧‧‧第一側
21b‧‧‧第二側
210‧‧‧凹部
211‧‧‧導電凸塊
212‧‧‧底膠
23’‧‧‧顆粒
23a‧‧‧表面
240‧‧‧介電層
241‧‧‧線路層
242‧‧‧導電盲孔
30‧‧‧承載件
M‧‧‧對位標記
L,S‧‧‧切割路徑
第1A至1D圖係為習知電子封裝件之製法的剖面示意圖；其中，第1C’圖係為第1C圖之局部上視圖；以及第2A至2F圖係為本發明之電子封裝件之製法的剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係 之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2F圖係為本發明之電子封裝件2之製法的剖面示意圖。
如第2A圖所示，提供一電子結構21’及一設於承載件30上之基板本體20。
於本實施例中，該基板本體20具有相對之第一表面20a與第二表面20b，且該承載件30係為絕緣板、金屬板、或如矽材、玻璃等之半導體板材，以下以該承載件30係半導體板材為例。
再者，該基板本體20之第一表面20a上具有複數導電柱22，例如金屬柱(如銅柱或銲球)，且可依需求採用不同之製程製作該些導電柱22，並無特別限制。
又，該電子結構21’具有相對之第一側21a與第二側21b，該第一側21a上具有複數導電凸塊211，且該第二側21b上具有複數凹部210。具體地，該電子結構21’係為主動元件、被動元件或其二者組合等之未切單結構，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。
另外，該些凹部210係以雷射鑽孔方式製作，且較佳者，該些凹部210係呈現規則狀排列。
如第2B圖所示，先沿如第2A圖所示之切割路徑L將該電子結構21’切單，以獲取複數電子元件21。接著，設置複數電子元件21於該基板本體20之第一表面20a上。
於本實施例中，該電子元件21以覆晶方式設於該基板本體20之第一表面20a上，即以其第一側21a電性連接該基板本體20之第一表面20a。具體地，該電子元件21係以複數導電凸塊211結合該基板本體20之電性接觸墊200，再以底膠212包覆該些導電凸塊211與電性接觸墊200。
如第2C圖所示，形成一封裝層23於該基板本體20之第一表面20a上，以令該封裝層23包覆該些電子元件21與該些導電柱22，且該封裝層23亦形成於該凹部210中。
於本實施例中，該封裝層23係為如環氧樹脂(epoxy)之封裝膠體或介電材。
如第2D圖所示，移除部分該封裝層23，使該電子元件21之第二側21b外露於該封裝層23之表面23a。
於本實施例中，藉由整平製程，例如機械研磨或化學機械研磨(Chemical-Mechanical Polishing，簡稱CMP)等研磨方式，移除部分該封裝層23，使該電子元件21之第二側21b與該封裝層23之表面23a齊平。
再者，經研磨後，該封裝層23之顆粒23’會壓入該些凹部210之封裝層23中而不會附著於該電子元件21之第二側21b之表面上，故該電子元件21之第二側21b之表面上不會產生刮痕，且該凹部210(亦可包含其內之封裝層23)係可作為後續對位製程之IR光源之對位標記(alignment mark)M。
如第2E圖所示，移除該承載件30，以外露該基板本體20之第二表面20b。
如第2F圖所示，形成一線路結構24於該基板本體20之第二表面20b上，且該線路結構24電性連接該基板本體20。接著，形成複數開孔230於該封裝層23上，使該些導電柱22之部分表面外露於該封裝層23之開孔230。之後，沿如第2E圖所示之切割路徑S，進行切單製程，以獲取複數電子封裝件2，並於後續製程中，可將另一電子封裝件(圖略)堆疊於該些開孔230中之導電柱22上。
於本實施例中，該線路結構24係包含至少一介電層240、形成於該介電層240上之線路層241、及形成於該介電層240中之複數導電盲孔242，且該線路層241藉由該些導電盲孔242電性連接該基板本體20之電性接觸墊200’。
再者，該些開孔230之製作係利用IR光源藉由該對位標記M而進行對位，之後再進行雷射鑽孔製程。
本發明之製法中，藉由該凹部210之設計，以於進行研磨製程時，該封裝層23之顆粒23’會嵌入該些凹部210之封裝層23中，故該電子元件21之第二側21b之表面不會產生研磨印痕現象。因此，於製作該開孔230時，紅外線光源能藉由該對位標記M進行對位，因而能提升該開孔230之良率，進而提升該電子封裝件2之良率。
本發明係提供一種電子封裝件2，係包括：一基板本體20、複數電子元件21以及一封裝層23。
所述之基板本體20係具有相對之第一表面20a與第二表面20b，且該第一表面20a上具有複數導電柱22。
所述之電子元件21係設於該基板本體20之第一表面20a上，其中，該電子元件21具有相對之第一側21a與第二側21b，該電子元件21以其第一側21a電性連接該基板本體20之第一表面20a，且該第二側21b上具有複數凹部210。
所述之封裝層23係形成於該基板本體20之第一表面20a上，以令該封裝層23包覆該些電子元件21與該些導電柱22，且該封裝層23亦形成於該凹部210中。於一實施例中，該些導電柱22之部分表面外露於該封裝層23。
於一實施例中，該電子元件21之第二側21b與該封裝層23之表面23a齊平，使該電子元件21之第二側21b外露於該封裝層23之表面23a。
於一實施例中，該凹部210係作為對位標記M。
於一實施例中，所述之電子封裝件2復包括一線路結構24，係形成於該基板本體20之第二表面20b上。
綜上所述，本發明之電子封裝件及其製法，係藉由該凹部之設計，以於進行研磨製程時，該封裝層之顆粒會埋入該些凹部之封裝層中，使該凹部周圍的第二側之表面可作為對位標記，故於製作該開孔時，光源能穿透該電子元件以進行對位，因而能提升該開孔之良率，進而提升該電子封裝件之良率。
上述實施例係用以例示性說明本發明之原理及其功 效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧電子封裝件
20‧‧‧基板本體
20a‧‧‧第一表面
20b‧‧‧第二表面
200’‧‧‧電性接觸墊
21‧‧‧電子元件
21a‧‧‧第一側
21b‧‧‧第二側
210‧‧‧凹部
22‧‧‧導電柱
23‧‧‧封裝層
230‧‧‧開孔
24‧‧‧線路結構
240‧‧‧介電層
241‧‧‧線路層
242‧‧‧導電盲孔
M‧‧‧對位標記

Claims (16)

  1. 一種電子封裝件，係包括：基板本體，係具有相對之第一表面與第二表面；至少一電子元件，係設於該基板本體之第一表面上，其中，該電子元件具有相對之第一側與第二側，該電子元件以其第一側電性連接該基板本體之第一表面，且該第二側上具有凹部；以及封裝層，係形成於該基板本體之第一表面上，以令該封裝層包覆該電子元件及形成於該凹部中。
  2. 如申請專利範圍第1項所述之電子封裝件，其中，該基板本體之第一表面上具有複數導電柱，該封裝層復包覆該些導電柱。
  3. 如申請專利範圍第2項所述之電子封裝件，其中，該些導電柱之部分表面外露於該封裝層。
  4. 如申請專利範圍第1項所述之電子封裝件，其中，該電子元件之第二側與該封裝層之表面齊平。
  5. 如申請專利範圍第1項所述之電子封裝件，其中，該電子元件之第二側外露於該封裝層之表面。
  6. 如申請專利範圍第1項所述之電子封裝件，其中，該凹部係作為對位標記。
  7. 如申請專利範圍第1項所述之電子封裝件，復包括線路結構，係形成於該基板本體之第二表面上。
  8. 一種電子封裝件之製法，係包括：設置至少一電子元件於基板本體上，其中，該基 板本體具有相對之第一表面與第二表面，該電子元件具有相對之第一側與第二側，該電子元件以其第一側電性連接該基板本體之第一表面，且該第二側上具有凹部；以及形成封裝層於該基板本體之第一表面上，以令該封裝層包覆該電子元件及形成於該凹部中。
  9. 如申請專利範圍第8項所述之電子封裝件之製法，其中，該基板本體之第一表面上具有複數導電柱，該封裝層復包覆該些導電柱。
  10. 如申請專利範圍第9項所述之電子封裝件之製法，其中，該些導電柱之部分表面外露於該封裝層。
  11. 如申請專利範圍第10項所述之電子封裝件之製法，復包括形成複數開孔於該封裝層上，使該些導電柱之部分表面外露於該封裝層之開孔。
  12. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該開孔於製作時，先以光源藉由該凹部進行對位，再形成該開孔。
  13. 如申請專利範圍第8項所述之電子封裝件之製法，其中，該凹部係作為對位標記。
  14. 如申請專利範圍第8項所述之電子封裝件之製法，其中，該電子元件之第二側與該封裝層之表面齊平。
  15. 如申請專利範圍第8項所述之電子封裝件之製法，復包括移除部分該封裝層，使該電子元件之第二側外露於該封裝層之表面。
  16. 如申請專利範圍第8項所述之電子封裝件之製法，復包括形成線路結構於該基板本體之第二表面上。
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