CN110277400B - 半导体装置 - Google Patents

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Abstract

实施形态提供一种能够将积层体中的导电层低电阻化的半导体装置。实施形态的半导体装置包括：基体部、积层体、板状部、及第1～第3柱状部。所述积层体设置在所述基体部上。所述板状部是从所述积层体的上端起到所述基体部为止设置在所述积层体内。所述第1～第3柱状部是从所述积层体的上端起到所述基体部为止设置在所述积层体内。所述第2柱状部在所述第1方向上位于和所述第1柱状部隔开的位置。所述第3柱状部在所述第1方向上和所述第1柱状部及所述第2柱状部的每个对齐排列。所述第3柱状部和所述第1柱状部的间距为第1间距。所述第3柱状部和所述第2柱状部的间距是比所述第1间距宽的第2间距。

Description

半导体装置
[相关申请]
本申请享受以日本专利申请2018-45682号(申请日：2018年3月13日)作为基础申请的优先权。本申请以参照该基础申请的形式包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置。
背景技术
已知有一种非易失性存储器，其具有将绝缘层与导电层交替地积层而成的积层体，且具有在积层体的高度方向积层的立体构造的多个存储单元。存储单元设置在积层体、和包括沿着积层体的高度方向的半导体层的柱状部之间。存储单元电性地串联连接于设置在积层体的上部区域的、例如漏极侧选择晶体管、与设置在积层体的下部区域的、例如源极侧选择晶体管之间。其被称为NAND串(或存储器串)。在积层体的高度方向上积层的导电层成为漏极侧选择晶体管的栅极(漏极侧选择栅极)、存储单元的控制栅极(字线)、及源极侧选择晶体管的栅极(源极侧选择栅极)。业界期待积层体中的导电层的低电阻化。
发明内容
本发明的实施方式提供一种能够将积层体中的导电层低电阻化的半导体装置。
实施方式的半导体装置包括：基体部、积层体、板状部、第1柱状部、第2柱状部、及第3柱状部。所述基体部包括半导体区域。所述积层体设置在所述基体部上。所述积层体包括沿着积层方向交替地成为积层体的多个导电层及多个绝缘层。所述板状部是从所述积层体的上端起到所述基体部为止设置在所述积层体内。所述板状部至少含有第1绝缘物。所述第1绝缘物在和所述积层方向交叉的第1方向上延伸而和所述半导体区域相接。所述第1柱状部是从所述积层体的上端起到所述基体部为止设置在所述积层体内。所述第1柱状部包括第1半导体层及第1存储膜。所述第1半导体层和所述半导体区域相接。所述第1存储膜在所述第1半导体层和所述导电层之间具有第1电荷捕获部。所述第2柱状部是从所述积层体的上端起到所述基体部为止设置在所述积层体内。所述第2柱状部包括第2半导体层及第2存储膜。所述第2半导体层和所述半导体区域相接。所述第2存储膜在所述第2半导体层和所述导电层之间具有第2电荷捕获部。所述第2柱状部在所述第1方向上位于和所述第1柱状部隔开的位置。所述第3柱状部是从所述积层体的上端起到所述基体部为止设置在所述积层体内。所述第3柱状部包括第3半导体层及第3存储膜。所述第3半导体层和所述半导体区域相接。所述第3存储膜在所述第3半导体层和所述导电层之间具有第3电荷捕获部。所述第3柱状部位于所述第1柱状部和所述第2柱状部之间。所述第3柱状部在所述第1方向上和所述第1柱状部及所述第2柱状部中的每个对齐排列。所述第3柱状部和所述第1柱状部的间距是第1间距。所述第3柱状部和所述第2柱状部的间距是比所述第1间距宽的第2间距。
附图说明
图1(a)是例示第1实施方式的半导体装置的示意立体图。图1(b)是表示积层体的示意俯视图。
图2(a)及图2(b)分别是例示立体构造的存储单元的示意剖视图。
图3(a)及图3(b)是例示源极侧选择晶体管的示意剖视图。
图4(a)～图4(c)是例示第1实施方式的半导体装置的示意俯视图。
图5(a)是例示第1实施方式的半导体装置的制造步骤中的示意剖视图。图5(b)是沿着图5(a)中的V-V线的示意剖视图。
图6是例示第1实施方式的半导体装置的示意俯视图。
图7是例示第1实施方式的第1变化例的半导体装置的示意俯视图。
图8(a)是例示第1实施方式的第2变化例的半导体装置的示意俯视图。图8(b)是例示第1实施方式的半导体装置的示意俯视图。图8(c)是例示第1实施方式的第2变化例的半导体装置的示意俯视图。
图9是例示第1实施方式的第3变化例的半导体装置的示意俯视图。
图10是例示第1实施方式的第4变化例的半导体装置的示意俯视图。
图11是例示第1实施方式的第5变化例的半导体装置的示意俯视图。
图12是例示第2实施方式的半导体装置的示意俯视图。
图13是例示第2实施方式的半导体装置的示意俯视图。
图14是例示第2实施方式的半导体装置的示意俯视图。
图15是例示第2实施方式的第1变化例的半导体装置的示意俯视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。
附图是示意图或概念图，各部分的厚度与宽度的关系、部分间的大小比率等并不一定与实物相同。即使在表示相同的部分的情况下，也存在根据附图而使相互的尺寸或比率不同的情况。在本申请说明书与各图中，对于和已在上文中参照已有的附图叙述的要素相同的要素标注同一符号，并适当地省略详细说明。
(第1实施方式)
图1(a)是例示第1实施方式的半导体装置100a的示意立体图。
图1(b)是表示积层体2的示意俯视图。图2(a)及图2(b)分别是例示立体构造的存储单元MC的示意剖视图。图2(a)表示Y-Z剖面，图2(b)表示X-Y剖面。图3(a)及图3(b)是例示源极侧选择晶体管STD的示意剖视图。图3(a)及图3(b)分别表示Y-Z剖面。在本说明书中，将Z轴方向视为积层方向。将和Z轴方向交叉、例如正交的1个第1方向视为X轴方向。将和Z轴及X轴中的每个交叉、例如正交的1个第2方向视为Y轴方向。
像图1(a)～图3(b)所示那样，第1实施方式的半导体装置100a是具有立体构造的存储单元MC的非易失性存储器。半导体装置100a包括：基体部1、积层体2、板状部3、及多个柱状部CL。
基体部1包括半导体区域10。半导体区域例如含有p型硅。
积层体2设置在基体部1上。在积层体2和半导体基板1之间，例如设置有绝缘膜2g。积层体2包括沿着Z轴方向交替地积层的多个导电层21及多个绝缘层22。导电层21例如含有钨(W)。绝缘层例如含有硅氧化物(SiO2)。绝缘层22使导电层21彼此绝缘。导电层21及绝缘层22各自的积层数为任意数量。绝缘层22例如也可为间隙。
导电层21包括：至少1个源极侧选择栅极SGS、多个字线WL、及至少1个漏极侧选择栅极SGD。源极侧选择栅极SGS是源极侧选择晶体管STS的栅极电极。字线WL是存储单元MC的栅极电极。漏极侧选择栅极SGD是漏极侧选择晶体管STD的栅极电极。源极侧选择栅极SGS设置在积层体2的下部区域。漏极侧选择栅极SGD设置在积层体2的上部区域。下部区域是指积层体2的靠近基体部1之侧的区域，上部区域是指积层体2的远离基体部1之侧的区域。字线WL设置在源极侧选择栅极SGS和漏极侧选择栅极SGD之间。
此外，多个绝缘层22中的使源极侧选择栅极SGS与字线WL绝缘的绝缘层22在Z轴方向的厚度例如设为比使字线WL与字线WL绝缘的绝缘层22在Z轴方向的厚度厚。进而，可在距离基体部半导体基板1最远的最上层的绝缘层22上设置覆盖绝缘膜。覆盖绝缘膜例如含有硅氧化物。
半导体装置100a具有在源极侧选择晶体管STS和漏极侧选择晶体管STD之间串联连接的多个存储单元MC。由源极侧选择晶体管STS、存储单元MC及漏极侧选择晶体管STD串联连接而成的构造被称为“存储器串”或“NAND串”。存储器串例如经由接点Cb而连接于位线BL。位线BL设置在积层体2的上方，且在Y轴方向上延伸。
在积层体2内分别设置有多个较深狭缝ST、及多个较浅狭缝SHE。较深狭缝ST在与积层方向交叉的X轴方向上延伸，且从积层体2的上端起到基体部1为止贯通积层体2，并且设置在积层体2内。在较深狭缝ST内设置有板状部3。板状部3例如至少含有第1绝缘物。第1绝缘物例如为硅氧化物(SiO2)。板状部3也可含有通过第1绝缘物来和积层体2电性绝缘并且与半导体区域10电性连接的第1导电物。较浅狭缝SHE在X轴方向上延伸，且从积层体2的上端起到积层体2的中间为止设置在积层体1内。在较浅狭缝SHE内，例如设置有第2绝缘物4。第2绝缘物4例如为硅氧化物(SiO2)。
积层体2包括存储单元阵列2m、及例如设置在沿着X轴方向的积层体2的两端的阶梯部分2s(图1(b))。较深狭缝ST设置为从积层体2的一个阶梯部分2s开始经过存储单元阵列2m到达另一个阶梯部分2s。较浅狭缝SHE至少设置在存储单元阵列2m。
板状部3和板状部3之间的积层体2被称为区块(BLOCK)。例如，构成数据删除的最小单位。第2绝缘物4设置在区块内。板状部3和第2绝缘物4之间的积层体2被称为指状体。漏极侧选择栅极SGD设置在每个指状体中。在数据写入及读出时，可通过漏极侧选择栅极SGD将区块内的1个手指设为选择状态。
多个柱状部CL分别设置在积层体2内所设置的存储孔MH内。存储孔MH沿着Z轴方向从积层体2的上端起到基体部1为止贯通积层体2，并且设置在积层体2内。在第1实施方式中，存储孔MH贯通积层体2，并到达半导体区域10。柱状部CL分别包括：与半导体区域10相接的半导体层210、在半导体层210和导电层21之间具有电荷捕获部的存储膜220、及核心层230中的每个(图2(a)及图2(b))。半导体层210具有侧面及底面中的每个。半导体层210可为其侧面的一部分及其底面分别和半导体区域10相接(图3(a))，也可为其侧面的一部分和半导体区域10相接(图3(b))。
X-Y剖面中的存储孔MH的形状为圆形或椭圆形。在导电层21和绝缘层22之间，可设置构成存储膜220的一部分的区块绝缘膜21a。区块绝缘膜21a例如为硅氧化物膜或金属氧化物膜。金属氧化物的一例为铝氧化物。另外，在导电层21和绝缘层22之间、及导电层21和存储膜220之间，可设置障壁膜21b。例如在导电层21为钨的情况下，障壁膜21b例如选择氮化钛和钛的积层构造膜。区块绝缘膜21a抑制电荷从导电层21向存储膜220侧的反向隧道效应。障壁膜21b提高导电层21与区块绝缘膜21a的密接性。
半导体层210的形状例如为具有底部的筒状。半导体层210例如含有硅。硅例如为使非晶硅结晶化的多晶硅。硅的导电型例如为p型。半导体层210成为漏极侧选择晶体管STD、存储单元MC及源极侧选择晶体管STS各自的信道。
存储膜220的除区块绝缘膜21a以外的部分设置在存储孔MH的内壁和半导体层210之间。存储膜220的形状例如为筒状。多个存储单元MC配置在半导体层210、和每个成为字线WL的导电层21之间，且在Z轴方向上积层。存储膜220包括覆盖绝缘膜221、电荷捕获膜222及隧道绝缘膜223。半导体层210、电荷捕获膜222及隧道绝缘膜223分别沿着Z轴方向延伸。
覆盖绝缘膜221设置在绝缘层22和电荷捕获膜222之间。覆盖绝缘膜221例如含有硅氧化物。覆盖绝缘膜221是在将牺牲膜(未图示)置换成导电层21(置换步骤)时，保护电荷捕获膜222不被蚀刻。此外，覆盖绝缘膜221可在“置换步骤”中从导电层21和存储膜220之间去除。在此情况下，像图2(a)及图2(b)所示般，在导电层21和电荷捕获膜222之间，例如设置区块绝缘膜21a。另外，于在导电层21的形成中不利用“置换步骤”的情况下，可无覆盖绝缘膜221。
电荷捕获膜222设置在区块绝缘膜21a及覆盖绝缘膜221和隧道绝缘膜223之间。电荷捕获膜222例如含有硅氮化物，且在膜中具有捕获电荷的捕获部位。电荷捕获膜222中位于成为字线WL的导电层21和半导体层210之间的部分是作为电荷捕获部发挥作用。存储单元MC的阈值电压是根据电荷捕获部中的电荷的有无、或电荷捕获部中所捕获的电荷的量而变化。藉此，存储单元MC保存信息。此外，电荷捕获膜222也可作为周围由绝缘膜包围的导电性膜，来使存储膜220成为浮式结构。
隧道绝缘膜223设置在半导体层210和电荷捕获膜222之间。隧道绝缘膜223例如含有硅氧化物、或硅氧化物及硅氮化物。隧道绝缘膜223是半导体层210和电荷捕获膜222之间的电位障壁。隧道绝缘膜223是分别在从半导体层210向电荷捕获部注入电子时(写入动作)、及从半导体层210向电荷捕获部注入空穴时(删除动作)，有电子或空穴进行穿隧。
核心层230嵌入筒状的半导体层210。核心层230的形状例如为柱状。核心层230例如含有硅氧化物，为绝缘性。
图4(a)～图4(c)是例示第1实施方式的半导体装置100a的示意俯视图。图4(a)～图4(c)表示存储单元阵列2m的X-Y平面。此外，在图4(a)以后所表示的俯视图中，省略较浅狭缝SHE的图示。
积层体2内设置有多个柱状部CL。各柱状部CL在存储单元阵列2m中例如成交错格子状配置。
着眼于图4(a)中所表示的在X轴方向上对齐排列的3个第1～第3柱状部CL1～CL3。此外，在本说明书中，在X轴方向上“对齐排列”的语句例如意指第1～第3柱状部CL1～CL3的中心点分别沿着X轴方向成直线状排列。
第2柱状部CL2在X轴方向上位于和第1柱状部CL1隔开的位置。第3柱状部CL3位于第1柱状部CL1与第2柱状部CL2之间，且在X轴方向上与第1柱状部CL1及第2柱状部CL2中的每个对齐排列。
在半导体装置100a中，第1柱状部CL1和第3柱状部CL3的第1间距P1、与第2柱状部CL2和第3柱状部CL3的第2间距P2不同。例如第2间距P2比第1间距P1宽。在本说明书中，“间距”设为从1个柱状部CL(例如CL1或CL2)与Y轴方向的切线起，到在X轴方向上和所述1个柱状部CL对齐排列且和所述1个柱状部相邻的另一柱状部CL(例如CL3)与Y轴方向的切线为止的长度。
在存储单元阵列2m内，第1、第2间距P1及P2的区域分别从较深狭缝ST起到较深狭缝ST为止沿着Y轴方向呈Z字状设置。第2间距P2的区域较第1间距P1的区域而言，在柱状部CL的侧面间的距离较宽。因此，例如可获得在通过更换牺牲膜(未图示)来形成导电层21(图2(a)及图2(b))时变得容易形成导电层21的优点。其结果为，藉由半导体装置100a，可将积层体2中的导电层21低电阻化。
图5(a)是例示第1实施方式的半导体装置100a的制造步骤中的示意剖视图。图5(b)是沿着图5(a)中的V-V线的示意剖视图。图5(a)表示X-Y剖面。图5(b)表示Y-Z剖面。
像图5(a)及图5(b)所示那样，于半导体装置100a中，在其制造步骤中，例如在绝缘层22间形成空间S。空间S是通过预先在绝缘层22间形成牺牲膜(未图示)，从绝缘层22间将牺牲膜去除来形成。在空间S中，经过较深狭缝ST送入导电层用材料气体、例如含有金属前体的气体PCS。金属前体在空间S中被分解、例如被热分解。藉此，于在空间S的上下露出的绝缘层22的表面上、及于空间S内在Z轴方向竖起的柱状部CL的侧面上分别生长成为导电层21的金属膜(图2(a)及图2(b))。
含有金属前体的气体PCS在空间S中的例如位于柱状部CL的侧面间的部位被金属膜封闭的时刻，变得无法送入至空间S中。然后，金属膜停止生长。
于半导体装置100a中，在第2间距P2的区域中，柱状部CL的侧面间的距离比第1间距P1的区域宽。因此，在第2间距P2的区域中，位于柱状部CL的侧面间的部位变得难以被金属膜封闭。含有金属前体的气体PCS可长时间送入至空间中的较深处部位、例如区块(BLOCK)的中心区域。因此，根据半导体装置100a，可在区块(BLOCK)的中心区域生长膜厚更厚的金属膜。在区块(BLOCK)的中心区域，可增厚金属膜的膜厚，藉此抑制导电层21的电阻值的增大，从而可以将积层体2中的导电层21低电阻化。
于半导体装置100a中，在存储单元阵列2m中，第1间距P1的区域与第2间距P2的区域交替地出现。在这种排列图案中，柱状部CL像以下所说明那样，排列在积层体2内。在图4(a)中，进而着眼于第4、第5柱状部CL4及CL5。
第4柱状部CL4在X轴方向上和第1～第3柱状部CL1～CL3中的每个对齐排列。第4柱状部CL4位于和第2柱状部CL2隔开的位置。第2柱状部CL2和第4柱状部CL4的间距是所述第1间距P1。第5柱状部CL5在X轴方向上和第1～第4柱状部CL1～CL4中的每个对齐排列。第5柱状部CL5位于和第4柱状部CL4隔开的位置。第4柱状部CL4和第5柱状部CL5的间距是所述第2间距P2。
通过如此将第1～第5柱状部CL1～CL5排列在积层体2内，可以在存储单元阵列2m中使第1间距P1的区域和第2间距P2的区域交替地出现。
为了获得这种半导体装置100a，只要像以下所说明那样将柱状部CL排列在积层体2内即可。
将沿着X轴方向的柱状部CL间的距离设为“x”。在以往的半导体装置中，柱状部CL间的各距离一律为“x”。在半导体装置100a中，将沿着X轴方向的柱状部CL间的距离交替设为“x”及“x+a”。藉此，可以获得在存储单元阵列2m中交替地具有第1间距P1的区域和第2间距P2的区域的半导体装置100a。
进而，于半导体装置100a中，在存储单元阵列2m中，柱状部CL成交错格子状配置。在这种排列图案中，柱状部CL像以下所说明那样排列在积层体2内。在图4(a)中，进而着眼于第6、第7柱状部CL6及CL7。
第6柱状部CL6在Y轴方向上和第1、第3柱状部CL1及CL3中的每个错开，并且位于第1柱状部CL1和第3柱状部CL3之间。第7柱状部CL7在Y轴方向上和第2、第3柱状部CL2及CL3中的每个错开，并且位于第2柱状部CL1和第3柱状部CL3之间。第7柱状部CL7在X轴方向上和第6柱状部CL6对齐排列。
在X-Y平面中，若将第1、第3及第6柱状部CL1、CL3及CL6各自的中心点用假想线连结起来的话则出现“三角形”。同样地，若将第2、第3及第7柱状部CL2、CL3及CL7各自的中心点用假想线连结起来的话则出现另一“三角形”(图4(b))。将连结第1柱状部CL1和第3柱状部CL3的边设为第1边s1，将连结第1柱状部CL1和第6柱状部CL6的边设为第2边s2，且将连结第3柱状部CL3和第6柱状部CL6的边设为第3边s3。将连结第2柱状部CL1和第3柱状部CL3的边设为第4边s4，将连结第2柱状部CL1和第7柱状部CL7的边设为第5边s5，且将连结第3柱状部CL3和第7柱状部CL7的边设为第6边s6。
在半导体装置100a中，第6边s6的长度和第3边s3的长度不同。例如第6边s6的长度比第3边s3的长度长。第1～第6边s1～s6的长度分别表示柱状部CL间的距离。在半导体装置100a中，第6柱状部CL6位于和第3柱状部CL3隔开第3距离d3(＝s3)的位置，第7柱状部CL7位于和第3柱状部CL3隔开第6距离d6(＝s6)的位置。
第6距离d6比第3距离d3长。因此，即使第3柱状部CL3和第6柱状部CL6之间例如被金属膜封闭，也可以使第3柱状部CL3和第7柱状部CL7之间不封闭。从而，含有金属前体的气体PCS可经过第3柱状部CL3和第7柱状部CL7之间，进而在空间S中流通(图4(c))。
此外，通过第1、第3及第6柱状部CL1、CL3及CL6在X-Y平面所描绘的“三角形”可为等腰三角形。在此情况下，第1边s1的长度和第2边s2的长度不同。第2边s2的长度和第3边s3的长度相等。另外，所述“三角形”也可为正三角形。在此情况下，第1～第3边s1～s3各自的长度相互相等。另外，所述“三角形”也可为不等边三角形。在此情况下，第1～第3边s1～s3各自的长度相互不同。但是，在所述各三角形中，第3边S3的长度(＝d3)和第6边s6的长度(＝d6)不同。例如，第6边s6的长度比第3边s3的长度长。藉此，即使第3柱状部CL3和第6柱状部CL6之间例如被金属膜封闭，也可以使第3柱状部CL3和第7柱状部CL7之间不封闭。
此外，通过第2、第3及第7柱状部CL2、CL3及CL7在X-Y平面所描绘的“三角形”为不等边三角形。第4～第6边s4～s6各自的长度相互不同。并且，第6边s6的长度最长。
图6是例示第1实施方式的半导体装置100a的示意俯视图。图6表示1个指状体(FINGER)内的位线BL与柱状部CL的关系。
像图6所示那样，在第1～第3、第6、第7柱状部CL1～CL3、CL6及CL7的上方分别例如每个配置有2根位线BL。将2根位线BL的一根称为奇数位线BLo，将另一根称为偶数位线BLe。奇数位线BLo及偶数位线BLe沿着X轴方向交替地配置。
着眼于第3柱状部CL3及第7柱状部CL7。在第3柱状部CL3的上方配置有作为奇数位线BLo的位线BL1、作为偶数位线BLe的位线BL2。在第7柱状部CL7的上方配置有作为奇数位线BLo的位线BL3、作为偶数位线BLe的位线BL4。位线BL2配置在位线BL1和位线BL3之间。位线BL2和位线BL1及BL3中的每个相邻。位线BL2和位线BL3之间在X轴方向上的第7距离d7比位线BL1和位线BL2之间在X轴方向上的第8距离d8宽。原因在于第6距离d6比第3距离d3宽。在半导体装置100a中，根据第1间距P1的区域、和第2间距P2的区域，例如具有位线BL间的距离不同的区域。
另外，于半导体装置100a中，在1个指状体(FINGER)内，例如沿着Y轴方向呈Z字形排列有4个柱状部CL。这种排列沿着X轴方向反复出现。为了方便，将沿着X轴方向的排列称为“列”。
在半导体装置100a中，每1个指状体例如包含4个“列”。4个“列”交替地包含奇数列Ro及偶数列Re。第1～第4柱状部CL1～CL4属于奇数列Ro，第6、第7柱状部CL6及CL7属于偶数列Re。
此处，在通过第1、第3及第6柱状部CL1、CL3及CL6在X-Y平面所描绘的“三角形”中，视为第2边s2的长度和第3边s3的长度相互相等。在此情况下，奇数列Ro和偶数列Re例如沿着X轴方向错开“P1/2”。
这样，例如即使将奇数列Ro、和偶数列Re沿着X轴方向错开“P1/2”，也能够获得半导体装置100a。
此外，于半导体装置100a中，在1个柱状部CL上配置2根位线是因为在1个指状体内有4个柱状部沿着Y轴方向成2列以Z字形配置。例如于在1个指状体内有6个柱状部沿着Y轴方向成2列以Z字形配置的情况下，会在1个柱状部CL上配置3根位线。这种情况在本说明书中所记载的所有实施方式及变化例中都相同。
(第1实施方式∶第1变化例)
图7是例示第1实施方式的第1变化例的半导体装置100aa的示意俯视图。
于半导体装置100a中，在存储单元阵列2m内，为了设置第2间距P2的区域，而将沿着X轴方向的柱状部CL间的距离交替设为“x”及“x+a”。因此，存储单元阵列2m沿着X轴方向的大小例如随着加上相加值“+a”而相应地增大。
像图7所示那样，在第1变化例的半导体装置100aa中，将沿着X轴方向的柱状部CL间的距离交替设为“x-a”及“x+a”。藉此，可以通过减小值“-a”将相加值“+a”抵消。
根据这种半导体装置100aa，可以获得和半导体装置100a相同的优点，并且进一步抑制存储单元阵列2m沿着X轴方向的大小的增大。
(第1实施方式∶第2变化例)
图8(a)是例示第1实施方式的第2变化例的半导体装置100ab的示意俯视图。图8(b)是例示第1实施方式的半导体装置100a的示意俯视图。图8(c)是例示第1实施方式的第2变化例的半导体装置100ab的示意俯视图。
像图8(a)所示那样，第2变化例的半导体装置100ab将存储单元阵列2m沿着Y轴方向的大小缩小。在半导体装置100ab中，柱状部CL在存储单元阵列2m中成交错格子状排列。因此，柱状部CL沿着Y轴方向呈Z字状排列。
像图8(b)所示那样，例如在第1实施方式的半导体装置100a中，假设将第1、第3及第6柱状部CL1、CL3及CL6各自的中心点连结的“正三角形”。将此正三角形的各边的长度分别设为“x”。如果这么假设，那么在第1实施方式的半导体装置100a中，第1柱状部CL1的中心点和第3柱状部CL3的中心点之间的第1距离d1、第1柱状部CL1的中心点和第6柱状部CL6的中心点之间的第2距离d2、及第3柱状部CL3和第6柱状部CL6的中心点之间的第3距离d3分别为“x”。
如果设想第1柱状部CL1的中心点和第3柱状部CL3在X轴方向对齐排列，那么沿着Y轴方向的从第1柱状部CL1的中心点起到第6柱状部CL6为止的长度(各边的比为1∶2∶√3的直角三角形的高度)、或者沿着Y轴方向的从第3柱状部CL3的中心点起到第6柱状部CL6为止的长度(同样地，为各边的比为1∶2∶√3的直角三角形的高度)为“(x/2)×√3”。即，在半导体装置100a中，柱状部CL间沿着Y轴方向的距离例如成为“(x/2)×√3”。
像图8(c)所示那样，在半导体装置100ab中，从第1～第3距离d1～d3中的每个例如进而减去减小值“-a”。从而，在半导体装置100ab中，可以将柱状部CL间沿着Y轴方向的距离从“(x/2)×√3”例如缩小至“{(x-a)/2}×√3。在半导体装置100ab中，像图8(a)所示那样将这样缩小的距离例如沿着Y轴方向反复出现。
这样，根据半导体装置100ab，可以通过从第1～第3距离d1～d3中的每个例如进而减去减小值“-a”来将存储单元阵列2m沿着Y轴方向的大小缩小。
此外，将第1、第3、第6柱状部CL1、CL3及CL6各自的中心点连结的“三角形”并不限于“正三角形”。将第1、第3、第6柱状部CL1、CL3及CL6各自的中心点连结的“三角形”也可为“等腰三角形”或“不等边三角形”。从而，针对第2、第3距离d2及d3的减小值没必要基于沿着X轴方向的减小值“-a”。对于相对于X轴方向倾斜的第2、第3距离d2及d3，也可以赋予与减小值“-a”不同的减小值。
(第1实施方式∶第3变化例)
图9是例示第1实施方式的第3变化例的半导体装置100ac的示意俯视图。
像图9所示那样，于第3变化例的半导体装置100ac中，在存储单元阵列2m内连续地出现比第2间距P2窄的第1间距P1的区域。以下将说明半导体装置100ac的柱状部CL的排列图案的一例。在图9中，进而着眼于第4、第5柱状部CL4及CL5。
第4柱状部CL4在X轴方向上和第1～第3柱状部CL1～CL3中的每个对齐排列。第5柱状部CL5在X轴方向上和第1～第4柱状部CL1～CL4中的每个对齐排列。第4柱状部CL4位于和第2柱状部CL2隔开的位置。第5柱状部CL5位于和第4柱状部CL4隔开的位置。第2柱状部CL2和第4柱状部CL4的间距、及第4柱状部CL4和第5柱状部CL5的间距分别为第1间距P1。
通过这样使第1～第5柱状部CL1～CL5排列在积层体2内，可以使存储单元阵列2m内交替地出现第1间距P1连续的区域、和第2间距P2的区域。
根据这种半导体装置100ac，在存储单元阵列2m内连续地出现比第2间距P2窄的第1间距P1的区域。在半导体装置100ac中，将第1间距P1∶第2间距P2设为4∶1。藉此，例如可以较第1实施方式的半导体装置100a而言进一步抑制存储单元阵列2m沿着X轴方向的大小的增大。
此外，即使在半导体装置100ac中，也可以和半导体装置100a同样地将柱状部CL呈交错格子状配置在存储单元阵列2m内。
(第1实施方式：第4变化例)
图10是例示第1实施方式的第4变化例的半导体装置100ad的示意俯视图。
像图10所示那样，第4变化例的半导体装置100ad是将第3变化例和第1变化例组合而成的例子。
可以像半导体装置100ad那样使沿着X轴方向的柱状部CL间的距离为“x-a”的区域连续。藉此，可以用减小值“-a”将相加值“+a”抵消，并且相应于减小值“-a”的反复出现，而能进一步缩小存储单元阵列2m沿着X轴方向的大小。
(第1实施方式：第5变化例)
图11是例示第1实施方式的第5变化例的半导体装置100ae的示意俯视图。
像图11所示那样，第5变化例的半导体装置100ae是将第4变化例和第2变化例组合而成的例子。
像半导体装置100ae那样，使沿着X轴方向的柱状部CL间的距离为“x-a”的区域连续，并且例如从第1～第3距离d1～d3分别例如进而减去“-a”。藉此，可以进一步缩小存储单元阵列2m分别沿着X轴方向及Y轴方向的大小。
(第2实施方式)
图12及图13是例示第2实施方式的半导体装置100b的示意俯视图。
像图12及图13所示那样，着眼于在X轴方向上对齐排列的2个第1、第2柱状部CL1及CL2、和在Y轴方向上和第1、第2柱状部CL1及CL2中的每个错开的第3柱状部CL3。
在第2实施方式的半导体装置100b中，第2柱状部CL2位于在X轴方向上和第1柱状部CL1隔开的位置。第2柱状部CL2位于在X轴方向上和第1柱状部隔开第1距离d1的位置。第3柱状部CL3位于第1柱状部CL1和第2柱状部CL2之间，且在Y轴方向上和第1、第2柱状部CL1及CL2中的每个错开。第3柱状部CL3位于和第1柱状部CL1隔开第2距离d2的位置。第2距离d2和第1距离d1不同。进而，第3柱状部CL3位于和第2柱状部CL2隔开第3距离d3的位置。第3距离d3和第1、第2距离d1及d2中的每个不同。
于半导体装置100b中，在存储单元阵列2m内，柱状部CL间沿着X轴方向的间距以第1间距P1为单位反复出现。并且，在半导体装置100b中，用假想线将第1～第3柱状部CL1～CL3各自的中心点连结而成的“三角形”为“不等边三角形”。即，第1柱状部CL1和第3柱状部CL3之间的第2距离d2、与第2柱状部CL2和第3柱状部CL3之间的第3距离d3不同。例如，相对于在X轴方向上对齐排列且相邻的2个柱状部CL间的中间点而言，在Y轴方向和这些柱状部CL错开的1个柱状部CL的中心点在X轴方向上和所述中间点错开距离“Δ”。在半导体装置100b中，这种“不等边三角形”沿着X轴方向反复出现。
在半导体装置100b中，第3距离d3比第2距离d2长。因此，即使第1柱状部CL1和第3柱状部CL3之间例如被金属膜封闭，也可以使第2柱状部CL2和第3柱状部CL3之间不封闭。从而，可以和第1实施方式的半导体装置100a同样地，使含有金属前体的气体经过第2柱状部CL2和第3柱状部CL3之间在空间S(图5(b))中进而流通。
在这种半导体装置100b中，也可以和第1实施方式的半导体装置100a同样地，在区块(BLOCK)的中心区域使金属膜的膜厚变厚。从而，可以抑制导电层21的电阻值的增大，可以将积层体2中的导电层21低电阻化(图2(a))。
图14是例示第2实施方式的半导体装置100b的示意俯视图。图14表示1个指状体(FINGER)内的位线BL和柱状部CL的关系。
像图14所示那样，于半导体装置100b中，在第1～第3柱状部CL1～CL3的上方分别例如每2根地配置有位线BL。2根位线BL交替地包含奇数位线BLo及偶数位线BLe。
在第2柱状部CL2的上方配置有作为奇数位线BLo的位线BL3、作为偶数位线BLe的位线BL4，在第3柱状部CL3的上方配置有作为奇数位线BLo的位线BL1、作为偶数位线BLe的位线BL2。位线BL2配置在位线BL1和位线BL3之间。位线BL2和位线BL1及BL3中的每个相邻。位线BL2和位线BL3之间在X轴方向上的第7距离d7比位线BL1和位线BL2之间在X轴方向上的第8距离d8宽。
在半导体装置100b中，柱状部CL间沿着X轴方向的间距以第1间距P1为单位反复出现。但是，用假想线将第1～第3柱状部CL1～CL3各自的中心点连结而成的“不等边三角形”沿着X轴方向反复出现。因此，例如具有位线BL间的距离不同的区域。
在半导体装置100b中，也和半导体装置100a同样地，每1个指状体例如包含4个“列”。4个“列”交替地包含奇数列Ro及偶数列Re。第1、第2柱状部CL1及CL2属于奇数列Ro，第3柱状部CL3属于偶数列Re。
通过第1～第3柱状部CL1～CL3在X-Y平面所描绘的“三角形”为不等边三角形。在此情况下，奇数列Ro和偶数列Re例如沿着X轴方向错开“P0”。“P0”与“P1/2”不同(P0≠P1/2)。
这样，半导体装置100b例如可以通过将奇数列Ro和偶数列Re沿着X轴方向错开和X轴方向的柱状部CL的间距P1的一半(P1/2)不同的“P0”来获得。
(第2实施方式：第1变化例)
图15是例示第2实施方式的第1变化例的半导体装置100ba的示意俯视图。
第2实施方式的第1变化例的半导体装置100ba和半导体装置100b不同之处在于：用假想线将第1～第3柱状部CL1～CL3各自的中心点连结而成的“三角形”为“等腰三角形”。
在半导体装置100ba中，第3柱状部CL3位于和第1柱状部CL1隔开第2距离d2的位置。第2距离d2和第1距离d1不同。进而，第3柱状部CL3位于和第2柱状部CL2隔开第3距离d3的位置。第3距离d3和第1距离d1相等。
在这种半导体装置100ba中，第1柱状部CL1和第3柱状部CL3之间的第2距离d2、与第2柱状部CL2和第3柱状部CL3之间的第3距离d3不同。第3距离d3比第2距离d2长。因此，可以和第2实施方式的半导体装置100b同样地，使含有金属前体的气体经过第2柱状部CL2和第3柱状部CL3之间进而在空间S(图5(b))中流通。从而，可以和半导体装置100b同样地，在区块(BLOCK)的中心区域使金属膜的膜厚变厚。从而，可以抑制导电层21的电阻值的增大，可以将积层体2中的导电层21低电阻化(图2(a))。
以上，根据实施方式，可以提供一种能够将积层体中的导电层低电阻化的半导体装置。
关于本发明的实施方式，已参照具体例和几个变化例进行了说明。但是，本发明的实施方式并不限于这些具体例及变化例。
例如，关于基体部1、积层体2及柱状部CL等各要素的具体构成，只要业者可以通过从公知的范围中适当地选择来同样地实施本发明并获得相同的效果，则均属于本发明的范围。
只要包含本发明的主旨，那么在技术上可行的范围内将各例的任意2个以上要素组合而成的要素也属于本发明的范围。
只要包含本发明的主旨，那么业者以上文中作为本发明的实施方式所述的半导体装置为基础经过适当设计变更后所能实施的所有半导体装置也属于本发明的范围内。
在本发明的思想范畴内，只要是业者，就能够想到各种变更例及修正例，关于那些变更例及修正例，也理解为属于本发明的范围。
所述实施方式是以例子的形式提供，并未意图限定发明的范围。所述新颖的实施方式能够以其他各种形态实施，可以在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化属于发明的范围或主旨，并且属于权利要求书中所记载的发明和与其等同范围内。
[符号的说明]
1 基体部
10 半导体区域
2 积层体
2s 阶梯部分
2m 存储单元阵列
2g 绝缘膜
21 导电层
21a 区块绝缘膜
21b 障壁膜
22 绝缘膜
100a 半导体装置(第1实施方式)
100aa 半导体装置(第1实施方式：第1变化例)
100ab 半导体装置(第1实施方式：第2变化例)
100ac 半导体装置(第1实施方式：第3变化例)
100ad 半导体装置(第1实施方式：第4变化例)
100ae 半导体装置(第1实施方式：第5变化例)
100b 半导体装置(第2实施方式)
100ba 半导体装置(第2实施方式：第1变化例)
210 半导体层
220 存储膜
221 覆盖绝缘膜
222 电荷捕获膜
223 隧道绝缘膜
230 核心层
3 板状部
4 第2绝缘物
CL 柱状部
CL1～CL7 第1～第7柱状部
WL 字线
BL 位线
BLo 奇数位线
BLe 偶数位线
Ro 奇数列
Re 偶数列
Cb 接点
SGS 源极侧选择栅极
STS 源极侧选择晶体管
SGD 漏极侧选择栅极
STD 漏极侧选择晶体管
MC 存储单元
MH 存储孔
ST 较深狭缝
SHE 较浅狭缝
P1、P2 第1、第2间距
S 空间
PCS 含有金属前体的气体
s1～s6 第1～第6边
d1～d8 第1～第8距离

Claims (5)

1.一种半导体装置，具备：
基体部，包括半导体区域；
积层体，设置在所述基体部上，且包括沿着积层方向交替地积层的多个导电层及多个绝缘层；
板状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且至少含有在和所述积层方向交叉的第1方向上延伸而和所述半导体区域相接的第1绝缘物；
第1柱状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且包括和所述半导体区域相接的第1半导体层、及在所述第1半导体层和所述导电层之间具有第1电荷捕获部的第1存储膜；
第2柱状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且包括和所述半导体区域相接的第2半导体层、及在所述第2半导体层和所述导电层之间具有第2电荷捕获部的第2存储膜，在所述第1方向上位于和所述第1柱状部隔开的位置；
第3柱状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且包括和所述半导体区域相接的第3半导体层、及在所述第3半导体层和所述导电层之间具有第3电荷捕获部的第3存储膜，位于所述第1柱状部和所述第2柱状部之间，在所述第1方向上和所述第1柱状部及所述第2柱状部的每个对齐排列，并且和所述第1柱状部的间距是第1间距，和所述第2柱状部的间距是比所述第1间距宽的第2间距；
第6柱状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且包括和所述半导体区域相接的第6半导体层、及在所述第6半导体层和所述导电层之间具有第6电荷捕获部的存储膜，和所述积层方向及所述第1方向交叉的第2方向上与所述第1柱状部及所述第3柱状部的每个错开，并且在所述第1方向上位于所述第1柱状部和所述第3柱状部之间的位置；及
第7柱状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且包括和所述半导体区域相接的第7半导体层、及在所述第7半导体层和所述导电层之间具有第7电荷捕获部的存储膜，在所述第1方向上和所述第6柱状部对齐排列，并且和所述第6柱状部的间距是所述第2间距，并位于所述第2柱状部和所述第3柱状部之间的位置；
所述第6柱状部与所述第3柱状部之间的第1距离比所述第7柱状部与所述第3柱状部之间的第2距离窄。
2.根据权利要求1所述的半导体装置，其中进而具备：
第4柱状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且包括和所述半导体区域相接的第4半导体层、及在所述第4半导体层和所述导电层之间具有第4电荷捕获部的存储膜，在所述第1方向上和所述第1～第3柱状部的每个对齐排列，并且位于和所述第2柱状部隔开的位置，和所述第2柱状部的间距是所述第1间距；及
第5柱状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且包括和所述半导体区域相接的第5半导体层、及在所述第5半导体层和所述导电层之间具有第5电荷捕获部的存储膜，在所述第1方向上和所述第1～第4柱状部的每个对齐排列，并且位于和所述第4柱状部隔开的位置，和所述第4柱状部的间距是所述第2间距。
3.根据权利要求1所述的半导体装置，其中进而具备：
第4柱状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且包括和所述半导体区域相接的第4半导体层、及在所述第4半导体层和所述导电层之间具有第4电荷捕获部的存储膜，在所述第1方向上和所述第1～第3柱状部的每个对齐排列，并且位于和所述第2柱状部隔开的位置，和所述第2柱状部的间距是所述第1间距；及
第5柱状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且包括和所述半导体区域相接的第5半导体层、及在所述第5半导体层和所述导电层之间具有第5电荷捕获部的存储膜，在所述第1方向上和所述第1～第4柱状部的每个对齐排列，并且位于和所述第4柱状部隔开的位置，和所述第4柱状部的间距是所述第1间距。
4.一种半导体装置，具备：
基体部，包括半导体区域；
积层体，设置在所述基体部上，且包括沿着积层方向交替地积层的多个导电层及多个绝缘层；
板状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且至少含有在和所述积层方向交叉的第1方向上延伸而和所述半导体区域相接的第1绝缘物；
第1柱状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且包括和所述半导体区域相接的第1半导体层、及在所述第1半导体层和所述导电层之间具有第1电荷捕获部的存储膜；
第2柱状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且包括和所述半导体区域相接的第2半导体层、及在所述第2半导体层和所述导电层之间具有第2电荷捕获部的存储膜，在所述第1方向上位于和所述第1柱状部隔开第1距离的位置；及
第3柱状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且包括和所述半导体区域相接的第3半导体层、及在所述第3半导体层和所述导电层之间具有第3电荷捕获部的存储膜，在所述第1方向上位于所述第1柱状部和所述第2柱状部之间，在和所述第1方向交叉的第2方向上和所述第1柱状部及所述第2柱状部的每个错开，并且位于和所述第1柱状部隔开与所述第1距离不同的第2距离且和所述第2柱状部隔开与所述第1距离及所述第2距离的每个都不同的第3距离的位置；
第4柱状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且包括和所述半导体区域相接的第4半导体层、及在所述第4半导体层和所述导电层之间具有第4电荷捕获部的存储膜，在所述第2方向上和所述第1柱状部对齐排列，在所述第2方向上使所述第3柱状部夹在与所述第1柱状部之间，并且位于和所述第3柱状部隔开所述第2距离的位置；及
第5柱状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且包括和所述半导体区域相接的第5半导体层、及在所述第5半导体层和所述导电层之间具有第5电荷捕获部的存储膜，在所述第1方向上和所述第4柱状部对齐排列，在所述第2方向上和所述第2柱状部对齐排列，在所述第2方向上使所述第3柱状部夹在与所述第2柱状部之间，并且位于和所述第3柱状部隔开所述第3距离的位置，且位于和所述第4柱状部隔开所述第1距离的位置。
5.一种半导体装置，具备：
基体部，包括半导体区域；
积层体，设置在所述基体部上，且包括沿着积层方向交替地积层的多个导电层及多个绝缘层；
板状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且至少含有在和所述积层方向交叉的第1方向上延伸而和所述半导体区域相接的第1绝缘物；
第1柱状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且包括和所述半导体区域相接的第1半导体层、及在所述第1半导体层和所述导电层之间具有第1电荷捕获部的存储膜；
第2柱状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且包括和所述半导体区域相接的第2半导体层、及在所述第2半导体层和所述导电层之间具有第2电荷捕获部的存储膜，在所述第1方向上和所述第1柱状部对齐排列，并且位于和所述第1柱状部隔开第1距离的位置；及
第3柱状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且包括和所述半导体区域相接的第3半导体层、及在所述第3半导体层和所述导电层之间具有第3电荷捕获部的存储膜，在和所述第1方向交叉的第2方向上和所述第1柱状部及所述第2柱状部的每个错开，并且在所述第1柱状部和所述第2柱状部之间，位于和所述第1柱状部隔开与所述第1距离不同的第2距离且和所述第2柱状部隔开与所述第1距离相等的第3距离的位置；
第4柱状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且包括和所述半导体区域相接的第4半导体层、及在所述第4半导体层和所述导电层之间具有第4电荷捕获部的存储膜，在所述第2方向上和所述第1柱状部对齐排列，在所述第2方向上使所述第3柱状部夹在与所述第1柱状部之间，并且位于和所述第3柱状部隔开所述第2距离的位置；及
第5柱状部，从所述积层体的上端起到所述基体部为止设置在所述积层体内，且包括和所述半导体区域相接的第5半导体层、及在所述第5半导体层和所述导电层之间具有第5电荷捕获部的存储膜，在所述第1方向上和所述第4柱状部对齐排列，在所述第2方向上和所述第2柱状部对齐排列，在所述第2方向上使所述第3柱状部夹在与所述第2柱状部之间，并且位于和所述第3柱状部隔开所述第1距离的位置，且位于和所述第4柱状部隔开所述第1距离的位置。
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