KR101093562B1 - 반도체 장치 - Google Patents

Abstract

본 발명은 딥아웃 공정시 개별 셀영역 단위로 리닝이 발생하는 것을 방지할 수 있는 반도체 장치를 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치는 복수의 셀영역과 상기 셀영역 사이의 주변영역을 구비하는 기판; 상기 셀영역에 형성된 복수의 스토리지노드; 상기 셀영역에 형성되어 상기 스토리지노드를 지지하는 제1지지패턴; 및 상기 주변영역에 형성되어 상기 제1지지패턴 사이를 연결하는 제2지지패턴을 포함하고 있으며, 상술한 본 발명에 따르면, 제1지지패턴 사이를 연결하는 제2지지패턴을 구비함으로써, 개별 셀영역 단위로 리닝이 발생하는 것을 방지할 수 있는 효과가 있다.

리닝, 셀영역, 주변영역, 플러그, 비트라인, NFC

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 NFC(Nitride Floating Capacitor; NFC) 캐패시터를 구비하는 반도체 장치에 관한 것이다.

반도체 메모리 장치의 소형화가 요구되면서 셀 크기(Cell size)의 감소로 인해 캐패시터가 차지하는 면적이 줄어들고 있지만, 반도체 장치의 구동을 위한 고용량의 캐패시터가 요구되고 있기 때문에 고용량을 갖는 캐패시터를 확보하기 위한 기술이 개발되고 있다.

고용량을 갖는 캐패시터를 얻기 위해서는 스토리지노드(Storage node)의 표면적을 확대시키거나 유전율이 큰 유전체막을 적용시키는 방법 등이 있다. 유전율이 큰 유전체막을 사용하는 경우에는 기존 공정과의 안정성 및 신뢰성의 문제가 있기 때문에 반도체 공정으로의 적용에 한계가 있는 바, 스토리지노드의 표면적을 확대시키는 방법이 가장 바람직하다. 상기와 같이 스토리지노드의 표면적을 확대시키기 위한 캐패시터에는 스택(stack), 콘케이브(concave) 타입, 핀(pin) 타입, 실리 더(cylinder) 타입 등과 같은 구조가 있다.

최근에는 실린더 타입의 캐패시터에 지지대(Supporter)를 적용한 구조의 캐패시터가 개발되어 스토리지노드의 표면적을 극대화시키는 캐패시터의 구조로 부각되고 있다. 지지대는 딥아웃(Dip out) 공정에 의해 발생된 표면 장력에 의해 스토리지노드가 쓰러지는 리닝(Leaning)을 방지할 수 있는 안정적인 구조물이다.

도 1a 및 도 1b는 종래기술에 따른 지지대를 적용한 구조의 캐패시터를 나타낸 도면으로, 도 1a는 평면도, 도 1b는 도 1a에 도시된 X-X'절취선에 따른 실제 지지대를 적용한 구조의 캐패시터 이미지이다.

도 1a 및 도 1b에 나타낸 바와 같이, 실린더 타입의 스토리지노드(11)가 복수개 형성되어 있으며, 스토리지노드 상부에 지지대(12)가 형성되어 있다. 이때, 지지대(12)로 질화막을 사용하는 구조를 NFC(Nitride Floating Capacitor; NFC) 캐패시터라고 한다.

종래기술에서 지지대(12)에 의해 스토리지노드(11)가 고정되는 캐패시터는 캐패시터의 수직 높이를 높여 스토리지노드(11)의 표면적을 확대하여 캐패시터의 정전용량을 증가시키고, 후속 딥아웃(Dip out) 공정에 의해 발생된 표면 장력에 의해 스토리지노드(11)가 쓰러지는 현상(Leaning)을 방지할 수 있는 안정적인 구조이다.

하지만, 종래기술에 따른 반도체 장치는 하나의 셀영역 단위로만 스토리지노드(11)를 지지하는 지지대(12)가 형성되어 개별 셀영역 단위로 딥아웃 공정후 리닝이 발생하는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 딥아웃 공정시 개별 셀영역 단위로 리닝이 발생하는 것을 방지할 수 있는 반도체 장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치는 복수의 셀영역과 상기 셀영역 사이의 주변영역을 구비하는 기판; 상기 셀영역에 형성된 복수의 스토리지노드; 상기 셀영역에 형성되어 상기 스토리지노드를 지지하는 제1지지패턴; 및 상기 주변영역에 형성되어 상기 제1지지패턴 사이를 연결하는 제2지지패턴을 포함한다.

상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 장치는 복수의 셀영역과 상기 셀영역 사이의 주변영역을 구비하는 기판; 상기 셀영역에 형성된 복수의 스토리지노드; 상기 주변영역에 형성된 도전층; 상기 셀영역에 형성되어 상기 스토리지노드를 지지하는 제1지지패턴; 및 상기 주변영역에 형성되어 상기 제1지지패턴 사이를 연결하고, 상기 도전층과 연결될 플러그가 형성될 영역을 정의하는 홀을 구비한 제2지지패턴을 포함한다.

상술한 과제 해결 수단을 바탕으로 하는 본 발명은 제1지지패턴 사이를 연결하는 제2지지패턴을 구비함으로써, 개별 셀영역 단위로 리닝이 발생하는 것을 방지할 수 있는 효과가 있다.

또한, 본 발명은 제2지지패턴이 홀을 구비함에 따라 주변영역에 형성되는 플러그의 오정렬에 기인한 문제점을 해결할 수 있는 효과가 있다.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.

후술할 본 발명은 딥아웃(Dip out) 공정시 개별 셀영역 단위로 리닝(Leaning)이 발생하는 것을 방지할 수 있는 반도체 장치를 제공한다. 이를 위해 본 발명은 셀영역에서 스토리지노드를 지지하는 제1지지패턴과 주변영역에서 제1지지패턴 사이를 연결하는 제2지지패턴을 구비하는 것을 기술요지로 한다.

도 2a 및 도 2b는 본 발명의 일실시예에 따른 반도체 장치를 도시한 도면으로, 도 2a는 평면도, 도 2b는 도 2a에 도시된 X-X'절취선을 따라 도시한 단면도이다.

도 2a 및 도 2b에 도시된 바와 같이, 복수의 셀영역과 셀영역들 사이의 주변영역을 구비한 기판(21), 셀영역에 형성된 복수의 스토리지노드(24), 셀영역에 형 성되어 스토리지노드(24)를 지지하는 제1지지패턴(25) 및 주변영역에 형성되어 상기 제1지지패턴(25) 사이를 연결하는 제2지지패턴(26)을 포함한다.

스토리지노드(24)는 실린더(cylinder) 타입일 수 있으며, 도면상에는 설명의 편의를 위하여 하나의 셀영역에 스토리지노드(24)가 3×3 매트릭스 형태로 배치된 경우를 도시하였으나, 실제 반도체 장치에서는 하나의 셀에 수백 ~ 수천개의 스토리지노드(24)가 매트릭스 형태로 배치된 구조를 가질 수 있다.

제1지지패턴(25)은 딥아웃 공정시 발생된 표면 장력에 의해 스토리지노드(25)가 쓰러지는 리닝(Leaning)을 방지하는 역할을 수행하는 것으로, 절연막으로 형성할 수 있다. 제1지지패턴(25)을 질화막으로 형성하는 경우를 통상적으로 NFC(Nitride Floating Capacitor; NFC) 구조라 한다.

제1지지패턴(25) 사이를 연결하는 제2지지패턴(26)은 딥아웃 공정 후에 제1지지패턴(25)이 구비된 개별 셀영역 단위로 리닝현상이 발생하는 것을 방지하기 위해 방지하는 역할을 수행한다.

상술한 역할을 수행하는 제2지지패턴(26)은 제1지지패턴(25)과 동일한 평면상에 위치할 수 있고, 제1지지패턴(25)과 동일한 물질로 형성할 수 있다. 즉, 제1지지패턴(25)을 형성함과 동시에 제2지지패턴(26)을 형성할 수 있다.

이와 같이, 본 발명은 제1지지패턴(25) 사이를 연결하는 제2지지패턴(26)을 구비함으로써, 딥아웃 공정 이후 개별 셀영역 단위로 리닝이 발생하는 것을 방지할 수 있다.

아울러, 본 발명의 일실시예에 따른 반도체 장치는 도 3a 및 도 3b에 나타낸 바와 같이, 주변영역에 형성되는 고종횡비를 갖는 플러그 예컨대, 'M1C' 형성공정시 발생하는 오정렬에 따른 문제점을 개선할 수 있다.

도 3a 및 도 3b는 비트라인과 플러그 사이의 정렬관계를 나타낸 이미지이다.

도 3a 및 도 3b에 나타낸 바와 같이, 플러그(M1C) 형성공정시 발생된 오정렬(Misalign)에 의해 비트라인(BL) 위에 형성되어야 할 플러그(M1C)가 비트라인(BL) 아래 게이트(GT)로 내려가 플러그(M1C)와 게이트(GT) 간에 쇼트(Short)가 발생하는 문제점이 있다. 이러한 문제점은 플러그 마스크(M1C Mask) 및 플러그(M1C)를 위한 콘택홀 형성공정을 진행한 이후 실시되는 오버레이(Overlay) 측정시에는 검출되지 않으나, 펩아웃(Fab-out) 이후 실시되는 프로브테스트(Probr-Test)시 플러그(M1C)와 게이트(GT) 사이의 쇼트에 기인한 페일(Fail)이 지속적으로 발생되고 있다.

하지만, 도 2a 및 도 2b에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치에서 주변영역에 형성되어 제1지지패턴(25)을 연결하는 제2지지패턴(26)이 스토리지노드(24) 아래 기판(21)에 형성된 도전층(22) 즉, 비트라인(BL)에 연결된 플러그(M1C)가 형성될 영역을 정의하는 홀(27)을 갖도록 형성함에 따라 플러그(M1C) 형성공정시 오정렬에 기인한 문제점도 해결할 수 있다.

이와 같이, 본 발명의 일실시예에 따른 반도체 장치는 제1지지패턴(25) 사이를 연결하는 제2지지패턴(26)을 구비함으로써, 개별 셀영역 단위로 리닝이 발생하 는 것을 방지함과 동시에 주변영역에 형성되는 플러그(M1C)의 오정렬에 기인한 문제점을 해결할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 1a 및 도 1b는 종래기술에 따른 지지대를 적용한 구조의 캐패시터를 나타낸 도면.

도 2a 및 도 2b는 본 발명의 일실시예에 따른 반도체 장치를 도시한 도면.

도 3a 및 도 3b는 비트라인과 플러그 사이의 정렬관계를 나타낸 이미지.

*도면 주요 부분에 대한 부호 설명*

21 : 기판 22 : 도전층

24 : 스토리지노드 25 : 제1지지패턴

26 : 제2지지패턴 27 : 홀

M1C : 플러그 BL : 비트라인

GT : 게이트

Claims (9)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 복수의 셀영역과 상기 셀영역 사이의 주변영역을 구비하는 기판;

   상기 셀영역에 형성된 복수의 스토리지노드;

   상기 주변영역에 형성된 도전층;

   상기 셀영역에 형성되어 상기 스토리지노드를 지지하는 제1지지패턴; 및

   상기 주변영역에 형성되어 상기 제1지지패턴 사이를 연결하고, 상기 도전층과 연결될 플러그가 형성될 영역을 정의하는 홀을 구비한 제2지지패턴

   을 포함하는 반도체 장치.
6. 제5항에 있어서,

   상기 제1지지패턴 및 상기 제2지지패턴은 동일평면상에 위치하는 반도체 장치.
7. 제5항에 있어서,

   상기 제1지지패턴 및 상기 제2지지패턴은 동일한 물질인 반도체 장치.
8. 제7항에 있어서,

   상기 제1지지패턴 및 상기 제2지지패턴은 질화막을 포함하는 반도체 장치.
9. 제5항에 있어서,

   상기 도전층은 비트라인을 포함하는 반도체 장치.

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