JP2004111414A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004111414A JP2004111414A JP2002267812A JP2002267812A JP2004111414A JP 2004111414 A JP2004111414 A JP 2004111414A JP 2002267812 A JP2002267812 A JP 2002267812A JP 2002267812 A JP2002267812 A JP 2002267812A JP 2004111414 A JP2004111414 A JP 2004111414A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- forming
- layer
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 238000003860 storage Methods 0.000 claims abstract description 54
- 238000005530 etching Methods 0.000 claims abstract description 41
- 238000005498 polishing Methods 0.000 claims abstract description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 28
- 230000001681 protective effect Effects 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 4
- 238000007788 roughening Methods 0.000 claims description 4
- 239000011229 interlayer Substances 0.000 abstract description 78
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 abstract description 39
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 39
- 229920005591 polysilicon Polymers 0.000 abstract description 39
- 230000002093 peripheral effect Effects 0.000 abstract description 21
- 239000000126 substance Substances 0.000 abstract description 2
- 239000011521 glass Substances 0.000 abstract 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 60
- 229910052814 silicon oxide Inorganic materials 0.000 description 60
- 239000010410 layer Substances 0.000 description 52
- 239000003990 capacitor Substances 0.000 description 45
- 229920002120 photoresistant polymer Polymers 0.000 description 38
- 229910052581 Si3N4 Inorganic materials 0.000 description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 16
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 238000001039 wet etching Methods 0.000 description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 7
- 238000010894 electron beam technology Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000002245 particle Substances 0.000 description 3
- 239000005368 silicate glass Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- -1 Phospho Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】蓄電素子を備えた半導体装置における段差や転倒等の問題点を解決する半導体装置の製造方法を提供する。
【解決手段】層間膜８の上面上に位置する粗面ポリシリコン膜１０をＣＭＰ処理によって除去することでストレージノード１０ａ、１０ｂおよび埋め込みＴＥＯＳ膜が形成される。埋め込みＴＥＯＳ膜は、エッチングによってメモリセル領域Ｍに位置する層間膜と同時に除去される。溝部８ｃの開口端、埋め込みＴＥＯＳ膜１１ｃの上面および層間膜８の上面が、ほぼ同一平面上に位置することになる。メモリセル領域Ｍと周辺回路領域Ｐとにおいて、層間絶縁膜１５がほぼ平坦になる。
【選択図】 図７
【解決手段】層間膜８の上面上に位置する粗面ポリシリコン膜１０をＣＭＰ処理によって除去することでストレージノード１０ａ、１０ｂおよび埋め込みＴＥＯＳ膜が形成される。埋め込みＴＥＯＳ膜は、エッチングによってメモリセル領域Ｍに位置する層間膜と同時に除去される。溝部８ｃの開口端、埋め込みＴＥＯＳ膜１１ｃの上面および層間膜８の上面が、ほぼ同一平面上に位置することになる。メモリセル領域Ｍと周辺回路領域Ｐとにおいて、層間絶縁膜１５がほぼ平坦になる。
【選択図】 図７
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に、キャパシタを備えた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体メモリデバイスの一つにダイナミック・ランダム・アクセス・メモリ（以下「ＤＲＡＭ」と記す。）がある。半導体メモリデバイスの微細化に伴って、ＤＲＡＭでは、情報としての電荷が蓄積されるキャパシタの容量を確保するために円筒型のキャパシタが採用されている。
【０００３】
そのような円筒型のキャパシタを備えたＤＲＡＭの製造方法の一例について説明する。まず、図２９に示すように、半導体基板１０２はメモリセル領域Ｍと周辺回路領域Ｐとに区画される。メモリセル領域Ｍにはメモリセルが形成され、周辺回路領域Ｐにはメモリセルを制御するための回路が形成されることになる。
【０００４】
メモリセル領域Ｍの半導体基板１０２の領域には、所定のメモリセルトランジスタ（図示せず）が形成される。そのメモリセルトランジスタを覆うように、半導体基板１０２上にシリコン酸化膜１０４が形成される。
【０００５】
そのシリコン酸化膜１０４上に、所定のビット線１０７ａ、１０７ｂが形成される。そのビット線１０７ａ、１０７ｂを覆うように、シリコン酸化膜１０４上にさらにシリコン酸化膜１０６が形成される。
【０００６】
次に、そのシリコン酸化膜１０４、１０６に所定のストレージノードコンタクトホール１０５ａ、１０５ｂが形成される。そのストレージノードコンタクトホール１０５ａ、１０５ｂ内に、たとえばポリシリコン膜のプラグ１０３ａ、１０３ｂがそれぞれ形成される。
【０００７】
その後、シリコン酸化膜１０６上に層間膜１０８が形成される。その層間膜１０８に、プラグ１０３ａ、１０３ｂを露出する開口部１０８ａ、１０８ｂがそれぞれ形成される。この開口部１０８ａ、１０８ｂ内にキャパシタが形成されることになる。
【０００８】
次に、図３０に示すように、開口部１０８ａ、１０８ｂ内を含む層間膜１０８上に所定の粗面ポリシリコン膜１１０が形成される。次に、図３１に示すように、開口部１０８ａ、１０８ｂ内を埋めるように、粗面ポリシリコン膜１１０上にフォトレジスト１１９ａ、１１９ｂが形成される。
【０００９】
そのフォトレジスト１１９ａ、１１９ｂをマスクとして露出している粗面ポリシリコン膜１１０の全面に、たとえば電子ビーム（ＥＢ）等によりエッチングが施されて、層間膜１０８の上面上に位置する粗面ポリシリコン膜１１０が除去される。
【００１０】
その後、フォトレジスト１１９ａ、１１９ｂが除去される。さらに、図３２に示すように、たとえばウエットエッチング法により層間膜１０８が除去されて、円筒状のストレージノード１１０ａ、１１０ｂがそれぞれ形成される。
【００１１】
次に、図３３に示すように、ストレージノード１１０ａ、１１０ｂを覆うようにキャパシタ誘電体膜１１３が形成される。そのキャパシタ誘電体膜１１３上に、たとえばポリシリコン膜からなるセルプレート１１４が形成される。ストレージノード１１０ａ、１１０ｂ、キャパシタ誘電体膜１１３およびセルプレート１１４によりキャパシタＣが構成される。
【００１２】
次に、図３４に示すように、そのキャパシタＣを覆うように、シリコン酸化膜１０６上に層間絶縁膜１１５が形成される。その層間絶縁膜１１５に、セルプレート１１４を露出するコンタクトホール１１５ａが形成されるとともに、ビット線１０７ｂを露出するコンタクトホール１１５ｂが形成される。
【００１３】
そのコンタクトホール１１５ａ、１１５ｂ内に所定のプラグ（図示せず）が形成される。層間絶縁膜１１５上にそのプラグに電気的に接続される所定の配線（図示せず）が形成される。このようにして、ＤＲＡＭが完成する。
【００１４】
【特許文献１】
特開２０００―１９６０３８号公報（第４〜第９頁、図１〜図９）
【００１５】
【特許文献２】
特開平１１−１７１４４号公報（第４〜第１３頁、図１〜図５０）
【００１６】
【発明が解決しようとする課題】
しかしながら、従来のＤＲＡＭでは次のような問題点があった。上述したように、従来のＤＲＡＭでは、図３２に示すように、キャパシタＣのストレージノード１０３ａ、１０３ｂが形成される際には、ウエットエッチングにより層間膜１０８が除去される。このとき、周辺回路領域Ｐに位置する層間膜１０８も除去されることになる。
【００１７】
その後、図３４に示すように、メモリセル領域ＭではキャパシタＣが形成されて、周辺回路領域Ｐに位置する層間膜１０８が除去された状態で層間絶縁膜１１５が形成される。
【００１８】
このとき、層間絶縁膜１１５がキャパシタＣを覆うことによって、メモリセル領域Ｍと周辺回路領域Ｐとの間には比較的大きな段差が生じることになる。層間絶縁膜１１５にこのような段差が生じることによって、たとえばコンタクトホール１１５ａ、１１５ｂを形成する際の写真製版の精度が悪化して、開口形状の制御が困難になることがあった。
【００１９】
また、ＤＲＡＭの微細化とともにキャパシタＣの容量を確保するために、キャパシタＣの高さをより高くすることが要求される。キャパシタＣの高さが高くなると、図３２に示す工程以降においてストレージノード１１０ａ、１１０ｂを含むキャパシタＣがシリコン酸化膜１０６上にて転倒しやすくなる。
【００２０】
キャパシタＣが転倒すると、メモリセル間（ビット間）の電気的な短絡が誘発されて、製品歩留りが低下するという問題があった。
【００２１】
さらに、層間膜１０８の上面上に位置する粗面ポリシリコン膜１１０を除去する際に、開口部１０８ａ、１０８ｂ内に位置する粗面ポリシリコン膜１１０を保護するために、図３１に示すように、開口部１０８ａ、１０８ｂ内を埋めるようにフォトレジスト１１９ａ、１１９ｂが形成される。
【００２２】
ところが、この方法では、層間膜１０８の除去に加えて開口部１０８ａ、１０８ｂ内に埋め込まれたフォトレジスト１１９ａ、１１９ｂを除去するための付加的な工程が必要になるという問題があった。また、粗面ポリシリコン膜を除去する際に、粗面ポリシリコンの粒が飛散するという問題があった。
【００２３】
本発明は上記問題点を解決するためになされたものであり、その目的は、上述した蓄電素子を備えた半導体装置における段差や転倒等の問題点を解決する半導体装置の製造方法を提供することである。
【００２４】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は以下の工程を備えている。半導体基板の主表面に第１素子形成領域および第２素子形成領域をそれぞれ形成する。第１素子形成領域および前記第２素子形成領域に第１絶縁膜を形成する。第１素子形成領域に位置する第１絶縁膜の部分に蓄電素子を形成するための所定の開口部を形成するとともに、第１素子形成領域を連続して取囲むリング状溝部を形成する。開口部内を含む第１絶縁膜上に、蓄電素子の第１電極となる層を形成する。開口部内に位置する第１電極となる層を保護するための保護膜を開口部内に形成する。第１絶縁膜の上面上に位置する第１電極となる層を除去して開口部内に第１電極を形成する。第１素子形成領域に位置する第１絶縁膜の部分および保護膜を露出し、リング状溝部および第２素子形成領域に位置する第１絶縁膜の部分を覆うマスク材を形成して、第１絶縁膜の少なくとも一部を除去する。保護膜を除去する。保護膜が除去された第１電極上に誘電体膜を介在させて第２電極を形成して蓄電素子を形成する。蓄電素子を覆うように半導体基板上に第２絶縁膜を形成する。第１電極を形成する工程は研磨によって行なわれる。
【００２５】
この方法によれば、研磨によって第１絶縁膜の上面上に位置する第１電極となる層が除去されることで、たとえば電子ビームによって除去する場合と比べてその第１電極となる層が飛散するのを防止することができる。また、第１素子形成領域の第１絶縁膜の一部を除去する際に、マスク材により第２素子形成領域に位置する第１絶縁膜が残されて、第２絶縁膜の第１素子形成領域における部分と第２素子形成領域における部分との段差が大幅に低減される。
【００２６】
また、保護膜を形成する工程は、保護膜として第３絶縁膜を形成する工程を含み、保護膜を除去する工程は第１絶縁膜の少なくとも一部を除去する絶縁膜除去工程と同時に行なわれることが好ましい。
【００２７】
まず、第３絶縁膜を形成するには、リング状溝部内に加えて第１電極となる層も覆うように第３絶縁膜が形成されて第１絶縁膜の上面上に位置する第３絶縁膜と第１電極となる層に研磨が施されることになる。その後、第１素子形成領域に位置する第１絶縁膜の一部を除去する際には、第１電極を覆うように形成された第３絶縁膜も同時に除去されて、保護膜を除去するための工程を別途設ける必要がなくなる。
【００２８】
さらに、第１絶縁膜を形成する工程は、第１の層を形成する工程と、その第１の層の上に第１の層とはエッチング特性の異なる第２の層を形成する工程と、第２の層の上に第２の層とはエッチング特性の異なる第３の層を形成する工程とを含んでいることが好ましい。
【００２９】
この場合には、第１素子形成領域において蓄電素子の第１電極を形成するために第１絶縁膜を除去する際に、第３の層にエッチングが施された後に第２の層が露出した段階でエッチングが阻止されることになる。これにより、蓄電素子の下部部分が第１絶縁膜に埋め込まれた状態になって、蓄電素子（第１電極）が転倒するのを防止することができる。
【００３０】
また、第２の層が形成された後第３の層が形成される前に、第２素子形成領域において、コンタクトホールが形成される領域に位置する第２の層の部分を除去する工程を備えていることが好ましい。
【００３１】
この場合には、第２素子形成領域にコンタクトホールを形成する際に、あらかじめ第３の層および第１の層とはエッチング特性の異なる第２の層の部分が除去されていることで、エッチングが容易に行なわれることになる。
【００３２】
さらに、第３絶縁膜を形成する工程では、第１絶縁膜とはエッチング特性の異なる膜が形成されることが好ましい。
【００３３】
まず、第３絶縁膜を形成するには、リング状溝部内に加えて筒状の蓄電素子の第１電極となる層も覆うように第３絶縁膜が形成されて第１絶縁膜の上面上に位置する第３絶縁膜と第１電極となる層に研磨が施されることになる。その後、蓄電素子の第１電極を覆うように形成された第３絶縁膜を除去する際には、リング状溝部内に第３絶縁膜を残した状態で蓄電素子の第１電極の周囲に位置する第１絶縁膜についても同時にエッチングが施されることになる。このとき、第１絶縁膜と第３絶縁膜のエッチング特性が互いに異なることで、第３絶縁膜が除去された段階でエッチングを止めることで、第１素子形成領域では第１絶縁膜が残された状態になる。これにより、蓄電素子の下部部分が第１絶縁膜に埋め込まれた状態になって、蓄電素子（第１電極）が転倒するのを防止することができる。
【００３４】
また、第１電極となる層を形成する工程は、所定の粗面化処理を施して表面に凹凸を形成する工程を含むことが好ましい。
【００３５】
この場合には、第１電極となる層に凹凸が形成された状態で第１絶縁膜の上面上に位置する第１電極となる層の部分が除去されることになる。このとき、この除去を研磨によって行なうことで、第１電極となる層の粒が飛散するのを効果的に防止することができる。
【００３６】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１に係る半導体装置の製造方法として円筒型のキャパシタを備えたＤＲＡＭの製造方法について説明する。まず、図１に示すように、半導体基板２はメモリセル領域Ｍと周辺回路領域Ｐとに区画される。メモリセル領域Ｍにはメモリセルが形成され、周辺回路領域Ｐにはメモリセルを制御するための回路が形成されることになる。
【００３７】
メモリセル領域Ｍの半導体基板２の領域には、所定のメモリセルトランジスタ（図示せず）が形成される。そのメモリセルトランジスタを覆うように、半導体基板２上に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン酸化膜４が形成される。
【００３８】
そのシリコン酸化膜４上に、所定のビット線７ａ、７ｂがそれぞれ形成される。そのビット線７ａ、７ｂを覆うように、シリコン酸化膜４上に、たとえばＣＶＤ法によりシリコン酸化膜６がさらに形成される。そのシリコン酸化膜６、４にストレージノードコンタクトホール５ａ、５ｂが形成される。
【００３９】
そのストレージノードコンタクトホール５ａ、５ｂに、ポリシリコン膜からなるプラグ３ａ、３ｂがそれぞれ形成される。プラグ３ａ、３ｂはメモリセルトランジスタ（図示せず）と電気的に接続されることになる。
【００４０】
次に、シリコン酸化膜６上に、たとえばＣＶＤ法により膜厚約１７００ｎｍのＢＰＴＥＯＳ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜からなる層間膜８が形成される。その層間膜８上に所定のフォトレジストパターン（図示せず）が形成される。
【００４１】
そのフォトレジストパターンをマスクとして、たとえばＣ５Ｆ８、Ｏ２、Ａｒ等を含むガスを用いて層間膜８に異方性エッチングを施すことにより、所定の開口部８ａ、８ｂおよび溝部８ｃがそれぞれ形成される。開口部８ａ、８ｂにはプラグ３ａ、３ｂの表面が露出し、キャパシタが形成されることになる。溝部８ｃはメモリセル領域Ｍを連続的に取囲むように形成される。
【００４２】
次に、開口部８ａ、８ｂ内および溝部８ｃ内を含む層間膜８上に、たとえばＣＶＤ法により膜厚約４０ｎｍのドープトポリシリコン膜（図示せず）が形成される。そのドープトポリシリコン膜に所定の粗面化処理を施すことにより、図２に示すように、粗面ポリシリコン膜１０が形成される。
【００４３】
その後、開口部８ａ、８ｂおよび溝部８ｃを埋めるように、たとえばＣＶＤ法によりＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜（図示せず）が形成される。そのＴＥＯＳ膜にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を施すことにより、図３に示すように、層間膜８の上面上に位置するＴＥＯＳ膜および粗面ポリシリコン膜が除去されて、開口部８ａ、８ｂ内に埋め込みＴＥＯＳ膜１１ａ、１１ｂが形成される。また、溝部８ｃ内に埋め込みＴＥＯＳ膜１１ｃが形成される。
【００４４】
このようにＣＭＰ処理が施されることで、溝部８ｃの開口端、埋め込みＴＥＯＳ膜１１ｃの上面および層間膜８の上面が、ほぼ同一平面上に位置することになる。
【００４５】
次に、図４に示すように、埋め込みＴＥＯＳ膜１１ｃおよび周辺回路領域Ｐに位置する層間膜８を覆うようにフォトレジストパターン１２ａが形成される。そのフォトレジストパターン１２ａをマスクとして、たとえばバッファードフッ酸によるウエットエッチングを施すことにより、メモリセル領域Ｍに位置する層間膜８および埋め込みＴＥＯＳ膜１１ａ、１１ｂが除去される。これにより、メモリセル領域Ｍでは円筒状（筒状）のストレージノード１０ａ、１０ｂが形成される。
【００４６】
その後、フォトレジストパターン１２ａが除去される。このフォトレジストパターン１２ａが除去された状態における平面構造を図５に示す。図４および図５に示すように、メモリセル領域Ｍでは筒状のストレージノード１０ａ、１０ｂが露出している。周辺回路領域Ｐは層間膜８によって覆われている。
【００４７】
次に、露出したストレージノード１０ａ、１０ｂを覆うようにキャパシタ誘電体膜となる所定の誘電体膜（図示せず）が形成される。その誘電体膜上に、セルプレートとなるたとえばポリシリコン膜（図示せず）が形成される。そのポリシリコン膜上に所定のフォトレジストパターン（図示せず）が形成される。
【００４８】
そのフォトレジストパターンをマスクとして、ポリシリコン膜および誘電体膜に異方性エッチングを施すことにより、図６に示すように、キャパシタ誘電体膜１３およびセルプレート１４が形成される。
【００４９】
ストレージノード１０ａ、１０ｂ、キャパシタ誘電体膜１３およびセルプレート１４によってキャパシタＣが構成される。次に、図７に示すように、キャパシタＣを覆うように、層間膜８上にたとえばＣＶＤ法によりＴＥＯＳ膜からなる層間絶縁膜１５が形成される。その後、その層間絶縁膜１５上に所定のフォトレジストパターン（図示せず）が形成される。
【００５０】
そのフォトレジストパターンをマスクとして層間絶縁膜１５および層間膜８に異方性エッチングを施すことにより、セルプレート１４の表面を露出するコンタクトホール１５ａとビット線７ｂの表面を露出するコンタクトホール１５ｂがそれぞれ形成される。
【００５１】
その後、各コンタクトホール１５ａ、１５ｂ内に所定のプラグ（図示せず）が形成される。次に、そのプラグに電気的に接続される所定の配線（図示せず）が層間絶縁膜１５上に形成される。以上のようにしてＤＲＡＭが完成する。
【００５２】
上述したＤＲＡＭでは、層間膜８の上面上に位置する粗面ポリシリコン膜１０を除去する際に開口部８ａ、８ｂを埋め込むようにＴＥＯＳ膜が形成され、その後、図３に示すように、そのＴＥＯＳ膜にＣＭＰ処理が施されてＴＥＯＳ膜１９ａ、１９ｂが形成される。
【００５３】
この開口部内８ａ、８ｂに残された埋め込みＴＥＯＳ膜１９ａ、１９ｂは、図４に示すように、ウエットエッチングによってメモリセル領域Ｍに位置する層間膜８と同時に除去されて、円筒状のストレージノード１０ａ、１０ｂが形成されることになる。
【００５４】
これにより、従来の開口部１０８ａ、１０８ｂ内に埋め込みフォトレジスト１１９ａ、１１９ｂが残された場合と比べると、メモリセル領域Ｍに位置する層間膜１０８の除去とは別に、そのような埋め込みフォトレジスト１９ａ、１９ｂを除去するための工程を設けることなくストレージノード１０ａ、１０ｂを形成することができる。
【００５５】
また、層間膜８の上面上に位置する粗面ポリシリコン膜１０がＣＭＰ処理によって除去されることで、従来のように電子ビームを用いたドライエッチングによる除去と比べて、粗面ポリシリコン膜１１０のポリシリコンの粒が飛散することが抑制される。
【００５６】
これにより、ポリシリコンの粒が飛散することに伴って生じる電気的な短絡が抑制されてＤＲＡＭの歩留まり低下を抑制することができる。
【００５７】
このように、ＣＭＰ処理によって層間膜８の上面上に位置する粗面ポリシリコン膜１０が除去されることで、溝部８ｃの開口端、埋め込みＴＥＯＳ膜１１ｃの上面および層間膜８の上面が、ほぼ同一平面上に位置することになる。
【００５８】
さらに、ストレージノード１０ａ、１０ｂを形成する際に、周辺回路領域Ｐに位置する層間膜８は、フォトレジストパターン１２ａによって覆われていて除去されることはない。そして、図７に示すように、メモリセル領域ＭではキャパシタＣが形成され、周辺回路領域Ｐでは層間膜８が残された状態で層間絶縁膜１５が形成されることになる。
【００５９】
このとき、キャパシタＣの上端と層間絶縁膜１５の上面とがほぼ同じ高さに位置することで、従来のＤＲＡＭのようにメモリセル領域Ｍと周辺回路領域Ｐとの間に段差が生じることはなく、層間絶縁膜１５は半導体基板の全面にわたってほぼ平坦になる。
【００６０】
これにより、コンタクトホール１５ａ、１５ｂ等を形成する際の写真製版の精度が確保されて、より寸法精度の高いコンタクトホール１５ａ、１５ｂ等を形成することができる。また、同様に、層間絶縁膜１５上に所定の配線を形成する際の写真製版の精度も確保されて、寸法精度の高い配線を形成することができる。
【００６１】
実施の形態２
本発明の実施の形態２に係る円筒型のキャパシタを備えたＤＲＡＭの製造方法について説明する。まず、前述した図１に示す工程においてシリコン酸化膜６が形成された後に、図８に示すように、たとえばＣＶＤ法によりシリコン酸化膜１６が形成される。
【００６２】
そのシリコン酸化膜１６上に、シリコン酸化膜とはエッチング特性の異なるシリコン窒化膜１７が形成される。そのシリコン窒化膜１７に所定の写真製版およびエッチングを施すことにより、周辺回路領域Ｐにおいてシリコン酸化膜１６の表面を露出する開口部１７ａが形成される。
【００６３】
次に、図９に示すように、シリコン窒化膜１７上にたとえばＣＶＤ法によりシリコン酸化膜１８が形成される。そのシリコン酸化膜１８上に所定のフォトレジストパターン（図示せず）が形成される。
【００６４】
そのフォトレジストパターンをマスクとしてシリコン酸化膜１８、１６およびシリコン窒化膜１７に異方性エッチングを施すことにより、図１０に示すように、プラグ３ａ、３ｂの表面を露出する開口部８ａ、８ｂが形成される。また、メモリセル領域Ｍを取囲むように溝部８ｃが形成される。
【００６５】
次に、前述した図２に示す工程と同様の処理を施すことにより、図１１に示すように、開口部８ａ、８ｂ内および溝部８ｃ内を含むシリコン酸化膜１８上に粗面ポリシリコン膜１０が形成される。
【００６６】
その後、開口部８ａ、８ｂおよび溝部８ｃ内に埋め込みフォトレジスト１９ａ、１９ｂ、１９ｃがそれぞれ形成される。その後、図１２に示すように、ＣＭＰ処理を施すことによりシリコン酸化膜１８の上面上に位置する粗面ポリシリコン膜１０が除去される。
【００６７】
次に、図１３に示すように、埋め込みフォトレジスト１９ｃおよび周辺回路領域Ｐに位置するシリコン酸化膜１８を覆うようにフォトレジストパターン１２ｂが形成される。
【００６８】
そのフォトレジストパターン１２ｂをマスクとして、たとえばバッファードフッ酸によるウエットエッチングを施すことにより、メモリセル領域Ｍに位置するシリコン酸化膜１８が除去される。
【００６９】
このとき、シリコン酸化膜１８が除去されてシリコン窒化膜１７が露出すると、そこでエッチングは阻止されることになる。そのため、ストレージノードとなる部分の側部のほぼ下半分の部分がシリコン酸化膜に１６によって埋め込まれた状態になる。
【００７０】
その後、フォトレジストパターン１２ｂおよび埋め込みフォトレジスト１９ａ、１９ｂが除去される。これにより、メモリセル領域Ｍでは円筒状のストレージノード１０ａ、１０ｂが形成される。
【００７１】
次に、前述した図６に示す工程と同様の処理を施すことにより、図１４に示すように、ストレージノード１０ａ、１０ｂ、キャパシタ誘電体膜１３およびセルプレート１４を含むキャパシタＣが形成される。
【００７２】
次に、前述した図７に示す工程と同様の処理を施すことにより、図１５に示すように、キャパシタＣを覆う層間絶縁膜１５が形成されて、その層間絶縁膜１５等にセルプレート１４の表面を露出するコンタクトホール１５ａおよびビット線７ｂの表面を露出するコンタクトホール１５ｂがそれぞれ形成される。
【００７３】
そのコンタクトホール１５ａ、１５ｂに所定のプラグ（図示せず）が形成され、そのプラグに電気的に接続される所定の配線（図示せず）が層間絶縁膜１５上に形成されて、ＤＲＡＭが完成する。
【００７４】
上述したＤＲＡＭによれば次のような効果が得られる。上述したＤＲＡＭでは、まず、シリコン酸化膜１６とシリコン酸化膜１８との間にシリコン酸化膜とはエッチング特性の異なるシリコン窒化膜１７が形成される。
【００７５】
そのため、ウエットエッチングによってメモリセル領域Ｍに位置するシリコン酸化膜１８を除去する際に、シリコン窒化膜１７が露出した時点でウエットエッチングが阻止されることになる。
【００７６】
これにより、キャパシタ（ストレージノード）Ｃの側部のほぼ下半分の部分がシリコン酸化膜に１６によって埋め込まれた状態になる。その結果、キャパシタＣがシリコン酸化膜６上にて転倒するのを防止することができ、キャパシタＣが転倒することによって生じるメモリセル間（ビット間）の電気的な短絡が抑制されて、製品歩留りの低下を防ぐことができる。
【００７７】
また、図８に示すように、周辺回路領域Ｐに位置するシリコン窒化膜７においては、コンタクホール１５ｂ等が形成される部分があらかじめ除去される。これにより、コンタクトホール１５ｂ等を形成する際にシリコン酸化膜１６、１８とはエッチング特性の異なるシリコン窒化膜７にエッチングを施す必要がなくなってエッチングが容易になり、加工の制御が容易になる。
【００７８】
この他に、前述したＤＲＡＭの場合と同様に、層間膜８の上面上に位置する粗面ポリシリコン膜１０がＣＭＰ処理によって除去されることで、ポリシリコンの粒が飛散することに伴って生じる電気的な短絡が抑制されてＤＲＡＭの歩留まり低下を抑制することができる。
【００７９】
また、メモリセル領域Ｍと周辺回路領域Ｐとの間に段差が生じることなく半導体基板の全面にわたって層間絶縁膜１５がほぼ平坦になって、その後の写真製版の精度が向上する。
【００８０】
実施の形態３
本発明の実施の形態３に係る円筒型のキャパシタを備えたＤＲＡＭの製造方法について説明する。まず、前述した図１に示す工程においてシリコン酸化膜６が形成された後に、図１６に示すように、たとえばＣＶＤ法によりシリコン酸化膜１６が形成される。
【００８１】
そのシリコン酸化膜１６上に、シリコン酸化膜とはエッチング特性の異なるシリコン窒化膜１７が形成される。シリコン窒化膜１７上にたとえばＣＶＤ法によりシリコン酸化膜１８が形成される。そのシリコン酸化膜１８上に所定のフォトレジストパターン（図示せず）が形成される。
【００８２】
そのフォトレジストパターンをマスクとしてシリコン酸化膜１８、１６およびシリコン窒化膜１７に異方性エッチングを施すことにより、図１７に示すように、プラグ３ａ、３ｂの表面を露出する開口部８ａ、８ｂが形成される。また、メモリセル領域Ｍを取囲む溝部８ｃが形成される。
【００８３】
次に、前述した図２に示す工程と同様の処理を施すことにより、図１８に示すように、開口部８ａ、８ｂ内および溝部８ｃ内を含むシリコン酸化膜１８上に粗面ポリシリコン膜１０が形成される。
【００８４】
次に、開口部８ａ、８ｂ内および溝部８ｃ内を含むシリコン酸化膜１８上にＴＥＯＳ膜（図示せず）が形成される。そのＴＥＯＳ膜にＣＭＰ処理を施すことによりシリコン酸化膜１８の上面上に位置するＴＥＯＳ膜および粗面ポリシリコン膜が除去されて、図１９に示すように、開口部８ａ、８ｂ内および溝部８ｃ内に埋め込みＴＥＯＳ膜１１ａ、１１ｂ、１１ｃがそれぞれ形成される。
【００８５】
次に、図２０に示すように、埋め込みＴＥＯＳ膜１１ｃおよび周辺回路領域Ｐに位置するシリコン酸化膜１８を覆うようにフォトレジストパターン１２ｃが形成される。
【００８６】
そのフォトレジストパターン１２ｃをマスクとして、たとえばバッファードフッ酸によるウエットエッチングを施すことにより、メモリセル領域Ｍに位置するシリコン酸化膜１８および埋め込みＴＥＯＳ膜１１ａ、１１ｂが除去される。その後、フォトレジストパターン１２ｃが除去される。これにより、筒状のストレージノード１０ａ、１０ｂがそれぞれ形成される。
【００８７】
次に、前述した図６に示す工程と同様の処理を施すことにより、図２１に示すように、ストレージノード１０ａ、１０ｂ、キャパシタ誘電体膜１３およびセルプレート１４を含むキャパシタＣが形成される。
【００８８】
次に、前述した図７に示す工程と同様の処理を施すことにより、図２２に示すように、層間絶縁膜１５が形成されて、その層間絶縁膜１５等にセルプレート１４の表面を露出するコンタクトホール１５ａおよびビット線７ｂの表面を露出するコンタクトホール１５ｂがそれぞれ形成される。
【００８９】
そのコンタクトホール１５ａ、１５ｂに所定のプラグ（図示せず）が形成され、そのプラグに電気的に接続される所定の配線（図示せず）が層間絶縁膜１５上に形成されて、ＤＲＡＭが完成する。
【００９０】
上述したＤＲＡＭによれば、前述した２つの半導体装置についてそれぞれ得られた効果が得られる。すなわち、上述したＤＲＡＭでは、シリコン酸化膜１６とシリコン酸化膜１８との間にシリコン酸化膜とはエッチング特性の異なるシリコン窒化膜１７が形成されることで、シリコン酸化膜１８を除去する際にシリコン窒化膜１７が露出した時点でウエットエッチングが阻止されて、キャパシタ（ストレージノード）Ｃの側部のほぼ下半分の部分がシリコン酸化膜に１６によって埋め込まれた状態になる。その結果、キャパタＣがシリコン酸化膜６上にて転倒するのを防止することができる。
【００９１】
また、層間膜８の上面上に位置する粗面ポリシリコン膜１０を除去する際に開口部８ａ、８ｂを埋め込むようにＴＥＯＳ膜が形成されることで、従来の開口部１０８ａ、１０８ｂ内に埋め込みフォトレジスト１１９ａ、１１９ｂが残された場合と比べると、メモリセル領域Ｍに位置する層間膜１０８の除去とは別に、そのような埋め込みフォトレジスト１９ａ、１９ｂを除去するための工程を設けることなくストレージノード１０ａ、１０ｂを形成することができる。
【００９２】
この他に、層間膜８の上面上に位置する粗面ポリシリコン膜１０がＣＭＰ処理によって除去されることで、ポリシリコンの粒が飛散することに伴って生じる電気的な短絡も抑制されてＤＲＡＭの歩留まり低下を抑制することができる。
【００９３】
また、メモリセル領域Ｍと周辺回路領域Ｐとの間において層間絶縁膜１５に段差が生じることなく半導体基板の全面にわたって層間絶縁膜１５がほぼ平坦になって、その後の写真製版の精度が向上する。
【００９４】
実施の形態４
本発明の実施の形態４に係る円筒型のキャパシタを備えたＤＲＡＭの製造方法について説明する。まず、図２３に示す工程までは前述した図１に示す工程までと同様である。
【００９５】
次に、前述した図２に示す工程と同様の処理を施すことにより、図２４に示すように、開口部８ａ、８ｂ内および溝部８ｃ内を含むシリコン酸化膜８上に粗面ポリシリコン膜１０が形成される。
【００９６】
次に、開口部８ａ、８ｂ内および溝部８ｃ内を含むシリコン酸化膜８上に層間膜８とはエッチング特性の異なるＴＥＯＳ膜（図示せず）が形成される。そのＴＥＯＳ膜にＣＭＰ処理を施すことにより、層間膜８の上面上に位置するＴＥＯＳ膜および粗面ポリシリコン膜１０が除去されて、図２５に示すように、開口部８ａ、８ｂ内に埋め込みＴＥＯＳ膜２０ａ、２０ｂが形成される。また、溝部８ｃ内に埋め込みＴＥＯＳ膜２０ｃが形成される。
【００９７】
次に、図２６に示すように、埋め込みＴＥＯＳ膜２０ｃおよび周辺回路領域Ｐに位置する層間膜８を覆うようにフォトレジストパターン１２ｄが形成される。そのフォトレジストパターン１２ｄをマスクとして、メモリセル領域Ｍに位置する層間膜８および埋め込みＴＥＯＳ膜２０ａ、２０ｂに、たとえばバッファードフッ酸によりウエットエッチングが施される。
【００９８】
このとき、層間膜８と埋め込みＴＥＯＳ膜２０ａ、２０ｂとのエッチング特性が異なっていることで、埋め込みＴＥＯＳ膜２０ａ、２０ｂが除去された後にエッチングを止めると、層間膜８の一部が残された状態となる。これにより、ストレージノードとなる部分の下部部分が層間膜８によって埋め込まれた状態になる。
【００９９】
その後、フォトレジストパターン１２ｄが除去される。これにより、メモリセル領域Ｍでは、筒状のストレージノード１０ａ、１０ｂが形成される。
【０１００】
次に、前述した図６に示す工程と同様の処理を施すことにより、図２７に示すように、ストレージノード１０ａ、１０ｂ、キャパシタ誘電体膜１３およびセルプレート１４を含むキャパシタＣが形成される。
【０１０１】
次に、前述した図７に示す工程と同様の処理を施すことにより、図２８に示すように、キャパシタＣを覆う層間絶縁膜１５が形成されて、その層間絶縁膜１５等にセルプレート１４の表面を露出するコンタクトホール１５ａおよびビット線７ｂの表面を露出するコンタクトホール１５ｂがそれぞれ形成される。
【０１０２】
そのコンタクトホール１５ａ、１５ｂに所定のプラグ（図示せず）が形成され、そのプラグに電気的に接続される所定の配線（図示せず）が層間絶縁膜１５上に形成されて、ＤＲＡＭが完成する。
【０１０３】
上述したＤＲＡＭによれば次のような効果が得られる。まず、上述したＤＲＡＭでは、層間膜８とはエッチング特性が異なる埋め込みＴＥＯＳ膜２０ａ、２０ｂが開口部８ａ、８ｂ内に形成される。
【０１０４】
そのため、ウエットエッチングによってメモリセル領域Ｍに位置する層間膜８を除去する際に、埋め込みＴＥＯＳ膜２０ａ、２０ｂは除去された後にエッチングを止めると、層間膜８の一部が残された状態となる。すなわち、層間膜８としてシリコン窒化膜のようなエッチング特性の異なる付加的な膜を形成することなく層間膜８が残されることになる。
【０１０５】
これにより、ストレージノードとなる部分の下部部分が層間膜８によって埋め込まれた状態になって、キャパシタＣがシリコン酸化膜６上にて転倒するのを防止することができる。
【０１０６】
この他に、層間膜８の上面上に位置する粗面ポリシリコン膜１０がＣＭＰ処理によって除去されることで、ポリシリコンの粒が飛散することに伴って生じる電気的な短絡も抑制されてＤＲＡＭの歩留まり低下を抑制することができる。
【０１０７】
また、メモリセル領域Ｍと周辺回路領域Ｐとの間において層間絶縁膜１５の段差が生じることなく半導体基板の全面にわたって層間絶縁膜１５がほぼ平坦になって、その後の写真製版の精度が向上する。
【０１０８】
なお、上述した実施の形態２、３では、エッチング特性の異なる膜としてシリコン酸化膜１６、１８とシリコン窒化膜１７と組合せを例に挙げて説明したが、開口部８ａ、８ｂが形成される膜において途中の層にエッチングレートのより低い膜が形成された構造であれば、上記膜種に限られない。
【０１０９】
また、実施の形態４では、開口部８ａ、８ｂが形成される膜としてシリコン酸化膜８を例に挙げ、開口部８ａ、８ｂに埋め込まれる膜として埋め込みＴＥＯＳ膜を例に挙げて説明したが、開口部８ａ、８ｂに埋め込まれた膜をエッチングする際に、その膜が除去された後でも開口部８ａ、８ｂが形成される膜が残っているような膜であれば、上述した膜種に限られない。
【０１１０】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１１】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、研磨によって第１絶縁膜の上面上に位置する第１電極となる層が除去されることで、たとえば電子ビームによって除去する場合と比べてその第１電極となる層が飛散するのを防止することができる。また、第１素子形成領域の第１絶縁膜の一部を除去する際に、マスク材により第２素子形成領域に位置する第１絶縁膜が残されて、第２絶縁膜の第１素子形成領域における部分と第２素子形成領域における部分との段差が大幅に低減される。
【０１１２】
また、保護膜を形成する工程は、保護膜として第３絶縁膜を形成する工程を含み、保護膜を除去する工程は第１絶縁膜の少なくとも一部を除去する絶縁膜除去工程と同時に行なわれることが好ましく、この場合には、保護膜を除去する工程と絶縁膜除去工程が同時に行われて、保護膜を除去する工程を別途設ける必要がなくなる。
【０１１３】
さらに、第１絶縁膜を形成する工程は、第１の層を形成する工程と、その第１の層の上に第１の層とはエッチング特性の異なる第２の層を形成する工程と、第２の層の上に第２の層とはエッチング特性の異なる第３の層を形成する工程とを含んでいることが好ましく、この場合には、第１素子形成領域において蓄電素子の第１電極を形成するために第１絶縁膜を除去する際に、第３の層にエッチングが施された後に第２の層が露出した段階でエッチングが阻止されることになる。これにより、蓄電素子の下部部分が第１絶縁膜に埋め込まれた状態になって、蓄電素子（第１電極）が転倒するのを防止することができる。
【０１１４】
また、第２の層が形成された後第３の層が形成される前に、第２素子形成領域において、コンタクトホールが形成される領域に位置する第２の層の部分を除去する工程を備えていることが好ましく、この場合には、第２素子形成領域にコンタクトホールを形成する際に、あらかじめ第３の層および第１の層とはエッチング特性の異なる第２の層の部分が除去されていることで、エッチングが容易に行なわれることになる。
【０１１５】
さらに、第３絶縁膜を形成する工程では、第１絶縁膜とはエッチング特性の異なる膜が形成されることが好ましく、この場合には、第１絶縁膜と第３絶縁膜のエッチング特性が互いに異なることで、第３絶縁膜が除去された段階でエッチングを止めることで、第１素子形成領域では第１絶縁膜が残された状態になる。これにより、蓄電素子の下部部分が第１絶縁膜に埋め込まれた状態になって、蓄電素子（第１電極）が転倒するのを防止することができる。
【０１１６】
また、第１電極となる層を形成する工程は、所定の粗面化処理を施して表面に凹凸を形成する工程を含むことが好ましく、この場合には、第１電極となる層に凹凸が形成された状態で第１絶縁膜の上面上に位置する第１電極となる層の部分が除去されることになる。このとき、この除去を研磨によって行なうことで、第１電極となる層の粒が飛散するのを効果的に防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】同実施の形態において、図１に示す工程の後に行なわれる工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行なわれる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行なわれる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程における一平面図である。
【図６】同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行なわれる工程を示す断面図である。
【図８】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行なわれる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行なわれる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。
【図１６】本発明の実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行なわれる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行なわれる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行なわれる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行なわれる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行なわれる工程を示す断面図である。
【図２３】本発明の実施の形態４に係る半導体装置の製造方法の一工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行なわれる工程を示す断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行なわれる工程を示す断面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行なわれる工程を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行なわれる工程を示す断面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行なわれる工程を示す断面図である。
【図２９】従来の半導体装置の製造方法の一工程を示す断面図である。
【図３０】図２９に示す工程の後に行なわれる工程を示す断面図である。
【図３１】図３０に示す工程の後に行なわれる工程を示す断面図である。
【図３２】図３１に示す工程の後に行なわれる工程を示す断面図である。
【図３３】図３２に示す工程の後に行なわれる工程を示す断面図である。
【図３４】図３３に示す工程の後に行なわれる工程を示す断面図である。
【符号の説明】
２ 半導体基板、３ａ、３ｂ ポリシリコン膜、４、６、１６、１８ シリコン酸化膜、５ａ、５ｂ ストレージノードコンタクトホール、７ａ、７ｂ ビット線、８ 層間膜、８ａ、８ｂ 開口部、８ｃ 溝部、１０ 粗面ポリシリコン膜、１０ａ、１０ｂ ストレージノード、１１ａ、１１ｂ、１１ｃ、２０ａ、２０ｂ、２０ｃ 埋め込みＴＥＯＳ膜、１２ａ〜１２ｄ フォトレジストパターン、１３ キャパシタ誘電体膜、１４ セルプレート、１５ 層間絶縁膜、１５ａ、１５ｂ コンタクトホール、１７ シリコン窒化膜、１７ａ 開口部、１９ａ、１９ｂ、１９ｃ 埋め込みフォトレジスト。
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に、キャパシタを備えた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体メモリデバイスの一つにダイナミック・ランダム・アクセス・メモリ（以下「ＤＲＡＭ」と記す。）がある。半導体メモリデバイスの微細化に伴って、ＤＲＡＭでは、情報としての電荷が蓄積されるキャパシタの容量を確保するために円筒型のキャパシタが採用されている。
【０００３】
そのような円筒型のキャパシタを備えたＤＲＡＭの製造方法の一例について説明する。まず、図２９に示すように、半導体基板１０２はメモリセル領域Ｍと周辺回路領域Ｐとに区画される。メモリセル領域Ｍにはメモリセルが形成され、周辺回路領域Ｐにはメモリセルを制御するための回路が形成されることになる。
【０００４】
メモリセル領域Ｍの半導体基板１０２の領域には、所定のメモリセルトランジスタ（図示せず）が形成される。そのメモリセルトランジスタを覆うように、半導体基板１０２上にシリコン酸化膜１０４が形成される。
【０００５】
そのシリコン酸化膜１０４上に、所定のビット線１０７ａ、１０７ｂが形成される。そのビット線１０７ａ、１０７ｂを覆うように、シリコン酸化膜１０４上にさらにシリコン酸化膜１０６が形成される。
【０００６】
次に、そのシリコン酸化膜１０４、１０６に所定のストレージノードコンタクトホール１０５ａ、１０５ｂが形成される。そのストレージノードコンタクトホール１０５ａ、１０５ｂ内に、たとえばポリシリコン膜のプラグ１０３ａ、１０３ｂがそれぞれ形成される。
【０００７】
その後、シリコン酸化膜１０６上に層間膜１０８が形成される。その層間膜１０８に、プラグ１０３ａ、１０３ｂを露出する開口部１０８ａ、１０８ｂがそれぞれ形成される。この開口部１０８ａ、１０８ｂ内にキャパシタが形成されることになる。
【０００８】
次に、図３０に示すように、開口部１０８ａ、１０８ｂ内を含む層間膜１０８上に所定の粗面ポリシリコン膜１１０が形成される。次に、図３１に示すように、開口部１０８ａ、１０８ｂ内を埋めるように、粗面ポリシリコン膜１１０上にフォトレジスト１１９ａ、１１９ｂが形成される。
【０００９】
そのフォトレジスト１１９ａ、１１９ｂをマスクとして露出している粗面ポリシリコン膜１１０の全面に、たとえば電子ビーム（ＥＢ）等によりエッチングが施されて、層間膜１０８の上面上に位置する粗面ポリシリコン膜１１０が除去される。
【００１０】
その後、フォトレジスト１１９ａ、１１９ｂが除去される。さらに、図３２に示すように、たとえばウエットエッチング法により層間膜１０８が除去されて、円筒状のストレージノード１１０ａ、１１０ｂがそれぞれ形成される。
【００１１】
次に、図３３に示すように、ストレージノード１１０ａ、１１０ｂを覆うようにキャパシタ誘電体膜１１３が形成される。そのキャパシタ誘電体膜１１３上に、たとえばポリシリコン膜からなるセルプレート１１４が形成される。ストレージノード１１０ａ、１１０ｂ、キャパシタ誘電体膜１１３およびセルプレート１１４によりキャパシタＣが構成される。
【００１２】
次に、図３４に示すように、そのキャパシタＣを覆うように、シリコン酸化膜１０６上に層間絶縁膜１１５が形成される。その層間絶縁膜１１５に、セルプレート１１４を露出するコンタクトホール１１５ａが形成されるとともに、ビット線１０７ｂを露出するコンタクトホール１１５ｂが形成される。
【００１３】
そのコンタクトホール１１５ａ、１１５ｂ内に所定のプラグ（図示せず）が形成される。層間絶縁膜１１５上にそのプラグに電気的に接続される所定の配線（図示せず）が形成される。このようにして、ＤＲＡＭが完成する。
【００１４】
【特許文献１】
特開２０００―１９６０３８号公報（第４〜第９頁、図１〜図９）
【００１５】
【特許文献２】
特開平１１−１７１４４号公報（第４〜第１３頁、図１〜図５０）
【００１６】
【発明が解決しようとする課題】
しかしながら、従来のＤＲＡＭでは次のような問題点があった。上述したように、従来のＤＲＡＭでは、図３２に示すように、キャパシタＣのストレージノード１０３ａ、１０３ｂが形成される際には、ウエットエッチングにより層間膜１０８が除去される。このとき、周辺回路領域Ｐに位置する層間膜１０８も除去されることになる。
【００１７】
その後、図３４に示すように、メモリセル領域ＭではキャパシタＣが形成されて、周辺回路領域Ｐに位置する層間膜１０８が除去された状態で層間絶縁膜１１５が形成される。
【００１８】
このとき、層間絶縁膜１１５がキャパシタＣを覆うことによって、メモリセル領域Ｍと周辺回路領域Ｐとの間には比較的大きな段差が生じることになる。層間絶縁膜１１５にこのような段差が生じることによって、たとえばコンタクトホール１１５ａ、１１５ｂを形成する際の写真製版の精度が悪化して、開口形状の制御が困難になることがあった。
【００１９】
また、ＤＲＡＭの微細化とともにキャパシタＣの容量を確保するために、キャパシタＣの高さをより高くすることが要求される。キャパシタＣの高さが高くなると、図３２に示す工程以降においてストレージノード１１０ａ、１１０ｂを含むキャパシタＣがシリコン酸化膜１０６上にて転倒しやすくなる。
【００２０】
キャパシタＣが転倒すると、メモリセル間（ビット間）の電気的な短絡が誘発されて、製品歩留りが低下するという問題があった。
【００２１】
さらに、層間膜１０８の上面上に位置する粗面ポリシリコン膜１１０を除去する際に、開口部１０８ａ、１０８ｂ内に位置する粗面ポリシリコン膜１１０を保護するために、図３１に示すように、開口部１０８ａ、１０８ｂ内を埋めるようにフォトレジスト１１９ａ、１１９ｂが形成される。
【００２２】
ところが、この方法では、層間膜１０８の除去に加えて開口部１０８ａ、１０８ｂ内に埋め込まれたフォトレジスト１１９ａ、１１９ｂを除去するための付加的な工程が必要になるという問題があった。また、粗面ポリシリコン膜を除去する際に、粗面ポリシリコンの粒が飛散するという問題があった。
【００２３】
本発明は上記問題点を解決するためになされたものであり、その目的は、上述した蓄電素子を備えた半導体装置における段差や転倒等の問題点を解決する半導体装置の製造方法を提供することである。
【００２４】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は以下の工程を備えている。半導体基板の主表面に第１素子形成領域および第２素子形成領域をそれぞれ形成する。第１素子形成領域および前記第２素子形成領域に第１絶縁膜を形成する。第１素子形成領域に位置する第１絶縁膜の部分に蓄電素子を形成するための所定の開口部を形成するとともに、第１素子形成領域を連続して取囲むリング状溝部を形成する。開口部内を含む第１絶縁膜上に、蓄電素子の第１電極となる層を形成する。開口部内に位置する第１電極となる層を保護するための保護膜を開口部内に形成する。第１絶縁膜の上面上に位置する第１電極となる層を除去して開口部内に第１電極を形成する。第１素子形成領域に位置する第１絶縁膜の部分および保護膜を露出し、リング状溝部および第２素子形成領域に位置する第１絶縁膜の部分を覆うマスク材を形成して、第１絶縁膜の少なくとも一部を除去する。保護膜を除去する。保護膜が除去された第１電極上に誘電体膜を介在させて第２電極を形成して蓄電素子を形成する。蓄電素子を覆うように半導体基板上に第２絶縁膜を形成する。第１電極を形成する工程は研磨によって行なわれる。
【００２５】
この方法によれば、研磨によって第１絶縁膜の上面上に位置する第１電極となる層が除去されることで、たとえば電子ビームによって除去する場合と比べてその第１電極となる層が飛散するのを防止することができる。また、第１素子形成領域の第１絶縁膜の一部を除去する際に、マスク材により第２素子形成領域に位置する第１絶縁膜が残されて、第２絶縁膜の第１素子形成領域における部分と第２素子形成領域における部分との段差が大幅に低減される。
【００２６】
また、保護膜を形成する工程は、保護膜として第３絶縁膜を形成する工程を含み、保護膜を除去する工程は第１絶縁膜の少なくとも一部を除去する絶縁膜除去工程と同時に行なわれることが好ましい。
【００２７】
まず、第３絶縁膜を形成するには、リング状溝部内に加えて第１電極となる層も覆うように第３絶縁膜が形成されて第１絶縁膜の上面上に位置する第３絶縁膜と第１電極となる層に研磨が施されることになる。その後、第１素子形成領域に位置する第１絶縁膜の一部を除去する際には、第１電極を覆うように形成された第３絶縁膜も同時に除去されて、保護膜を除去するための工程を別途設ける必要がなくなる。
【００２８】
さらに、第１絶縁膜を形成する工程は、第１の層を形成する工程と、その第１の層の上に第１の層とはエッチング特性の異なる第２の層を形成する工程と、第２の層の上に第２の層とはエッチング特性の異なる第３の層を形成する工程とを含んでいることが好ましい。
【００２９】
この場合には、第１素子形成領域において蓄電素子の第１電極を形成するために第１絶縁膜を除去する際に、第３の層にエッチングが施された後に第２の層が露出した段階でエッチングが阻止されることになる。これにより、蓄電素子の下部部分が第１絶縁膜に埋め込まれた状態になって、蓄電素子（第１電極）が転倒するのを防止することができる。
【００３０】
また、第２の層が形成された後第３の層が形成される前に、第２素子形成領域において、コンタクトホールが形成される領域に位置する第２の層の部分を除去する工程を備えていることが好ましい。
【００３１】
この場合には、第２素子形成領域にコンタクトホールを形成する際に、あらかじめ第３の層および第１の層とはエッチング特性の異なる第２の層の部分が除去されていることで、エッチングが容易に行なわれることになる。
【００３２】
さらに、第３絶縁膜を形成する工程では、第１絶縁膜とはエッチング特性の異なる膜が形成されることが好ましい。
【００３３】
まず、第３絶縁膜を形成するには、リング状溝部内に加えて筒状の蓄電素子の第１電極となる層も覆うように第３絶縁膜が形成されて第１絶縁膜の上面上に位置する第３絶縁膜と第１電極となる層に研磨が施されることになる。その後、蓄電素子の第１電極を覆うように形成された第３絶縁膜を除去する際には、リング状溝部内に第３絶縁膜を残した状態で蓄電素子の第１電極の周囲に位置する第１絶縁膜についても同時にエッチングが施されることになる。このとき、第１絶縁膜と第３絶縁膜のエッチング特性が互いに異なることで、第３絶縁膜が除去された段階でエッチングを止めることで、第１素子形成領域では第１絶縁膜が残された状態になる。これにより、蓄電素子の下部部分が第１絶縁膜に埋め込まれた状態になって、蓄電素子（第１電極）が転倒するのを防止することができる。
【００３４】
また、第１電極となる層を形成する工程は、所定の粗面化処理を施して表面に凹凸を形成する工程を含むことが好ましい。
【００３５】
この場合には、第１電極となる層に凹凸が形成された状態で第１絶縁膜の上面上に位置する第１電極となる層の部分が除去されることになる。このとき、この除去を研磨によって行なうことで、第１電極となる層の粒が飛散するのを効果的に防止することができる。
【００３６】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１に係る半導体装置の製造方法として円筒型のキャパシタを備えたＤＲＡＭの製造方法について説明する。まず、図１に示すように、半導体基板２はメモリセル領域Ｍと周辺回路領域Ｐとに区画される。メモリセル領域Ｍにはメモリセルが形成され、周辺回路領域Ｐにはメモリセルを制御するための回路が形成されることになる。
【００３７】
メモリセル領域Ｍの半導体基板２の領域には、所定のメモリセルトランジスタ（図示せず）が形成される。そのメモリセルトランジスタを覆うように、半導体基板２上に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン酸化膜４が形成される。
【００３８】
そのシリコン酸化膜４上に、所定のビット線７ａ、７ｂがそれぞれ形成される。そのビット線７ａ、７ｂを覆うように、シリコン酸化膜４上に、たとえばＣＶＤ法によりシリコン酸化膜６がさらに形成される。そのシリコン酸化膜６、４にストレージノードコンタクトホール５ａ、５ｂが形成される。
【００３９】
そのストレージノードコンタクトホール５ａ、５ｂに、ポリシリコン膜からなるプラグ３ａ、３ｂがそれぞれ形成される。プラグ３ａ、３ｂはメモリセルトランジスタ（図示せず）と電気的に接続されることになる。
【００４０】
次に、シリコン酸化膜６上に、たとえばＣＶＤ法により膜厚約１７００ｎｍのＢＰＴＥＯＳ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜からなる層間膜８が形成される。その層間膜８上に所定のフォトレジストパターン（図示せず）が形成される。
【００４１】
そのフォトレジストパターンをマスクとして、たとえばＣ５Ｆ８、Ｏ２、Ａｒ等を含むガスを用いて層間膜８に異方性エッチングを施すことにより、所定の開口部８ａ、８ｂおよび溝部８ｃがそれぞれ形成される。開口部８ａ、８ｂにはプラグ３ａ、３ｂの表面が露出し、キャパシタが形成されることになる。溝部８ｃはメモリセル領域Ｍを連続的に取囲むように形成される。
【００４２】
次に、開口部８ａ、８ｂ内および溝部８ｃ内を含む層間膜８上に、たとえばＣＶＤ法により膜厚約４０ｎｍのドープトポリシリコン膜（図示せず）が形成される。そのドープトポリシリコン膜に所定の粗面化処理を施すことにより、図２に示すように、粗面ポリシリコン膜１０が形成される。
【００４３】
その後、開口部８ａ、８ｂおよび溝部８ｃを埋めるように、たとえばＣＶＤ法によりＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜（図示せず）が形成される。そのＴＥＯＳ膜にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を施すことにより、図３に示すように、層間膜８の上面上に位置するＴＥＯＳ膜および粗面ポリシリコン膜が除去されて、開口部８ａ、８ｂ内に埋め込みＴＥＯＳ膜１１ａ、１１ｂが形成される。また、溝部８ｃ内に埋め込みＴＥＯＳ膜１１ｃが形成される。
【００４４】
このようにＣＭＰ処理が施されることで、溝部８ｃの開口端、埋め込みＴＥＯＳ膜１１ｃの上面および層間膜８の上面が、ほぼ同一平面上に位置することになる。
【００４５】
次に、図４に示すように、埋め込みＴＥＯＳ膜１１ｃおよび周辺回路領域Ｐに位置する層間膜８を覆うようにフォトレジストパターン１２ａが形成される。そのフォトレジストパターン１２ａをマスクとして、たとえばバッファードフッ酸によるウエットエッチングを施すことにより、メモリセル領域Ｍに位置する層間膜８および埋め込みＴＥＯＳ膜１１ａ、１１ｂが除去される。これにより、メモリセル領域Ｍでは円筒状（筒状）のストレージノード１０ａ、１０ｂが形成される。
【００４６】
その後、フォトレジストパターン１２ａが除去される。このフォトレジストパターン１２ａが除去された状態における平面構造を図５に示す。図４および図５に示すように、メモリセル領域Ｍでは筒状のストレージノード１０ａ、１０ｂが露出している。周辺回路領域Ｐは層間膜８によって覆われている。
【００４７】
次に、露出したストレージノード１０ａ、１０ｂを覆うようにキャパシタ誘電体膜となる所定の誘電体膜（図示せず）が形成される。その誘電体膜上に、セルプレートとなるたとえばポリシリコン膜（図示せず）が形成される。そのポリシリコン膜上に所定のフォトレジストパターン（図示せず）が形成される。
【００４８】
そのフォトレジストパターンをマスクとして、ポリシリコン膜および誘電体膜に異方性エッチングを施すことにより、図６に示すように、キャパシタ誘電体膜１３およびセルプレート１４が形成される。
【００４９】
ストレージノード１０ａ、１０ｂ、キャパシタ誘電体膜１３およびセルプレート１４によってキャパシタＣが構成される。次に、図７に示すように、キャパシタＣを覆うように、層間膜８上にたとえばＣＶＤ法によりＴＥＯＳ膜からなる層間絶縁膜１５が形成される。その後、その層間絶縁膜１５上に所定のフォトレジストパターン（図示せず）が形成される。
【００５０】
そのフォトレジストパターンをマスクとして層間絶縁膜１５および層間膜８に異方性エッチングを施すことにより、セルプレート１４の表面を露出するコンタクトホール１５ａとビット線７ｂの表面を露出するコンタクトホール１５ｂがそれぞれ形成される。
【００５１】
その後、各コンタクトホール１５ａ、１５ｂ内に所定のプラグ（図示せず）が形成される。次に、そのプラグに電気的に接続される所定の配線（図示せず）が層間絶縁膜１５上に形成される。以上のようにしてＤＲＡＭが完成する。
【００５２】
上述したＤＲＡＭでは、層間膜８の上面上に位置する粗面ポリシリコン膜１０を除去する際に開口部８ａ、８ｂを埋め込むようにＴＥＯＳ膜が形成され、その後、図３に示すように、そのＴＥＯＳ膜にＣＭＰ処理が施されてＴＥＯＳ膜１９ａ、１９ｂが形成される。
【００５３】
この開口部内８ａ、８ｂに残された埋め込みＴＥＯＳ膜１９ａ、１９ｂは、図４に示すように、ウエットエッチングによってメモリセル領域Ｍに位置する層間膜８と同時に除去されて、円筒状のストレージノード１０ａ、１０ｂが形成されることになる。
【００５４】
これにより、従来の開口部１０８ａ、１０８ｂ内に埋め込みフォトレジスト１１９ａ、１１９ｂが残された場合と比べると、メモリセル領域Ｍに位置する層間膜１０８の除去とは別に、そのような埋め込みフォトレジスト１９ａ、１９ｂを除去するための工程を設けることなくストレージノード１０ａ、１０ｂを形成することができる。
【００５５】
また、層間膜８の上面上に位置する粗面ポリシリコン膜１０がＣＭＰ処理によって除去されることで、従来のように電子ビームを用いたドライエッチングによる除去と比べて、粗面ポリシリコン膜１１０のポリシリコンの粒が飛散することが抑制される。
【００５６】
これにより、ポリシリコンの粒が飛散することに伴って生じる電気的な短絡が抑制されてＤＲＡＭの歩留まり低下を抑制することができる。
【００５７】
このように、ＣＭＰ処理によって層間膜８の上面上に位置する粗面ポリシリコン膜１０が除去されることで、溝部８ｃの開口端、埋め込みＴＥＯＳ膜１１ｃの上面および層間膜８の上面が、ほぼ同一平面上に位置することになる。
【００５８】
さらに、ストレージノード１０ａ、１０ｂを形成する際に、周辺回路領域Ｐに位置する層間膜８は、フォトレジストパターン１２ａによって覆われていて除去されることはない。そして、図７に示すように、メモリセル領域ＭではキャパシタＣが形成され、周辺回路領域Ｐでは層間膜８が残された状態で層間絶縁膜１５が形成されることになる。
【００５９】
このとき、キャパシタＣの上端と層間絶縁膜１５の上面とがほぼ同じ高さに位置することで、従来のＤＲＡＭのようにメモリセル領域Ｍと周辺回路領域Ｐとの間に段差が生じることはなく、層間絶縁膜１５は半導体基板の全面にわたってほぼ平坦になる。
【００６０】
これにより、コンタクトホール１５ａ、１５ｂ等を形成する際の写真製版の精度が確保されて、より寸法精度の高いコンタクトホール１５ａ、１５ｂ等を形成することができる。また、同様に、層間絶縁膜１５上に所定の配線を形成する際の写真製版の精度も確保されて、寸法精度の高い配線を形成することができる。
【００６１】
実施の形態２
本発明の実施の形態２に係る円筒型のキャパシタを備えたＤＲＡＭの製造方法について説明する。まず、前述した図１に示す工程においてシリコン酸化膜６が形成された後に、図８に示すように、たとえばＣＶＤ法によりシリコン酸化膜１６が形成される。
【００６２】
そのシリコン酸化膜１６上に、シリコン酸化膜とはエッチング特性の異なるシリコン窒化膜１７が形成される。そのシリコン窒化膜１７に所定の写真製版およびエッチングを施すことにより、周辺回路領域Ｐにおいてシリコン酸化膜１６の表面を露出する開口部１７ａが形成される。
【００６３】
次に、図９に示すように、シリコン窒化膜１７上にたとえばＣＶＤ法によりシリコン酸化膜１８が形成される。そのシリコン酸化膜１８上に所定のフォトレジストパターン（図示せず）が形成される。
【００６４】
そのフォトレジストパターンをマスクとしてシリコン酸化膜１８、１６およびシリコン窒化膜１７に異方性エッチングを施すことにより、図１０に示すように、プラグ３ａ、３ｂの表面を露出する開口部８ａ、８ｂが形成される。また、メモリセル領域Ｍを取囲むように溝部８ｃが形成される。
【００６５】
次に、前述した図２に示す工程と同様の処理を施すことにより、図１１に示すように、開口部８ａ、８ｂ内および溝部８ｃ内を含むシリコン酸化膜１８上に粗面ポリシリコン膜１０が形成される。
【００６６】
その後、開口部８ａ、８ｂおよび溝部８ｃ内に埋め込みフォトレジスト１９ａ、１９ｂ、１９ｃがそれぞれ形成される。その後、図１２に示すように、ＣＭＰ処理を施すことによりシリコン酸化膜１８の上面上に位置する粗面ポリシリコン膜１０が除去される。
【００６７】
次に、図１３に示すように、埋め込みフォトレジスト１９ｃおよび周辺回路領域Ｐに位置するシリコン酸化膜１８を覆うようにフォトレジストパターン１２ｂが形成される。
【００６８】
そのフォトレジストパターン１２ｂをマスクとして、たとえばバッファードフッ酸によるウエットエッチングを施すことにより、メモリセル領域Ｍに位置するシリコン酸化膜１８が除去される。
【００６９】
このとき、シリコン酸化膜１８が除去されてシリコン窒化膜１７が露出すると、そこでエッチングは阻止されることになる。そのため、ストレージノードとなる部分の側部のほぼ下半分の部分がシリコン酸化膜に１６によって埋め込まれた状態になる。
【００７０】
その後、フォトレジストパターン１２ｂおよび埋め込みフォトレジスト１９ａ、１９ｂが除去される。これにより、メモリセル領域Ｍでは円筒状のストレージノード１０ａ、１０ｂが形成される。
【００７１】
次に、前述した図６に示す工程と同様の処理を施すことにより、図１４に示すように、ストレージノード１０ａ、１０ｂ、キャパシタ誘電体膜１３およびセルプレート１４を含むキャパシタＣが形成される。
【００７２】
次に、前述した図７に示す工程と同様の処理を施すことにより、図１５に示すように、キャパシタＣを覆う層間絶縁膜１５が形成されて、その層間絶縁膜１５等にセルプレート１４の表面を露出するコンタクトホール１５ａおよびビット線７ｂの表面を露出するコンタクトホール１５ｂがそれぞれ形成される。
【００７３】
そのコンタクトホール１５ａ、１５ｂに所定のプラグ（図示せず）が形成され、そのプラグに電気的に接続される所定の配線（図示せず）が層間絶縁膜１５上に形成されて、ＤＲＡＭが完成する。
【００７４】
上述したＤＲＡＭによれば次のような効果が得られる。上述したＤＲＡＭでは、まず、シリコン酸化膜１６とシリコン酸化膜１８との間にシリコン酸化膜とはエッチング特性の異なるシリコン窒化膜１７が形成される。
【００７５】
そのため、ウエットエッチングによってメモリセル領域Ｍに位置するシリコン酸化膜１８を除去する際に、シリコン窒化膜１７が露出した時点でウエットエッチングが阻止されることになる。
【００７６】
これにより、キャパシタ（ストレージノード）Ｃの側部のほぼ下半分の部分がシリコン酸化膜に１６によって埋め込まれた状態になる。その結果、キャパシタＣがシリコン酸化膜６上にて転倒するのを防止することができ、キャパシタＣが転倒することによって生じるメモリセル間（ビット間）の電気的な短絡が抑制されて、製品歩留りの低下を防ぐことができる。
【００７７】
また、図８に示すように、周辺回路領域Ｐに位置するシリコン窒化膜７においては、コンタクホール１５ｂ等が形成される部分があらかじめ除去される。これにより、コンタクトホール１５ｂ等を形成する際にシリコン酸化膜１６、１８とはエッチング特性の異なるシリコン窒化膜７にエッチングを施す必要がなくなってエッチングが容易になり、加工の制御が容易になる。
【００７８】
この他に、前述したＤＲＡＭの場合と同様に、層間膜８の上面上に位置する粗面ポリシリコン膜１０がＣＭＰ処理によって除去されることで、ポリシリコンの粒が飛散することに伴って生じる電気的な短絡が抑制されてＤＲＡＭの歩留まり低下を抑制することができる。
【００７９】
また、メモリセル領域Ｍと周辺回路領域Ｐとの間に段差が生じることなく半導体基板の全面にわたって層間絶縁膜１５がほぼ平坦になって、その後の写真製版の精度が向上する。
【００８０】
実施の形態３
本発明の実施の形態３に係る円筒型のキャパシタを備えたＤＲＡＭの製造方法について説明する。まず、前述した図１に示す工程においてシリコン酸化膜６が形成された後に、図１６に示すように、たとえばＣＶＤ法によりシリコン酸化膜１６が形成される。
【００８１】
そのシリコン酸化膜１６上に、シリコン酸化膜とはエッチング特性の異なるシリコン窒化膜１７が形成される。シリコン窒化膜１７上にたとえばＣＶＤ法によりシリコン酸化膜１８が形成される。そのシリコン酸化膜１８上に所定のフォトレジストパターン（図示せず）が形成される。
【００８２】
そのフォトレジストパターンをマスクとしてシリコン酸化膜１８、１６およびシリコン窒化膜１７に異方性エッチングを施すことにより、図１７に示すように、プラグ３ａ、３ｂの表面を露出する開口部８ａ、８ｂが形成される。また、メモリセル領域Ｍを取囲む溝部８ｃが形成される。
【００８３】
次に、前述した図２に示す工程と同様の処理を施すことにより、図１８に示すように、開口部８ａ、８ｂ内および溝部８ｃ内を含むシリコン酸化膜１８上に粗面ポリシリコン膜１０が形成される。
【００８４】
次に、開口部８ａ、８ｂ内および溝部８ｃ内を含むシリコン酸化膜１８上にＴＥＯＳ膜（図示せず）が形成される。そのＴＥＯＳ膜にＣＭＰ処理を施すことによりシリコン酸化膜１８の上面上に位置するＴＥＯＳ膜および粗面ポリシリコン膜が除去されて、図１９に示すように、開口部８ａ、８ｂ内および溝部８ｃ内に埋め込みＴＥＯＳ膜１１ａ、１１ｂ、１１ｃがそれぞれ形成される。
【００８５】
次に、図２０に示すように、埋め込みＴＥＯＳ膜１１ｃおよび周辺回路領域Ｐに位置するシリコン酸化膜１８を覆うようにフォトレジストパターン１２ｃが形成される。
【００８６】
そのフォトレジストパターン１２ｃをマスクとして、たとえばバッファードフッ酸によるウエットエッチングを施すことにより、メモリセル領域Ｍに位置するシリコン酸化膜１８および埋め込みＴＥＯＳ膜１１ａ、１１ｂが除去される。その後、フォトレジストパターン１２ｃが除去される。これにより、筒状のストレージノード１０ａ、１０ｂがそれぞれ形成される。
【００８７】
次に、前述した図６に示す工程と同様の処理を施すことにより、図２１に示すように、ストレージノード１０ａ、１０ｂ、キャパシタ誘電体膜１３およびセルプレート１４を含むキャパシタＣが形成される。
【００８８】
次に、前述した図７に示す工程と同様の処理を施すことにより、図２２に示すように、層間絶縁膜１５が形成されて、その層間絶縁膜１５等にセルプレート１４の表面を露出するコンタクトホール１５ａおよびビット線７ｂの表面を露出するコンタクトホール１５ｂがそれぞれ形成される。
【００８９】
そのコンタクトホール１５ａ、１５ｂに所定のプラグ（図示せず）が形成され、そのプラグに電気的に接続される所定の配線（図示せず）が層間絶縁膜１５上に形成されて、ＤＲＡＭが完成する。
【００９０】
上述したＤＲＡＭによれば、前述した２つの半導体装置についてそれぞれ得られた効果が得られる。すなわち、上述したＤＲＡＭでは、シリコン酸化膜１６とシリコン酸化膜１８との間にシリコン酸化膜とはエッチング特性の異なるシリコン窒化膜１７が形成されることで、シリコン酸化膜１８を除去する際にシリコン窒化膜１７が露出した時点でウエットエッチングが阻止されて、キャパシタ（ストレージノード）Ｃの側部のほぼ下半分の部分がシリコン酸化膜に１６によって埋め込まれた状態になる。その結果、キャパタＣがシリコン酸化膜６上にて転倒するのを防止することができる。
【００９１】
また、層間膜８の上面上に位置する粗面ポリシリコン膜１０を除去する際に開口部８ａ、８ｂを埋め込むようにＴＥＯＳ膜が形成されることで、従来の開口部１０８ａ、１０８ｂ内に埋め込みフォトレジスト１１９ａ、１１９ｂが残された場合と比べると、メモリセル領域Ｍに位置する層間膜１０８の除去とは別に、そのような埋め込みフォトレジスト１９ａ、１９ｂを除去するための工程を設けることなくストレージノード１０ａ、１０ｂを形成することができる。
【００９２】
この他に、層間膜８の上面上に位置する粗面ポリシリコン膜１０がＣＭＰ処理によって除去されることで、ポリシリコンの粒が飛散することに伴って生じる電気的な短絡も抑制されてＤＲＡＭの歩留まり低下を抑制することができる。
【００９３】
また、メモリセル領域Ｍと周辺回路領域Ｐとの間において層間絶縁膜１５に段差が生じることなく半導体基板の全面にわたって層間絶縁膜１５がほぼ平坦になって、その後の写真製版の精度が向上する。
【００９４】
実施の形態４
本発明の実施の形態４に係る円筒型のキャパシタを備えたＤＲＡＭの製造方法について説明する。まず、図２３に示す工程までは前述した図１に示す工程までと同様である。
【００９５】
次に、前述した図２に示す工程と同様の処理を施すことにより、図２４に示すように、開口部８ａ、８ｂ内および溝部８ｃ内を含むシリコン酸化膜８上に粗面ポリシリコン膜１０が形成される。
【００９６】
次に、開口部８ａ、８ｂ内および溝部８ｃ内を含むシリコン酸化膜８上に層間膜８とはエッチング特性の異なるＴＥＯＳ膜（図示せず）が形成される。そのＴＥＯＳ膜にＣＭＰ処理を施すことにより、層間膜８の上面上に位置するＴＥＯＳ膜および粗面ポリシリコン膜１０が除去されて、図２５に示すように、開口部８ａ、８ｂ内に埋め込みＴＥＯＳ膜２０ａ、２０ｂが形成される。また、溝部８ｃ内に埋め込みＴＥＯＳ膜２０ｃが形成される。
【００９７】
次に、図２６に示すように、埋め込みＴＥＯＳ膜２０ｃおよび周辺回路領域Ｐに位置する層間膜８を覆うようにフォトレジストパターン１２ｄが形成される。そのフォトレジストパターン１２ｄをマスクとして、メモリセル領域Ｍに位置する層間膜８および埋め込みＴＥＯＳ膜２０ａ、２０ｂに、たとえばバッファードフッ酸によりウエットエッチングが施される。
【００９８】
このとき、層間膜８と埋め込みＴＥＯＳ膜２０ａ、２０ｂとのエッチング特性が異なっていることで、埋め込みＴＥＯＳ膜２０ａ、２０ｂが除去された後にエッチングを止めると、層間膜８の一部が残された状態となる。これにより、ストレージノードとなる部分の下部部分が層間膜８によって埋め込まれた状態になる。
【００９９】
その後、フォトレジストパターン１２ｄが除去される。これにより、メモリセル領域Ｍでは、筒状のストレージノード１０ａ、１０ｂが形成される。
【０１００】
次に、前述した図６に示す工程と同様の処理を施すことにより、図２７に示すように、ストレージノード１０ａ、１０ｂ、キャパシタ誘電体膜１３およびセルプレート１４を含むキャパシタＣが形成される。
【０１０１】
次に、前述した図７に示す工程と同様の処理を施すことにより、図２８に示すように、キャパシタＣを覆う層間絶縁膜１５が形成されて、その層間絶縁膜１５等にセルプレート１４の表面を露出するコンタクトホール１５ａおよびビット線７ｂの表面を露出するコンタクトホール１５ｂがそれぞれ形成される。
【０１０２】
そのコンタクトホール１５ａ、１５ｂに所定のプラグ（図示せず）が形成され、そのプラグに電気的に接続される所定の配線（図示せず）が層間絶縁膜１５上に形成されて、ＤＲＡＭが完成する。
【０１０３】
上述したＤＲＡＭによれば次のような効果が得られる。まず、上述したＤＲＡＭでは、層間膜８とはエッチング特性が異なる埋め込みＴＥＯＳ膜２０ａ、２０ｂが開口部８ａ、８ｂ内に形成される。
【０１０４】
そのため、ウエットエッチングによってメモリセル領域Ｍに位置する層間膜８を除去する際に、埋め込みＴＥＯＳ膜２０ａ、２０ｂは除去された後にエッチングを止めると、層間膜８の一部が残された状態となる。すなわち、層間膜８としてシリコン窒化膜のようなエッチング特性の異なる付加的な膜を形成することなく層間膜８が残されることになる。
【０１０５】
これにより、ストレージノードとなる部分の下部部分が層間膜８によって埋め込まれた状態になって、キャパシタＣがシリコン酸化膜６上にて転倒するのを防止することができる。
【０１０６】
この他に、層間膜８の上面上に位置する粗面ポリシリコン膜１０がＣＭＰ処理によって除去されることで、ポリシリコンの粒が飛散することに伴って生じる電気的な短絡も抑制されてＤＲＡＭの歩留まり低下を抑制することができる。
【０１０７】
また、メモリセル領域Ｍと周辺回路領域Ｐとの間において層間絶縁膜１５の段差が生じることなく半導体基板の全面にわたって層間絶縁膜１５がほぼ平坦になって、その後の写真製版の精度が向上する。
【０１０８】
なお、上述した実施の形態２、３では、エッチング特性の異なる膜としてシリコン酸化膜１６、１８とシリコン窒化膜１７と組合せを例に挙げて説明したが、開口部８ａ、８ｂが形成される膜において途中の層にエッチングレートのより低い膜が形成された構造であれば、上記膜種に限られない。
【０１０９】
また、実施の形態４では、開口部８ａ、８ｂが形成される膜としてシリコン酸化膜８を例に挙げ、開口部８ａ、８ｂに埋め込まれる膜として埋め込みＴＥＯＳ膜を例に挙げて説明したが、開口部８ａ、８ｂに埋め込まれた膜をエッチングする際に、その膜が除去された後でも開口部８ａ、８ｂが形成される膜が残っているような膜であれば、上述した膜種に限られない。
【０１１０】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１１】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、研磨によって第１絶縁膜の上面上に位置する第１電極となる層が除去されることで、たとえば電子ビームによって除去する場合と比べてその第１電極となる層が飛散するのを防止することができる。また、第１素子形成領域の第１絶縁膜の一部を除去する際に、マスク材により第２素子形成領域に位置する第１絶縁膜が残されて、第２絶縁膜の第１素子形成領域における部分と第２素子形成領域における部分との段差が大幅に低減される。
【０１１２】
また、保護膜を形成する工程は、保護膜として第３絶縁膜を形成する工程を含み、保護膜を除去する工程は第１絶縁膜の少なくとも一部を除去する絶縁膜除去工程と同時に行なわれることが好ましく、この場合には、保護膜を除去する工程と絶縁膜除去工程が同時に行われて、保護膜を除去する工程を別途設ける必要がなくなる。
【０１１３】
さらに、第１絶縁膜を形成する工程は、第１の層を形成する工程と、その第１の層の上に第１の層とはエッチング特性の異なる第２の層を形成する工程と、第２の層の上に第２の層とはエッチング特性の異なる第３の層を形成する工程とを含んでいることが好ましく、この場合には、第１素子形成領域において蓄電素子の第１電極を形成するために第１絶縁膜を除去する際に、第３の層にエッチングが施された後に第２の層が露出した段階でエッチングが阻止されることになる。これにより、蓄電素子の下部部分が第１絶縁膜に埋め込まれた状態になって、蓄電素子（第１電極）が転倒するのを防止することができる。
【０１１４】
また、第２の層が形成された後第３の層が形成される前に、第２素子形成領域において、コンタクトホールが形成される領域に位置する第２の層の部分を除去する工程を備えていることが好ましく、この場合には、第２素子形成領域にコンタクトホールを形成する際に、あらかじめ第３の層および第１の層とはエッチング特性の異なる第２の層の部分が除去されていることで、エッチングが容易に行なわれることになる。
【０１１５】
さらに、第３絶縁膜を形成する工程では、第１絶縁膜とはエッチング特性の異なる膜が形成されることが好ましく、この場合には、第１絶縁膜と第３絶縁膜のエッチング特性が互いに異なることで、第３絶縁膜が除去された段階でエッチングを止めることで、第１素子形成領域では第１絶縁膜が残された状態になる。これにより、蓄電素子の下部部分が第１絶縁膜に埋め込まれた状態になって、蓄電素子（第１電極）が転倒するのを防止することができる。
【０１１６】
また、第１電極となる層を形成する工程は、所定の粗面化処理を施して表面に凹凸を形成する工程を含むことが好ましく、この場合には、第１電極となる層に凹凸が形成された状態で第１絶縁膜の上面上に位置する第１電極となる層の部分が除去されることになる。このとき、この除去を研磨によって行なうことで、第１電極となる層の粒が飛散するのを効果的に防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】同実施の形態において、図１に示す工程の後に行なわれる工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行なわれる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行なわれる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程における一平面図である。
【図６】同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行なわれる工程を示す断面図である。
【図８】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行なわれる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行なわれる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。
【図１６】本発明の実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行なわれる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行なわれる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行なわれる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行なわれる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行なわれる工程を示す断面図である。
【図２３】本発明の実施の形態４に係る半導体装置の製造方法の一工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行なわれる工程を示す断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行なわれる工程を示す断面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行なわれる工程を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行なわれる工程を示す断面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行なわれる工程を示す断面図である。
【図２９】従来の半導体装置の製造方法の一工程を示す断面図である。
【図３０】図２９に示す工程の後に行なわれる工程を示す断面図である。
【図３１】図３０に示す工程の後に行なわれる工程を示す断面図である。
【図３２】図３１に示す工程の後に行なわれる工程を示す断面図である。
【図３３】図３２に示す工程の後に行なわれる工程を示す断面図である。
【図３４】図３３に示す工程の後に行なわれる工程を示す断面図である。
【符号の説明】
２ 半導体基板、３ａ、３ｂ ポリシリコン膜、４、６、１６、１８ シリコン酸化膜、５ａ、５ｂ ストレージノードコンタクトホール、７ａ、７ｂ ビット線、８ 層間膜、８ａ、８ｂ 開口部、８ｃ 溝部、１０ 粗面ポリシリコン膜、１０ａ、１０ｂ ストレージノード、１１ａ、１１ｂ、１１ｃ、２０ａ、２０ｂ、２０ｃ 埋め込みＴＥＯＳ膜、１２ａ〜１２ｄ フォトレジストパターン、１３ キャパシタ誘電体膜、１４ セルプレート、１５ 層間絶縁膜、１５ａ、１５ｂ コンタクトホール、１７ シリコン窒化膜、１７ａ 開口部、１９ａ、１９ｂ、１９ｃ 埋め込みフォトレジスト。
Claims (6)
- 半導体基板の主表面に第１素子形成領域および第２素子形成領域をそれぞれ形成する工程と、
前記第１素子形成領域および前記第２素子形成領域に第１絶縁膜を形成する工程と、
前記第１素子形成領域に位置する前記第１絶縁膜の部分に蓄電素子を形成するための所定の開口部を形成するとともに、前記第１素子形成領域を連続して取囲むリング状溝部を形成する工程と、
前記開口部内を含む前記第１絶縁膜上に、蓄電素子の第１電極となる層を形成する工程と、
前記開口部内に位置する前記第１電極となる層を保護するための保護膜を前記開口部内に形成する工程と、
前記第１絶縁膜の上面上に位置する前記第１電極となる層を除去して前記開口部内に第１電極を形成する工程と、
前記第１素子形成領域に位置する前記第１絶縁膜の部分および前記保護膜を露出し、前記リング状溝部および前記第２素子形成領域に位置する前記第１絶縁膜の部分を覆うマスク材を形成して、前記第１絶縁膜の少なくとも一部を除去する絶縁膜除去工程と、
前記保護膜を除去する工程と、
前記保護膜が除去された前記第１電極上に誘電体膜を介在させて第２電極を形成して蓄電素子を形成する工程と
前記蓄電素子を覆うように前記半導体基板上に第２絶縁膜を形成する工程と
を備え、
前記第１電極を形成する工程は研磨によって行なわれる、半導体装置の製造方法。 - 前記保護膜を形成する工程は、前記保護膜として第３絶縁膜を形成する工程を含み、
前記保護膜を除去する工程は前記絶縁膜除去工程と同時に行なわれる、請求項１記載の半導体装置の製造方法。 - 前記第１絶縁膜を形成する工程は、
第１の層を形成する工程と、
前記第１の層の上に前記第１の層とはエッチング特性の異なる第２の層を形成する工程と、
前記第２の層の上に前記第２の層とはエッチング特性の異なる第３の層を形成する工程と
を含む、請求項１または２に記載の半導体装置の製造方法。 - 前記第２の層が形成された後、前記第３の層が形成される前に、前記第２素子形成領域において、コンタクトホールが形成される領域に位置する前記第２の層の部分を除去する工程を備えた、請求項３記載の半導体装置の製造方法。
- 前記第３絶縁膜を形成する工程では、前記第１絶縁膜とはエッチング特性の異なる膜が形成される、請求項２記載の半導体装置の製造方法。
- 前記第１電極となる層を形成する工程は、所定の粗面化処理を施して表面に凹凸を形成する工程を含む、請求項１〜５のいずれかに記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002267812A JP2004111414A (ja) | 2002-09-13 | 2002-09-13 | 半導体装置の製造方法 |
| US10/365,641 US6730563B2 (en) | 2002-09-13 | 2003-02-13 | Method of manufacturing semiconductor device |
| TW092103042A TW586188B (en) | 2002-09-13 | 2003-02-14 | Method of manufacturing semiconductor device |
| KR10-2003-0029705A KR100493794B1 (ko) | 2002-09-13 | 2003-05-12 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002267812A JP2004111414A (ja) | 2002-09-13 | 2002-09-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004111414A true JP2004111414A (ja) | 2004-04-08 |
Family
ID=31986725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002267812A Pending JP2004111414A (ja) | 2002-09-13 | 2002-09-13 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6730563B2 (ja) |
| JP (1) | JP2004111414A (ja) |
| KR (1) | KR100493794B1 (ja) |
| TW (1) | TW586188B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518117B2 (en) * | 2001-03-29 | 2003-02-11 | Micron Technology, Inc. | Methods of forming nitrogen-containing masses, silicon nitride layers, and capacitor constructions |
| US6838339B2 (en) * | 2003-06-05 | 2005-01-04 | Infineon Technologies Ag | Area-efficient stack capacitor |
| KR100533959B1 (ko) * | 2004-06-30 | 2005-12-06 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
| KR100634251B1 (ko) * | 2005-06-13 | 2006-10-13 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR101093562B1 (ko) * | 2009-12-30 | 2011-12-14 | 주식회사 하이닉스반도체 | 반도체 장치 |
| KR102028475B1 (ko) | 2013-02-25 | 2019-10-04 | 삼성전자주식회사 | 절연막 구조물을 포함하는 반도체 소자 및 이의 제조 방법 |
| CN114078855A (zh) * | 2020-08-21 | 2022-02-22 | 长鑫存储技术有限公司 | 半导体器件及其形成方法 |
| US20230389296A1 (en) * | 2022-05-26 | 2023-11-30 | Nanya Technology Corporation | Method of manufacturing semiconductor device with programmable feature |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1117144A (ja) | 1997-06-26 | 1999-01-22 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP3686248B2 (ja) * | 1998-01-26 | 2005-08-24 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
| JP3869128B2 (ja) * | 1998-09-11 | 2007-01-17 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| JP4180716B2 (ja) | 1998-12-28 | 2008-11-12 | 富士通株式会社 | 半導体装置の製造方法 |
| US6077738A (en) * | 1999-06-25 | 2000-06-20 | Taiwan Semiconductor Manufacturing Company | Inter-level dielectric planarization approach for a DRAM crown capacitor process |
| KR100331568B1 (ko) * | 2000-05-26 | 2002-04-06 | 윤종용 | 반도체 메모리 소자 및 그 제조방법 |
| KR100338826B1 (ko) * | 2000-08-28 | 2002-05-31 | 박종섭 | 커패시터의 전하저장전극 형성방법 |
| KR20020065795A (ko) * | 2001-02-07 | 2002-08-14 | 삼성전자 주식회사 | 디램 장치 및 그 형성 방법 |
-
2002
- 2002-09-13 JP JP2002267812A patent/JP2004111414A/ja active Pending
-
2003
- 2003-02-13 US US10/365,641 patent/US6730563B2/en not_active Expired - Fee Related
- 2003-02-14 TW TW092103042A patent/TW586188B/zh not_active IP Right Cessation
- 2003-05-12 KR KR10-2003-0029705A patent/KR100493794B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW200404351A (en) | 2004-03-16 |
| US20040053463A1 (en) | 2004-03-18 |
| KR20040024444A (ko) | 2004-03-20 |
| US6730563B2 (en) | 2004-05-04 |
| KR100493794B1 (ko) | 2005-06-08 |
| TW586188B (en) | 2004-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7387939B2 (en) | Methods of forming semiconductor structures and capacitor devices | |
| US7393743B2 (en) | Methods of forming a plurality of capacitors | |
| US7094660B2 (en) | Method of manufacturing trench capacitor utilizing stabilizing member to support adjacent storage electrodes | |
| US5895250A (en) | Method of forming semicrown-shaped stacked capacitors for dynamic random access memory | |
| US20050263814A1 (en) | Bottom electrode of capacitor of semiconductor device and method of forming the same | |
| US20010002710A1 (en) | Method of forming high aspect ratio structures for semiconductor devices | |
| US6974993B2 (en) | Double-sided capacitor structure for a semiconductor device and a method for forming the structure | |
| US8017985B2 (en) | Concentric or nested container capacitor structure for integrated circuits | |
| US5930621A (en) | Methods for forming vertical electrode structures and related structures | |
| JP3999403B2 (ja) | Ｄｒａｍセルキャパシタの製造方法 | |
| KR100375221B1 (ko) | 스토리지 노드 형성방법 | |
| JP2004111414A (ja) | 半導体装置の製造方法 | |
| US5759895A (en) | Method of fabricating a capacitor storage node having a rugged-fin surface | |
| US6844229B2 (en) | Method of manufacturing semiconductor device having storage electrode of capacitor | |
| KR100341654B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| JP3527175B2 (ja) | シリコン酸化物とポリシリコンを同時にエッチングするためのエッチングガス組成物、これを利用したエッチング方法およびこれを利用した半導体メモリ装置の製造方法 | |
| US6380085B2 (en) | Method of manufacturing semiconductor devices | |
| KR100278654B1 (ko) | 디램소자의셀커패시터형성방법 | |
| US6146968A (en) | Method for forming a crown capacitor | |
| US7582554B2 (en) | Method for manufacturing semiconductor device | |
| JP2000040804A (ja) | 縁の剥落を避ける自己平坦化ｄｒａｍチップ | |
| KR0168343B1 (ko) | 반구형 그레인 실리콘을 갖는 커패시터의 스토리지 전극의 제조방법 | |
| KR100762869B1 (ko) | 캐패시터의 형성방법 | |
| KR100238250B1 (ko) | 요철형 표면을 갖는 스토리지 전극을 구비하는 반도체 메모리장치의 제조방법 | |
| TWI246164B (en) | Manufacturing method for capacitor of DRAM |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050603 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071018 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071023 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080708 |