KR102394250B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 반도체 장치는, 기판 상의 제1 컨택 플러그, 상기 제1 컨택 플러그 상에, 상기 기판의 두께 방향으로 연장되는 제1 하부 전극, 상기 제1 하부 전극 상에, 상면과 하면을 포함하는 제1 서포터 패턴으로, 상기 제1 서포터 패턴의 상면은 상기 제1 하부 전극의 상면보다 높은 제1 서포터 패턴, 상기 제1 하부 전극과, 상기 제1 서포터 패턴의 상면과, 상기 제1 서포터 패턴의 하면 상의 유전막 및 상기 유전막 상의 상부 전극을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 반도체 소자는 대용량화 및 고집적화되면서, 디자인 룰(design rule)도 지속적으로 감소하고 있다. 이와 같은 경향은 메모리 반도체 소자 중의 하나인 DRAM에서도 나타나고 있다. DRAM 장치가 동작하기 위해서는 하나의 셀 당 일정한 수준 이상의 캐패시턴스가 필요하다. 이를 위해, 캐패시터의 하부 전극과 유전막의 접촉 면적을 증가시키는 방법이 연구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 서포터 패턴과 캐패시터의 하부 전극과의 접촉 면적을 최소화하여 캐패시터 용량을 극대화 시킬 수 있는 반도체 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 캐패시터의 하부 전극과 유전막의 접촉 면적을 증가시켜 캐패시터 용량을 극대화 시킬 수 있는 반도체 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판 상의 제1 컨택 플러그, 제1 컨택 플러그 상에, 기판의 두께 방향으로 연장되는 제1 하부 전극, 제1 하부 전극 상에, 상면과 하면을 포함하는 제1 서포터 패턴으로, 제1 서포터 패턴의 상면은 제1 하부 전극의 상면보다 높은 제1 서포터 패턴, 제1 하부 전극과, 제1 서포터 패턴의 상면과, 제1 서포터 패턴의 하면 상의 유전막, 및 유전막 상의 상부 전극을 포함한다.
몇몇 실시예에서, 상기 제1 하부 전극의 상면과 상기 제1 서포터 패턴의 하면은 접할 수 있다.
몇몇 실시예에서, 상기 제1 서포터 패턴은, 상기 제1 서포터 패턴의 하면에 형성된 리세스를 포함하고, 상기 제1 하부 전극의 일부는 상기 리세스 내에 삽입될 수 있다.
몇몇 실시예에서, 상기 기판으로부터 상기 제1 하부 전극의 상면까지의 높이는, 상기 기판으로부터 상기 제1 서포터 패턴의 하면까지의 높이와 같을 수 있다.
몇몇 실시예에서, 상기 기판으로부터 상기 제1 하부 전극의 상면까지의 높이는, 상기 기판으로부터 상기 제1 서포터 패턴의 하면까지의 높이와 다를 수 있다.
몇몇 실시예에서, 상기 기판으로부터 상기 제1 하부 전극의 상면까지의 높이는, 상기 기판으로부터 상기 제1 서포터 패턴의 하면까지의 높이보다 클 수 있다.
몇몇 실시예에서, 상기 제1 하부 전극은 필러(pillar) 형상이고, 상기 유전막은 상기 제1 하부 전극의 외주면을 따라 형성될 수 있다.
몇몇 실시예에서, 상기 제1 서포터 패턴은 개구부를 포함하고, 상기 개구부와 중첩되는 상기 기판 상의 제2 컨택 플러그와, 상기 제2 컨택 플러그와 연결되는 제2 하부 전극을 더 포함할 수 있다.
몇몇 실시예에서, 상기 기판으로부터 상기 제1 하부 전극의 상면까지의 높이는, 상기 기판으로부터 상기 제2 하부 전극의 상면까지의 높이와 같을 수 있다.
몇몇 실시예에서, 상기 기판으로부터 상기 제1 하부 전극의 상면까지의 높이는, 상기 기판으로부터 상기 개구부와 중첩되는 상기 제2 하부 전극 부분의 상면까지의 높이와 다를 수 있다.
몇몇 실시예에서, 상기 기판으로부터 상기 제1 하부 전극의 상면까지의 높이는, 상기 기판으로부터 상기 개구부와 중첩되는 상기 제2 하부 전극 부분의 상면까지의 높이보다 클 수 있다.
몇몇 실시예에서, 상기 제2 하부 전극은 필러 형상이고, 상기 유전막은, 상기 제2 하부 전극의 외주면을 따라 형성될 수 있다.
몇몇 실시예에서, 상기 유전막은 상기 제1 서포터 패턴의 상면과, 상기 제1 서포터 패턴의 하면을 따라 형성될 수 있다.
몇몇 실시예에서, 상기 제1 서포터 패턴과 상기 제1 컨택 플러그 사이에, 상기 제1 하부 전극의 일부를 감싸는 제2 서포터 패턴을 더 포함할 수 있다.
몇몇 실시예에서, 상기 유전막은, 상기 제2 서포터 패턴의 상면과, 상기 제2 서포터 패턴의 하면을 따라 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판 상의 제1 컨택 플러그, 상기 기판 상에, 서로 마주하는 제1 면과 제2 면을 포함하는 제1 서포터 패턴, 상기 기판과 상기 제1 서포터 패턴의 제1 면 사이에, 상기 제1 컨택 플러그와 연결되는 제1 하부 전극, 상기 제1 하부 전극과, 상기 제1 서포터 패턴의 제1 면과, 상기 제1 서포터 패턴의 제2 면 상의 유전막 및 상기 유전막 상의 상부 전극을 포함할 수 있다.
몇몇 실시예에서, 상기 제1 하부 전극의 상면은, 상기 제1 서포터 패턴의 제1 면과 접할 수 있다.
몇몇 실시예에서, 상기 제1 서포터 패턴은, 상기 제1 서포터 패턴의 제1 면에 형성된 리세스를 포함하고, 상기 제1 하부 전극의 일부는 상기 리세스 내에 삽입될 수 있다.
몇몇 실시예에서, 상기 기판으로부터 상기 제1 하부 전극의 상면까지의 높이는, 상기 기판으로부터 상기 제1 서포터 패턴의 제1 면까지의 높이보다 클 수 있다.
몇몇 실시예에서, 상기 기판으로부터 상기 제1 서포터 패턴의 제2 면까지의 높이와 상기 기판으로부터 상기 제1 하부 전극의 상면까지의 높이는 서로 다를 수 있다.
몇몇 실시예에서, 상기 기판으로부터 상기 제1 서포터 패턴의 제2 면까지의 높이는, 상기 기판으로부터 상기 제1 하부 전극의 상면까지의 높이 보다 클 수 있다.
몇몇 실시예에서, 상기 기판으로부터 상기 제1 서포터 패턴의 제1 면까지의 높이는, 상기 기판으로부터 상기 제1 하부 전극의 상면까지의 높이와 같을 수 있다.
몇몇 실시예에서, 상기 기판으로부터 상기 제1 하부 전극의 상면까지의 높이는, 상기 기판으로부터 상기 제1 서포터 패턴의 제1 면까지의 높이보다 클 수 있다.
몇몇 실시예에서, 상기 제1 하부 전극은 필러(pillar) 형상이고, 상기 유전막은 상기 제1 하부 전극의 외주면을 따라 형성될 수 있다.
몇몇 실시예에서, 상기 제1 서포터 패턴은 개구부를 포함하고, 상기 개구부와 중첩되는 상기 기판 상의 제2 컨택 플러그와, 상기 제2 컨택 플러그와 연결되는 제2 하부 전극을 더 포함할 수 있다.
몇몇 실시예에서, 상기 제2 하부 전극은 필러 형상이고, 상기 유전막은, 상기 제2 하부 전극의 외주면을 따라 형성될 수 있다.
몇몇 실시예에서, 상기 기판으로부터 상기 제1 하부 전극의 상면까지의 높이는, 상기 기판으로부터 상기 제2 하부 전극의 상면까지의 높이와 같을 수 있다.
몇몇 실시예에서, 상기 기판으로부터 상기 제1 하부 전극의 상면까지의 높이는, 상기 기판으로부터 상기 개구부와 중첩되는 상기 제2 하부 전극 부분의 상면까지의 높이보다 클 수 있다.
몇몇 실시예에서, 상기 유전막은 상기 제1 서포터 패턴의 제1 면과, 상기 제1 서포터 패턴의 제2 면을 따라 형성될 수 있다.
몇몇 실시예에서, 상기 제1 서포터 패턴과 상기 제1 컨택 플러그 사이에, 상기 제1 하부 전극의 일부를 감싸는 제2 서포터 패턴을 더 포함할 수 있다.
몇몇 실시예에서, 상기 유전막은, 상기 제2 서포터 패턴의 상면과, 상기 제2 서포터 패턴의 하면을 따라 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 몰드막, 하부 서포터 막 및 제2 몰드막이 순차적으로 적층되는 절연층을 형성하고, 상기 절연층 내에, 상기 기판의 두께 방향으로 연장되는 컨택홀을 형성하고, 상기 컨택홀 내에 하부 전극을 형성하고, 상기 절연층 및 상기 하부 전극 상에, 상부 서포터 막을 형성하고, 상기 상부 서포터 막의 일부를 제거하여, 상기 제2 하부 전극의 상면을 노출시키는 상부 서포터 패턴을 형성하는 것을 포함하되, 상기 상부 서포터 패턴은 상면과 하면을 포함하고, 상기 상부 서포터 패턴의 상면은 상기 하부 전극의 상면보다 높을 수 있다.
몇몇 실시예에서, 상기 기판으로부터 상기 상부 서포터 패턴의 하면까지의 높이와, 상기 기판으로부터 상기 하부 전극의 상면까지의 높이는 동일할 수 있다.
몇몇 실시예에서, 상기 하부 전극은 필러(pillar) 형상일 수 있다.
몇몇 실시예에서, 상기 하부 전극 형성 후 상기 상부 서포터 막 형성 전에, 상기 제2 몰드막의 상면을 선택적 식각하여 상기 제2 몰드막 내에 리세스를 형성하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 상기 하부 전극의 일부는 상기 리세스 내에 삽입될 수 있다.
몇몇 실시예에서, 상기 기판으로부터 상기 하부 전극의 상면까지의 높이는, 상기 기판으로부터 상기 상부 서포터 패턴의 하면까지의 높이보다 클 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 레이아웃도이다.
도 2는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 레이아웃도이다.
도 3 내지 도 6은 도 1 및 도 2의 A-A'선을 따라 절단한 단면도이다.
도 7 내지 도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 레이아웃도로서, 캐패시터가 형성되기 이전까지의 레이아웃을 보여준다.
도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 단위 활성 영역(103)은 기판(100) 내에 소자 분리 영역(105)을 형성함으로써 정의된다. 구체적으로 설명하면, 단위 활성 영역(103)은 제1 방향(DR1)으로 연장되어 형성되고, 게이트 전극(즉, 워드 라인)(130)은 제1 방향(DR1)과 예각을 이루는 제2 방향(DR2)으로 연장되어 형성되고, 비트 라인(170)은 제1 방향(DR1)과 예각을 이루는 제3 방향(DR3)으로 연장되어 형성된다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 예를 들어, 게이트 전극(130)은 단위 활성 영역(103)과 같은 방향으로 연장되어 형성될 수 있음은 물론이다.
여기서, "특정 방향과 다른 특정 방향이 소정 각도를 이룬다"고 할 경우의 각도는, 2개의 방향들이 교차됨으로써 생기는 2개의 각도들 중 작은 각도를 의미한다. 예를 들어, 2개의 방향들이 교차됨으로써 생길 수 있는 각이 120°와, 60°일 경우, 60°를 의미한다. 따라서, 도 1에 도시된 바와 같이, 제1 방향(DR1)과 제2 방향(DR2)이 이루는 각은 θ1이고, 제1 방향(DR1)과 제3 방향(DR3)이 이루는 각은 θ2가 된다.
이와 같이, θ1 및/또는 θ2가 예각을 이루도록 하는 이유는, 단위 활성 영역(103)과 비트 라인(170)을 연결하는 비트 라인 컨택(160)과, 단위 활성 영역(103)과 커패시터를 연결하는 스토리지 노드 컨택(180)(도 3의 제2 컨택 플러그) 사이의 간격을 최대로 확보하기 위함이다. θ1, θ2는 예를 들어, 각각 45°, 45°이거나, 30°, 60°이거나, 60°, 30°일 수 있으나, 이에 한정되는 것은 아니다.
이하에서, 도 1 내지 도 4를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 2는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 레이아웃도로서, 도 1에서 캐패시터가 형성된 후의 레이아웃을 보여준다. 도 3은 도 1 및 도 2의 A-A'선을 따라 절단한 단면도로서, 캐패시터 유전막(270) 및 상부 전극(280)이 형성되기 전까지의 단면도이다. 도 4는 도 1 및 도 2의 A-A'선을 따라 절단한 단면도로서, 도 3에서 캐패시터 유전막(270) 및 상부 전극(280)이 형성된 후의 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 기술적 사상에 따른 반도체 장치는 기판(100), 제1 하부 전극(261), 제2 하부 전극(262), 제1 서포터 패턴(220), 제2 서포터 패턴(240), 캐패시터 유전막(270), 상부 전극(280) 및 개구부(360) 등을 포함할 수 있다.
도 2에서, 제1 하부 전극(261) 및 제2 하부 전극(262) 등이 허니콤(honeycomb) 모양으로 배열되어 있는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다. 또한, 기판(100)은 제1 도전형(예를 들어, P형)일 수 있으나, 이에 한정되지 않는다.
비트 라인(170) 또는 워드 라인으로 사용될 수 있는 게이트 전극(130)은, 기판(100)과 제1 하부 전극(261) 및 제2 하부 전극(262) 사이에 배치될 수 있다.
구체적으로, 기판(100)에는 단위 활성 영역(103)과 소자 분리 영역(105)이 형성될 수 있다. 트랜지스터는, 예를 들어, 1개의 단위 활성 영역(103) 내에 두 개 이상이 형성될 수 있다. 두 개의 트랜지스터는, 단위 활성 영역(103)을 가로지르도록 형성된 두 개의 게이트 전극(130), 두 개의 게이트 전극(130) 사이의 단위 활성 영역(103) 내에 형성된 제1 소오스/드레인 영역(107a), 및 각각의 게이트 전극(130)과 소자 분리 영역(105) 사이에 형성된 제2 소오스/드레인 영역(107b)를 포함할 수 있다. 즉, 두 개의 트랜지스터는 제1 소오스/드레인 영역(107a)를 공유할 수 있고, 제2 소오스/드레인 영역(107b)은 공유하지 않을 수 있다.
게이트 절연막(120)은 기판(100) 내에 형성된 제1 제1 트렌치(110)의 측벽 및 바닥면을 따라 형성될 수 있다. 게이트 절연막(120)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 유전율이 높은 고유전율 유전체를 포함할 수 있다.
게이트 전극(130)은 제1 트렌치(110)를 완전히 채우지 않고, 제1 트렌치(110)의 일부를 채우도록 형성될 수 있다. 즉, 게이트 전극(130)은 리세스된 형태일 수 있다. 게이트 전극(130)은 예를 들어, 도핑된 폴리 실리콘, 질화 티타늄(TiN), 질화 탄탈륨(TaN), 질화 텅스텐(WN), 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 등을 이용하여 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
캡핑 패턴(140)은 게이트 전극(130) 상에, 게이트 전극(130)이 채우고 남은 제1 트렌치(110) 부분을 채우도록 형성될 수 있다. 캡핑 패턴(140)은 절연 물질을 포함할 수 있고, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
층간 절연막(150)은, 기판(100) 상에 형성될 수 있다. 층간 절연막(150)은 단일층 또는 다층일 수 있다.
층간 절연막(150)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있으나, 이에 제한되는 것은 아니다.
제1 컨택 플러그(180) 및 제2 컨택 플러그(181)는, 기판(100) 상의 층간 절연막(150) 내에, 층간 절연막(150)을 관통하여 형성될 수 있다. 제1 컨택 플러그(180)는 제2 소오스/드레인 영역(107b)와 전기적으로 연결될 수 있다. 제2 컨택 플러그(181)도 마찬가지로, 소오스/드레인 영역과 전기적으로 연결될 수 있다. 제1 컨택 플러그(180) 및 제2 컨택 플러그(181)는 스토리지 노드 컨택을 포함할 수 있다.
제1 컨택 플러그(180) 및 제2 컨택 플러그(181) 각각은, 도전 물질을 포함할 수 있다. 제1 컨택 플러그(180) 및 제2 컨택 플러그(181) 각각은 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제3 컨택 플러그(160)는, 층간 절연막(150) 내에 제1 소오스/드레인 영역(107a)과 전기적으로 연결되도록 형성될 수 있다. 제4 컨택 플러그(161)도 마찬가지로, 소오스/드레인 영역과 전기적으로 연결되도록 형성될 수 있다.
제3 컨택 플러그(160) 및 제4 컨택 플러그(161) 각각은, 도전 물질을 포함할 수 있다. 제3 컨택 플러그(160) 및 제4 컨택 플러그(161) 각각은, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
비트 라인(170)은, 제3 컨택 플러그(160) 및 제4 컨택 플러그(161) 상에, 제3 컨택 플러그(160) 및 제4 컨택 플러그(161) 각각과 전기적으로 연결되도록 형성될 수 있다. 비트 라인(170)은 도전 물질을 포함할 수 있다. 비트 라인(170)은 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
비트 라인(170)은, 장변과 단변을 포함할 수 있다. 비트 라인(170)의 장변은 제3 방향(DR3)으로 연장될 수 있다. 비트 라인(170)의 단변은 제3 방향(DR3)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 비트 라인(170)의 장변은, 단변 보다 길 수 있다. 비트 라인(170)은, 장변과 단변이 서로 마주보도록 형성될 수 있다.
비트 라인(170)은, 비트 라인(170)의 장변 상에 형성되는 비트 라인 스페이서를 더 포함할 수 있다. 비트 라인 스페이서는, 비트 라인(170)의 장변을 따라 제3 방향(DR3)으로 연장될 수 있다.
제1 하부 전극(261)은 제1 컨택 플러그(180) 상에 형성될 수 있다. 제1 하부 전극(261)은 기판(100)의 두께 방향으로 연장될 수 있다. 구체적으로, 제1 하부 전극(261)은 게이트 전극(130)과 비트 라인(170)을 덮고 있는 층간 절연막(150) 상에 형성될 수 있다. 제1 하부 전극(261)은, 제1 하부 전극(261)의 아래쪽에 배치되는 제1 콘택 플러그(180)와 전기적으로 연결될 수 있다.
제2 하부 전극(262)은 제2 컨택 플러그(181) 상에 형성될 수 있다. 제2 하부 전극(262)은 기판(100)의 두께 방향으로 연장될 수 있다. 구체적으로, 제2 하부 전극(262)은 층간 절연막(150) 상에 형성될 수 있다. 제2 하부 전극(262)은, 제2 컨택 플러그(181)와 전기적으로 연결될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 전극(261) 및 제2 하부 전극(262)은, 필러(pillar)형상을 가질 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 기판(100)으로부터 제1 하부 전극(261)의 상면까지의 높이(H1)는, 기판(100)으로부터 제2 하부 전극(262)의 상면까지의 높이(H2)와 같을 수 있다.
제1 하부 전극(261) 및 제2 하부 전극(262) 각각은 도핑된 폴리 실리콘, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 산화 이리듐 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
제1 서포터 패턴(220)은, 제1 하부 전극(261) 상에 형성될 수 있다. 제1 서포터 패턴(220)은, 제1 서포터 패턴(220)의 상면(220U)과 하면(220L)을 포함할 수 있다. 제1 서포터 패턴(220)의 상면(220U)과 하면(220L)은, 서로 마주볼 수 있다.
제1 서포터 패턴(220)의 하면(220U)은, 제1 하부 전극(261)의 상면과 접할(connected to) 수 있다. 다시 말해서, 제1 하부 전극(261)은, 기판(100)과 제1 서포터 패턴(220)의 하면(220L) 사이에 형성될 수 있다. 이 때, 제1 하부 전극(261)은 제1 컨택 플러그(180)와 연결될 수 있다.
기판(100)으로부터 제1 서포터 패턴(220)의 상면(220U)까지의 높이와, 기판(100)으로부터 제1 하부 전극(261)의 상면까지의 높이(H1)는 서로 다를 수 있다. 예를 들어, 제1 서포터 패턴(220)의 상면(220U)은, 기판(100)으로부터 제1 하부 전극(261)의 상면보다 높이 위치할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 기판(100)으로부터 제1 서포터 패턴(220)의 하면(220L)까지의 높이(H3)는, 기판(100)으로부터 제1 하부 전극(261)의 상면까지의 높이(H1)와 같을 수 있다. 다시 말해서, 제1 하부 전극(261)은, 제1 하부 전극(261) 상면 상에 형성되는 제1 서포터 패턴(220) 내로 비연장될 수 있다.
제1 서포터 패턴(220)은 제2 하부 전극(262)의 상면의 일부를 노출시키는 개구부(360)를 포함할 수 있다. 다시 말해서, 제2 컨택 플러그(181)는, 제1 서포터 패턴(220)에 포함되는 개구부(360)와 중첩되도록 형성될 수 있다. 이 때, 제2 하부 전극(262)은, 개구부(360)와 중첩되는 제2 컨택 플러그(181)와 연결될 수 있다. 제1 서포터 패턴(220)은, 제2 하부 전극(262) 상면의 일부만 노출시키도록 형성될 수 있다.
제1 서포터 패턴(220)은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 실리콘 탄소 질화물, 탄탈륨 산화물 중 적어도 하나를 포함할 수 있다.
제2 서포터 패턴(240)은, 제1 서포터 패턴(220)과 제1 컨택 플러그(180) 사이 및 제1 서포터 패턴(220)과 제2 컨택 플러그(181) 사이에 형성될 수 있다. 제2 서포터 패턴(240)은 제1 하부 전극(261)의 일부를 감싸도록 형성될 수 있다. 또한, 제2 서포터 패턴(240)은, 제2 하부 전극(262)의 일부를 감싸도록 형성될 수 있다.
제2 서포터 패턴(240)은 예를 들어, 실리콘 질화물을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 제2 서포터 패턴(240)은, 예를 들어, 제1 서포터 패턴(220)과 동일한 물질을 포함할 수도 있고, 상이한 물질을 포함할 수도 있다.
식각 저지막(202)은 층간 절연막(150) 상에, 제1 하부 전극(261) 및 제2 하부 전극(262)과 중첩되지 않도록 형성될 수 있다. 식각 저지막(202)에 대한 자세한 사항은, 후술한다.
캐패시터 유전막(270)은 제1 하부 전극(261), 제2 하부 전극(262), 제1 서포터 패턴(220), 및 제2 서포터 패턴(240) 상에 형성될 수 있다.
구체적으로, 캐패시터 유전막(270)은 제1 하부 전극(261) 및 제2 하부 전극(262) 각각의 외벽 및 내벽에 전체적으로 컨포말 하게 형성될 수 있다. 즉, 캐패시터 유전막(270)은 제1 하부 전극의 외주면(260)을 따라 형성될 수 있다. 또한, 캐패시터 유전막(270)은 제2 하부 전극의 외주면을 따라 형성될 수 있다.
캐패시터 유전막(270)은 제1 서포터 패턴(220)의 상면(220U)과, 제1 서포터 패턴(220)의 하면(220L)을 따라 형성될 수 있다. 캐패시터 유전막(270)은 제1 서포터 패턴(220)의 상면(220U)과, 제1 서포터 패턴(220)의 하면(220L) 상에 컨포말하게 형성될 수 있다.
캐패시터 유전막(270)은, 제2 서포터 패턴(240) 상에 컨포말하게 형성될 수 있다. 구체적으로, 캐패시터 유전막(270)은, 제2 서포터 패턴(240)의 상면과 하면을 따라 형성될 수 있다.
캐패시터 유전막(270)은 단층 또는 복수층으로 이뤄질 수 있다. 캐패시터 유전막(270)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상부 전극(280)은 캐패시터 유전막(270) 상에 형성될 수 있다. 즉, 상부 전극(280)은 제1 하부 전극(261)과 제2 하부 전극(262) 사이, 제2 서포터 패턴(240)과 식각 저지막(220) 사이 및 제1 서포터 패턴(220)과 제2 서포터 패턴(240) 사이에 형성될 수 있다. 또한, 상부 전극(280)은, 예를 들어, 제2 하부 전극(262) 상면 상에도 형성될 수 있다.
몇몇 실시예에서, 상부 전극(280)은, 제1 서포터 패턴(220) 상면 상에도 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
상부 전극(280)은 예를 들어, 도핑된 폴리 실리콘, 금속, 도전성 금속 질화물, 금속 실리사이드 중 적어도 하나를 포함할 수 있다.
제1 하부 전극(261)의 상면은, 제1 서포터 패턴(220)의 하면(220L)과 접할 수 있다. 제2 하부 전극(262)의 상면의 일부분은, 제1 서포터 패턴(220)의 하면(220L)과 접할 수 있다. 즉, 제2 하부 전극(262)의 상면 중 나머지 일부는 제1 서포터 패턴(220)의 하면(220L)과 접하지 않을 수 있다. 제2 하부 전극(262)의 상면 중 나머지 일부에는, 캐패시터 유전막(270) 및 상부 전극(280)이 형성될 수 있다.
이하에서, 도 1, 도 2, 도 5 및 도 6을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 내용과 중복되는 사항은 제외하고, 차이점 위주로 설명한다.
도 5는 도 1 및 도 2의 A-A'선을 따라 절단한 단면도로서, 캐패시터 유전막(270) 및 상부 전극(280)이 형성되기 전까지의 단면도이다. 도 6은 도 1 및 도 2의 A-A'선을 따라 절단한 단면도로서, 도 5에서 캐패시터 유전막(270) 및 상부 전극(280)이 형성된 후의 단면도이다.
도 1, 도 2, 도 5 및 도 6을 참조하면, 본 발명의 기술적 사상에 따른 반도체 장치는 제1 서포터 패턴(220)의 하면(220L)에 형성된 리세스(362)를 포함할 수 있다.
다시 말해서, 제1 서포터 패턴(220)은 제1 서포터 패턴(220)의 하면(220L)에 형성되는 리세스(362)를 포함할 수 있다.
하면(220L)에 형성되는 리세스(362)의 바닥면은, 제1 서포터 패턴(220)의 하면(220L)보다 높이 형성될 수 있다. 다시 말해서, 기판(100)으로부터 하면(220L)에 형성되는 리세스(362)의 바닥면까지의 높이는, 기판(100)으로부터 제1 서포터 패턴(220)의 하면(220L)까지의 높이보다 클 수 있다. 예를 들어, 기판(100)으로부터 하면(220L)에 형성되는 리세스(362)의 바닥면까지의 높이는, 기판(100)으로부터 제1 하부 전극(261)의 상면까지의 높이(H1)와 동일할 수 있다.
몇몇 실시예에서, 제1 서포터 패턴(220)이 하면(220L)에 형성되는 리세스(362)를 포함하는 경우, 제1 하부 전극(261)은 하면(220L)에 형성되는 리세스(362) 내에 삽입될 수 있다. 즉, 제1 하부 전극(261)은, 제1 서포터 패턴(220) 내로 연장될 수 있다.
기판(100)으로부터 제1 하부 전극(261)의 상면까지의 높이(H1)는, 기판(100)으로부터 제1 서포터 패턴(220)의 하면(220L)까지의 높이(H3)와 상이할 수 있다. 예를 들어, 기판(100)으로부터 제1 하부 전극(261)의 상면까지의 높이(H1)는, 기판(100)으로부터 제1 서포터 패턴(220)의 하면(220L)까지의 높이(H3)보다 클 수 있다.
기판(100)으로부터 제1 하부 전극(261)의 상면까지의 높이(H1)는, 기판(100)으로부터 개구부와 중첩되는 제2 하부 전극(262) 부분의 상면까지의 높이(H2)와 상이할 수 있다. 예를 들어, 기판(100)으로부터 제1 하부 전극(261)의 상면까지의 높이(H1)는, 기판(100)으로부터 제2 하부 전극(262)의 상면까지의 높이(H2) 보다 클 수 있다.
제2 하부 전극(262)의 상면 중, 기판(100)으로부터 개구부에 의해 노출되는 부분과 제1 서포터 패턴(220) 내로 연장되는 부분의 높이는 상이할 수 있다. 예를 들어, 기판(100)으로부터 개구부에 의해 노출되는 부분까지의 높이는 H2일 수 있다. 또한, 예를 들어, 기판(100)으로부터 제1 서포터 패턴(220) 내로 연장되는 제2 하부 전극(262) 상면 부분의 높이는 H1과 동일할 수 있다.
그러나, 본 발명이 이에 제한되는 것은 아니며, 개구부(360)가 형성되는 위치에 따라, 기판(100)으로부터 하부 전극의 상면까지의 높이는, 제1 하부 전극(261)처럼 하나의 높이(H1)만 가질 수도 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서는, 기판(100)으로부터 제1 하부 전극(261)의 상면까지의 높이(H1)가, 기판(100)으로부터 제1 서포터 패턴(220)의 하면(220L)까지의 높이(H3)와 같도록 하거나, 높이(H1)가 높이(H3) 보다 크도록 함으로써, 제1 서포터 패턴(220)과 제1 하부 전극(261)과의 접촉 면적을 최소화하여 동등 종횡비에서 캐패시터 용량을 극대화 시킬 수 있다.
또한, 본 발명의 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 기판(100)으로부터 제1 하부 전극(261)의 상면까지의 높이(H1)가, 기판(100)으로부터 제1 서포터 패턴(220)의 하면(220L)까지의 높이(H3)와 같도록 하거나, 높이(H1)가 높이(H3) 보다 크도록 함으로써, 동등 종횡비에서 제1 하부 전극(261)과 캐패시터 유전막(270)의 접촉 면적을 증가시켜, 캐패시터 용량을 극대화 시킬 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치는, 제1 하부 전극(261)이 제1 서포터 패턴(220)의 상면(220U)까지 연장되도록 하지 않음으로써, 동등한 캐패시턴스 조건에서 종횡비를 감소시켜, 공정의 난이도를 하락시킬 수 있다.
이하에서, 도 1 내지 도 4, 도 7 내지 도 11을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 내용과 중복되는 사항은 제외하고, 차이점 위주로 설명한다.
도 7 내지 도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들로서, 도 1 및 도 2의 A-A'선을 따라 절단한 단면도들이다.
도 1 내지 도 4, 도 7 내지 도 11을 참조하면, 기판(100) 상에 제1 몰드막(301), 제2 서포터 막(241) 및 제2 몰드막(302)이 순차적으로 형성될 수 있다.
구체적으로, 먼저, 식각 정지막(202)은, 제1 컨택 플러그(180), 제2 컨택 플러그(181), 제3 컨택 플러그(160) 및 제4 컨택 플러그(161)를 포함하는 층간 절연막(150) 상에 형성될 수 있다.
식각 저지막(202)은, 실리콘 질화물을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 식각 저지막(202)은, 산화물을 포함하는 제1 몰드막(210) 및 제2 몰드막(230)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 식각 저지막(202)은 화학적 기상 증착법(Chemical Vapor Deposition) 등을 이용하여 형성될 수 있다.
식각 저지막(202) 형성 후, 식각 저지막(202) 상에 제1 몰드막(301), 제2 서포터 막(241) 및 제2 몰드막(302)이 순차적으로 형성될 수 있다. 제1 몰드막(301), 제2 서포터 막(241) 및 제2 몰드막(302)은, 예를 들어, 화학적 기상 증착법(Chemical Vapor Deposition) 등을 이용하여 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
식각 저지막(202) 상에 형성되는 제1 몰드막(210)은, 실리콘 산화물을 포함할 수 있다. 제1 몰드막(210)은, 예를 들어 FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합을 포함할 수 있다.
제2 서포터 막(241)은, 제1 몰드막(210) 상에 형성될 수 있다. 제2 서포터 막(241)은, 후술할 제1 컨택 홀(311) 및 제2 컨택 홀(312) 형성 시, 이를 형성하는 식각 시간을 변화시킬 수 있으므로, 필요에 따라 위치가 조절될 수 있다.
제1 몰드막(301) 및 제2 몰드막(302)이 산화물을 포함할 경우, 제2 서포터 막(241)은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 실리콘 탄소 질화물, 탄탈륨 산화물 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 예를 들어, 제2 서포터 막(241)은 제1 몰드막(301) 및 제2 몰드막(302)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다.
제2 몰드막(302)은, 제2 서포터 막(241) 상에 형성될 수 있다. 제2 몰드막(302)은 제1 몰드막(301)에 포함될 수 있다고 기술된 산화물 중 적어도 하나를 포함할 수 있다. 제2 몰드막(230)은 예를 들어, PE-TEOS 또는 HDP-CVD 산화물을 포함할 수 있다.
기판(100) 상에 제1 몰드막(301), 제2 서포터 막(240) 및 제2 몰드막(302)을 적층한 후, 제1 컨택 홀(311) 및 제2 컨택 홀(312)이 형성될 수 있다. 제1 컨택 홀(311) 및 제2 컨택 홀(312)은, 기판(100)의 두께 방향으로 연장되도록 형성될 수 있다.
구체적으로, 먼저, 제1 컨택 홀(311) 및 제2 컨택 홀(312)은, 제1 몰드 막(301), 제2 서포터 막(240) 및 제2 몰드 막(302)을 관통하여, 식각 저지막(202)의 상면을 노출시킬 수 있다. 제1 컨택 홀(311) 및 제2 컨택 홀(312)은, 예를 들어, 사진 및 식각 공정을 통해 형성될 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니고, 제1 컨택 홀(311) 및 제2 컨택 홀(312)은, 예를 들어, 습식 식각 및 건식 식각 중 적어도 하나를 포함하는 공정을 통해 형성될 수 있다. 제1 컨택 홀(311) 및 제2 컨택 홀(312)은, 예를 들어, 제2 소오스/드레인 영역(107b)와 오버랩 되도록 형성될 수 있다.
제1 컨택 홀(311) 및 제2 컨택 홀(312)의 형성으로 인해 노출된 식각 저지막(202)은, 선택적 식각 공정 등을 통해 제거될 수 있다. 식각 저지막(202)의 제거로 인해, 제1 컨택 플러그(180) 및 제2 컨택 플러그(181)의 상면이 노출될 수 있다. 제1 컨택 홀(311) 및 제2 컨택 홀(312)의 형성 후, 식각 저지막(202)은, 제1 컨택 플러그(180) 및 제2 컨택 플러그(181)와 비중첩된 영역에 남아있을 수 있다.
제2 서포터 패턴(240)은, 제1 컨택 홀(311) 및 제2 컨택 홀(312)에 의해 형성될 수 있다. 제2 서포터 패턴(240)은 제1 컨택 홀(311) 및 제2 컨택 홀(312)의 둘레를 감싸도록 형성될 수 있다.
제1 하부 전극(261) 및 제2 하부 전극(262)은, 제1 컨택 홀(311) 및 제2 컨택 홀(312) 내에 형성될 수 있다. 제1 하부 전극(261) 및 제2 하부 전극(262)은, 제1 컨택 홀(311) 및 제2 컨택 홀(312) 내부를 채우는 형태로 형성될 수 있다. 즉, 제1 하부 전극(261) 및 제2 하부 전극(262)은 필러 형상을 가질 수 있다.
제1 서포터 막(221)은, 제2 몰드막(302), 제1 하부 전극(261) 및 제2 하부 전극(262) 상에 형성될 수 있다. 몇몇 실시예에서, 제1 서포터 막(221)은, 제1 하부 전극(261)의 상면과 직접 접촉 하도록 형성될 수 있다. 제1 서포터 막(221)은, 예를 들어, 화학적 기상 증착법(CVD), 원자층 증착법(ALD), 평탄화 공정 등을 이용하여 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제1 서포터 패턴(220)은, 제1 서포터 막(221)을 사진 및 식각 공정 등을 이용해 패터닝하여 형성될 수 있다. 구체적으로, 제1 서포터 막(221)의 일부를 제거하여, 제1 서포터 막(221)에 제2 트렌치(360')를 형성함으로써, 제1 서포터 패턴(220)이 형성될 수 있다. 제2 트렌치(360')의 형성으로 인해, 제2 몰드막(302) 상면의 일부 및 제2 하부 전극(262) 상면의 일부가 노출될 수 있다.
다시 말해서, 제2 트렌치(360')의 바닥면은, 제2 하부 전극(262) 상면의 일부 및 제2 몰드막(302)의 상면에 의해 정의될 수 있다. 또한, 제2 트렌치(360')의 양 측벽은, 제1 서포터 패턴(220)에 의해 각각 정의될 수 있다.
제1 몰드막(301) 및 제2 몰드막(302)이 제거되어, 개구부(360)가 형성될 수 있다. 제1 몰드막(301) 및 제2 몰드막(302)은, 선택적 식각 공정등을 통해 제거될 수 있다. 제1 몰드막(301) 및 제2 몰드막(302)의 제거로 인해, 제2 하부 전극(262) 상면의 일부뿐만 아니라, 제2 서포터 패턴(240)의 상면도 노출될 수 있다.
캐패시터 유전막(270)은, 제1 하부 전극(261), 제2 하부 전극(262), 제1 서포터 패턴(220)의 상면과 하면, 및 식각 저지막(202)의 상면을 따라 컨포말하게 형성될 수 있다. 상부 전극(280)은 캐패시터 유전막(270) 상에 형성될 수 있다.
이하에서, 도 1, 도 2, 도 5, 도 6, 도 12 내지 도 14를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 내용과 중복되는 사항은 제외하고, 차이점 위주로 설명한다.
도 12 내지 도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들로서, 도 1 및 도 2의 A-A'선을 따라 절단한 단면도들이다.
도 1, 도 2, 도 5, 도 6, 도 12 내지 도 14를 참조하면, 제1 하부 전극(261) 및 제2 하부 전극(262) 형성 후, 제1 서포터 막(221) 형성 전에 리세스(361)가 형성될 수 있다.
리세스(361)는, 제2 몰드막(302)의 상면을 선택적 식각하여 제2 몰드막(302) 내에 형성될 수 있다. 리세스(361)의 바닥면은, 제2 몰드막(302)에 의해 정의될 수 있다. 리세스(361)의 측벽은, 제1 하부 전극(261)에 의해 정의될 수 있다.
제1 서포터 막(221)은, 리세스(361)를 채우고, 제2 몰드막(302), 제1 하부 전극(261)의 상면 및 제2 하부 전극(262)의 상면 상에 형성될 수 있다. 제1 서포터 패턴(220)은, 제1 서포터 막(221)의 일부를 제거하여 형성될 수 있다. 즉, 제2 하부 전극(262)의 상면을 노출시키는 제2 트렌치(360')를 제1 서포터 막(221) 내에 형성함으로써, 제1 서포터 패턴(220)이 형성될 수 있다.
몇몇 실시예에서, 제1 하부 전극(261)의 일부는, 제1 서포터 패턴(220) 내로 연장되어 형성될 수 있다. 그러나, 이러한 경우에도, 기판(100)으로부터 제1 하부 전극(261)의 상면까지의 높이(H1)는, 기판(100)으로부터 제1 서포터 패턴(220)의 하면(220L)까지의 높이(H3) 보다 클 수 있다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 15를 참고하면, 본 발명의 몇몇 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 기억 장치(1130)는 본 발명의 몇몇 실시예에 따른 반도체 장치(1~9 중 어느 하나)를 포함할 수 있다. 기억 장치(1130)는 DRAM을 포함할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 태블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
도 16을 참고하면, 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함하는 메모리(1210)는 메모리 카드(1200)에 채용될 수 있다. 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(1220)를 포함할 수 있다. SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(1223)은 호스트(1230)가 메모리 카드(1200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(1224)는 메모리(1210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 103: 단위 활성 영역
105: 소자 분리 영역 180: 제1 컨택 플러그
181: 제2 컨택 플러그 202: 식각 저지막
260: 제1 하부 전극의 외주면 261: 제1 하부 전극
262: 제2 하부 전극 220: 제1 서포터 패턴
221: 제1 서포터 막 240: 제2 서포터 패턴
241: 제2 서포터 막 360: 개구부
361: 리세스

Claims (10)

  1. 기판 상의 제1 컨택 플러그;
    상기 제1 컨택 플러그 상에, 상기 기판의 두께 방향으로 연장되는 제1 하부 전극;
    상기 제1 하부 전극 상에, 상면과 하면을 포함하는 제1 서포터 패턴으로, 상기 제1 서포터 패턴의 상면은 상기 제1 하부 전극의 상면보다 높은 제1 서포터 패턴;
    상기 제1 하부 전극과, 상기 제1 서포터 패턴의 상면과, 상기 제1 서포터 패턴의 하면 상의 유전막; 및
    상기 유전막 상의 상부 전극을 포함하고,
    상기 제1 하부 전극의 상면은 상기 유전막과 접촉하는 부분과 비접촉하는 부분을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 하부 전극의 상면과 상기 제1 서포터 패턴의 하면은 접하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 서포터 패턴은, 상기 제1 서포터 패턴의 하면에 형성된 리세스를 포함하고,
    상기 제1 하부 전극의 일부는 상기 리세스 내에 삽입되는 반도체 장치.
  4. 제 1항에 있어서,
    상기 기판으로부터 상기 제1 하부 전극의 상면까지의 높이는, 상기 기판으로부터 상기 제1 서포터 패턴의 하면까지의 높이와 같은 반도체 장치.
  5. 제 1항에 있어서,
    상기 기판으로부터 상기 제1 하부 전극의 상면까지의 높이는, 상기 기판으로부터 상기 제1 서포터 패턴의 하면까지의 높이보다 큰 반도체 장치.
  6. 기판 상의 제1 컨택 플러그;
    상기 기판 상에, 서로 마주하는 제1 면과 제2 면을 포함하는 제1 서포터 패턴;
    상기 기판과 상기 제1 서포터 패턴의 제1 면 사이에, 상기 제1 컨택 플러그와 연결되는 제1 하부 전극;
    상기 제1 하부 전극과, 상기 제1 서포터 패턴의 제1 면과, 상기 제1 서포터 패턴의 제2 면 상의 유전막; 및
    상기 유전막 상의 상부 전극을 포함하고,
    상기 제1 하부 전극의 상면은 상기 유전막과 접촉하는 부분과 비접촉하는 부분을 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제1 하부 전극의 상면은, 상기 제1 서포터 패턴의 제1 면과 접하는 반도체 장치.
  8. 제 6항에 있어서,
    상기 제1 서포터 패턴은, 상기 제1 서포터 패턴의 제1 면에 형성된 리세스를 포함하고,
    상기 제1 하부 전극의 일부는 상기 리세스 내에 삽입되는 반도체 장치.
  9. 제 6항에 있어서,
    상기 기판으로부터 상기 제1 서포터 패턴의 제1 면까지의 높이는, 상기 기판으로부터 상기 제1 하부 전극의 상면까지의 높이와 같은 반도체 장치.
  10. 제 6항에 있어서,
    상기 기판으로부터 상기 제1 하부 전극의 상면까지의 높이는, 상기 기판으로부터 상기 제1 서포터 패턴의 제1 면까지의 높이보다 큰 반도체 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102667897B1 (ko) * 2018-01-03 2024-05-23 삼성전자주식회사 지지 패턴을 포함하는 반도체 장치
KR102557019B1 (ko) * 2018-07-02 2023-07-20 삼성전자주식회사 반도체 메모리 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011151113A (ja) * 2010-01-20 2011-08-04 Elpida Memory Inc キャパシタ、該キャパシタを備える半導体装置および半導体装置の製造方法
JP2011166071A (ja) * 2010-02-15 2011-08-25 Elpida Memory Inc 半導体装置およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4897201B2 (ja) * 2004-05-31 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置
KR101022670B1 (ko) 2008-07-18 2011-03-22 주식회사 하이닉스반도체 다층의 필라형 전하저장전극을 구비한 반도체장치 및 그제조 방법
JP2010129770A (ja) 2008-11-27 2010-06-10 Elpida Memory Inc 半導体装置およびその製造方法
KR20110089028A (ko) 2010-01-29 2011-08-04 주식회사 하이닉스반도체 필라형 전하저장전극을 구비한 캐패시터 제조 방법
KR20120042574A (ko) 2010-10-25 2012-05-03 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101780050B1 (ko) 2011-02-28 2017-09-20 삼성전자주식회사 반도체 기억 소자 및 반도체 기억 소자의 형성 방법
KR101800419B1 (ko) 2011-03-14 2017-11-23 삼성전자주식회사 반도체 소자 및 그 제조방법
JP5723243B2 (ja) 2011-08-11 2015-05-27 東京エレクトロン株式会社 成膜方法、これを含む半導体装置の製造方法、成膜装置、及び半導体装置
JP2014022457A (ja) 2012-07-13 2014-02-03 Ps4 Luxco S A R L 半導体装置及びその製造方法
KR20140048505A (ko) 2012-10-16 2014-04-24 삼성전자주식회사 라인 타입 더블 패턴을 이용한 커패시터를 갖는 반도체 및 반도체 제조 방법
JP2014165230A (ja) 2013-02-22 2014-09-08 Ps4 Luxco S A R L 半導体装置の製造方法
KR102085523B1 (ko) 2013-10-02 2020-03-06 삼성전자 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011151113A (ja) * 2010-01-20 2011-08-04 Elpida Memory Inc キャパシタ、該キャパシタを備える半導体装置および半導体装置の製造方法
JP2011166071A (ja) * 2010-02-15 2011-08-25 Elpida Memory Inc 半導体装置およびその製造方法

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