JP2014165230A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】隣接する下部電極同士が接触して不良となるのを防止する半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１上に犠牲層（シリコン酸化膜７）を形成する工程と、犠牲層にシリンダホール１１を形成する工程と、シリンダホール１１内面に下部電極１２を形成すると同時に犠牲層の上面を露出させる工程と、下部電極１２の上端部１２aを犠牲層の上面から上方に突き出させる工程と、全面に下部電極１２のサポート膜(カーボン膜２１)を形成する工程と、サポート膜に開口を形成すると同時に開口内に犠牲層の上面を露出させる工程と、開口からエッチング液を拡散させ犠牲層を全て除去する工程と、サポート膜を選択的に除去すると同時に下部電極１２の表面を全て露出させる工程と、下部電極１２の表面に容量絶縁膜を形成する工程と、を有する。
【選択図】図６

Description

本発明は、半導体装置の製造方法に関する。

近年、半導体装置の微細化により、高アスペクト比のキャパシタを有するＤＲＡＭ（Dynamic Random Access Memory）では、キャパシタを構成する下部電極の薄膜化によって機械的強度が低下し、下部電極自体が製造途中で倒壊する問題が発生している。

この問題を回避するために、複数の下部電極の外周側面部を連結する絶縁膜の梁を形成する技術が特開２００３−２９７９５２号公報（特許文献１）に開示されている。

しかし、さらに微細化されて下部電極の膜厚が薄くなると、倒壊の問題は回避できるものの、絶縁膜の梁自体が有するストレスに起因して、下部電極が梁自体の変形に引きずられるように捩れて隣接下部電極同士が接触し不良となる問題が顕在化するようになってきた。

また、微細化によって、隣接下部電極の間隔が狭くなると、梁の下に位置する下部電極表面への容量絶縁膜や上部電極の形成が困難となる問題が顕在化してきた。

特開２００３−２９７９５２号公報

本発明は、上記従来技術の問題点を解決するものであり、隣接する下部電極同士が接触して不良となるのを防止することが可能な半導体装置の製造方法を提供する。

本発明の一態様に係る半導体装置の製造方法は、
半導体基板上に犠牲層を形成する工程と、
前記犠牲層にシリンダホールを形成する工程と、
前記シリンダホールの内面を含む全面に下部電極材料を形成する工程と、
前記犠牲層の上面に形成された前記下部電極材料を除去して前記シリンダホール内面に下部電極を形成すると同時に前記犠牲層の上面を露出させる工程と、
露出した前記犠牲層の上面をエッチバックして前記下部電極の上端部を前記犠牲層の上面から上方に突き出させる工程と、
全面に下部電極のサポート膜を形成する工程と、
前記サポート膜に開口を形成すると同時に前記開口内に前記犠牲層の上面を露出させる工程と、前記開口からエッチング液を拡散させ前記犠牲層を全て除去する工程と、
前記サポート膜を選択的に除去すると同時に前記下部電極の表面を全て露出させる工程と、前記下部電極の表面に容量絶縁膜を形成する工程と、を有することを特徴とする。

本発明によれば、隣接する下部電極同士が接触して不良となるのを防止することができる。

本発明の第１の実施形態に係る半導体装置の製造方法を示す図であり、ＤＲＡＭのメモリセル部と周辺回路部のシリンダー開口エッチング工程の平面図である。 本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す図１のＢ−Ｂ断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す図１のＢ−Ｂ断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す平面図である。 本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す図４のＢ−Ｂ断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す図４のＢ−Ｂ断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す平面図である。 本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す図７のＢ−Ｂ断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す平面図である。 本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す図９のＢ−Ｂ断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す図であり、ＤＲＡＭの容量を形成し金属配線形成後のＢ−Ｂ断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示すＢ−Ｂ断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す平面図である。 本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す図１３のＢ−Ｂ断面図である。 関連技術に係るＤＲＡＭのメモリセル部と周辺回路部のサポート窒化膜エッチング工程の平面図である。 図１５のＢ−Ｂ断面図である。 ＤＲＡＭの容量を形成し金属配線形成後の図１５のＢ−Ｂ断面図である。

（関連技術）
本発明の実施形態を説明する前に、本発明の実施形態に係る半導体装置の製造方法に関し、発明者が実施した検討結果について図１５〜図１７を用いて説明する。ここで、図１５はＤＲＡＭのメモリセル部と周辺回路部のサポート窒化膜エッチング工程の平面図であり、図１６は図１５のＢ−Ｂ断面図であり、図１７はＤＲＡＭの容量を形成し金属配線形成後の図１５のＢ−Ｂ断面図である。

最初に、図１５の平面図および図１６の断面図を参照する。

半導体装置１００は、ＤＲＡＭのメモリセル部２と周辺回路部３とで構成されている。トランジスタ等の半導体素子が形成された半導体基板１の上に、層間絶縁膜４を形成し、層間絶縁膜４を貫通して、半導体基板１に接続する容量コンタクト６ａを形成する。その後、容量コンタクト６ａを埋め込むように、層間絶縁膜４上にポリシリコン等を堆積し、エッチバックして容量コンタクトプラグ６を形成する。

次に、容量コンタクトプラグ６を覆うように、ストッパーシリコン窒化膜５を形成する。

次に、ストッパーシリコン窒化膜５上に、シリンダー形成用のシリコン酸化膜（図示せず）を堆積する。

次に、フッ化水素酸を用いたウェットエッチング技術により、シリンダー形成用のシリコン酸化膜（図示せず）を除去するときの下部電極１２の支えとなるサポート窒化膜３１を形成する。

その後、シリンダー開口用ハードマスク（図示せず）をマスクに、ストッパーシリコン窒化膜５、シリンダー形成用のシリコン酸化膜（図示せず）を貫通してエッチングし、シリンダー１１が形成される。

この時、シリンダー開口パターニングのばらつきにより、シリンダー１１の開口径は均一に形成できず、開口径の大きいシリンダー１１ａが形成されてしまう。開口径が大きいシリンダー１１ａと通常の開口径のシリンダー１１に挟まれたシリンダー形成用のシリコン酸化膜に狭い面積部分２５が形成される。

このシリンダー１１の開口部内壁を覆うように窒化チタン等でキャパシタ素子の下部電極１２を形成し、全面エッチバックにより分離する。

次に、シリンダーサポートリソグラフィ時にレジストがシリンダー内に入らないようにプラズマ酸化膜（図示せず）を形成し、レジストにてパターニングを行い、サポート窒化膜３１をドライエッチング技術を用いてエッチングする。

次に、フッ化水素酸を用いたウェットエッチング技術により、シリンダー形成用のシリコン酸化膜を除去する。この時、下部電極１２には、支えとなるサポート窒化膜３１が梁として存在しているため下部電極１２の倒れは発生しない。

次に、図１７に示すように、下部電極１２の表面を覆うように容量絶縁膜１３を形成する。

次に、容量絶縁膜１３を形成した後に、窒化チタン１４ａ、Ｂ−ＳｉＧｅ１４ｂを積層し、キャパシタ素子の上部電極１４を形成する。

この時、関連術では、サポート窒化膜３１が存在するため、サポート窒化膜３１下の下部電極１２の撚れ１２ｂが発生しやすくなり、開口径が大きいシリンダー１１ａの隣の狭い面積部分２５に成膜時の反応ガスが入り込まなくなることによる容量絶縁膜１３や上部電極１４の成膜不良１３ａ、１４cも発生する。

その後、上部層間絶縁膜１６を形成し、配線形成工程を繰り返すことでタングステンプラグ１７、金属配線１８を形成し、半導体装置１００を形成する。

上記関連技術に係る半導体装置の製造方法では、シリンダー形成用のシリコン酸化膜を除去するときに下部電極１２の倒れを防止するためのサポート窒化膜３１の梁を使用しているため、サポート窒化膜下の下部電極１２の撚れ１２ｂが発生しやすくなり、開口径が大きいシリンダー１１ａと通常の開口径のシリンダー１１に挟まれた狭い面積部分２５に成膜時の反応ガスが入り込まなくなることによる容量絶縁膜１３や上部電極１４の成膜不良１３ａ、１４ｃも発生する。

本発明は、上記関連技術の問題点を解決するものであり、隣接する下部電極同士が接触して不良となるのを防止することが可能な半導体装置の製造方法を提供する。

（本発明の実施の形態）
以下、図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

（第１の実施形態）
図１〜図１１は、本発明の第１の実施形態に係る半導体装置１００の製造方法を示す図である。ここで、図１は、ＤＲＡＭのメモリセル部と周辺回路部のシリンダー開口エッチング工程の平面図であり、図２，３は、図１のＢ−Ｂ断面図である。図４，７，９は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す平面図であり、図５，６は、図４のＢ−Ｂ断面図、図８は図７のＢ−Ｂ断面図、図１０は図９のＢ−Ｂ断面図である。図１１はＤＲＡＭの容量を形成し金属配線形成後のＢ−Ｂ断面図である。

以下、図１〜図１１を用いて、本発明の第１の実施形態に係る半導体装置１００の製造方法について説明する。

最初に、図１の平面図および図２の断面図を参照する。

半導体装置１００はＤＲＡＭのメモリセル部２と周辺回路部３とで構成される。トランジスタ等の半導体素子が形成された半導体基板１の上に、層間絶縁膜４を形成し、層間絶縁膜４を貫通して、半導体基板１に接続する容量コンタクト６ａを形成する。その後、容量コンタクト６ａを埋め込むように、層間絶縁膜４上にポリシリコン等を堆積し、エッチバックして容量コンタクトプラグ６を形成する。

次に、容量コンタクトプラグ６を覆うように、ストッパーシリコン窒化膜５を形成する。

次に、ストッパーシリコン窒化膜５上に、シリンダー形成用のシリコン酸化膜（犠牲層）７を堆積する。

この時、上記関連技術では、シリンダー形成用のシリコン酸化膜７がウェットエッチングで除去されるときの下部電極１２の支えとなるサポート窒化膜を形成するが、本発明では形成しない。

次に、シリンダー開口用ハードマスク（図示せず）をマスクとして用いて、ストッパーシリコン窒化膜５、シリンダー形成用のシリコン酸化膜７を貫通して、ドライエッチングしてシリンダー１１を形成する。

この時、シリンダー開口パターニングのばらつきにより、シリンダー１１の開口径は均一に形成できず、開口径の大きいシリンダー１１ａが形成されてしまう。開口径が大きいシリンダー１１ａと通常の開口径のシリンダー１１に挟まれたシリンダー形成用のシリコン酸化膜７に狭い面積部分２５が形成される。

次に、シリンダー１１、１１ａの開口部内壁を覆うように窒化チタン等でキャパシタ素子の下部電極１２を形成する。

次に、図３に示すように、下部電極１２を全面エッチバックし、繋がっている下部電極１２を分離する。この時、下部電極１２の先端部１２ａの側面に、その後に形成されるシリンダー形成用のシリコン酸化膜７のウェットエッチング時の支えとなるカーボン膜２１（図５参照）の膜厚がＺｎｍ以上になるように、シリンダー形成用のシリコン酸化膜７の上面７ａよりＺｎｍ露出するように、シリンダー形成用のシリコン酸化膜７も同時にエッチバックする。

次に、図４の平面図、図５の断面図の示すように、シリンダー形成用のシリコン酸化膜７のウェットエッチング時の支えとなるサポート膜としてのカーボン膜２１、マスク酸化膜２２を形成する。

次に、レジスト（図示せず）を、その後のシリンダー形成用のシリコン酸化膜７の除去時にフッ化水素酸がメモリセル内に入っていくようにパターニングし、ドライエッチング技術を用いてマスク酸化膜２２を途中までエッチングし、その後にレジストを除去する。ここで、マスク酸化膜２２を完全にエッチングしないのは、レジストを除去する時に、同時にカーボン膜２１がエッチングされるのを防止するためである。

次に、図６に示すように、マスク酸化膜２２をマスクとして用いてドライエッチング技術を用いてカーボン膜２１を完全に開口する。

次に、図７の平面図、図８の断面図に示すように、フッ化水素酸を用いたウェットエッチング技術により、シリンダー形成用のシリコン酸化膜７を除去する。この時、下部電極１２には、支えとなるカーボン膜２１が梁として存在しているため下部電極１２の倒れは発生しない。

また、カーボン膜２１の開口部を介してフッ化水素酸が浸入していくため、カーボン膜２１の下のシリンダー形成用のシリコン酸化膜７を全て除去することができる。

次に、図９の平面図、図１０の断面図に示すように、不要となった梁のカーボン膜２１を酸素アッシングにより除去する。ここで、酸素アッシングで梁のカーボン膜２１を除去しているため、梁のカーボン膜２１がなくなっても下部電極１２の倒れは発生しない。

次に、図１１に示すように、下部電極１２の表面を覆うように容量絶縁膜１３を形成する。

次に、容量絶縁膜１３を形成した後に、窒化チタン１４ａ、Ｂ−ＳｉＧｅ１４ｂを積層し、キャパシタ素子の上部電極１４を形成する。

この時、本発明では、上記関連技術のようなサポート窒化膜３１が存在しない。このため、サポート窒化膜３１下の下部電極１２の撚れ１２ｂ（図１７参照）は発生しないし、開口径が大きいシリンダー１１ａと通常の開口径のシリンダー１１に挟まれた狭い面積部分２５に成膜時の反応ガスが入り込まなくなることによる容量絶縁膜１３や上部電極１４の成膜不良も発生しない。

その後、上部層間絶縁膜１６を形成し、配線形成工程を繰り返すことでタングステンプラグ１７、金属配線１８を形成し、半導体装置１００が完成する。

上記本発明の第１の実施形態に係る半導体装置の製造方法では、シリンダー形成用のシリコン酸化膜（犠牲層）７を除去するときに下部電極１２の倒れを防止するためのサポート窒化膜の梁を使用せず、カーボン膜（サポート膜）２１の梁を使用している。

また、このカーボン膜２１の梁もシリンダー形成用のシリコン酸化膜７を除去後に酸素アッシングにて除去しているため、図１７に示すようなサポート窒化膜３１下の下部電極１２の撚れ１２ｂは発生しない。さらに、開口径が大きいシリンダー１１ａと通常の開口径のシリンダー１１に挟まれた狭い面積部分２５に成膜時の反応ガスが入り込まなくなることによる容量絶縁膜１３や上部電極１４の成膜不良も発生しない。

（第２の実施形態）
次に、図１２〜図１４を参照して、本発明の第２の実施形態による半導体装置１００の製造方法について説明する。ここで、図１２はＢ−Ｂ断面図であり、図１３は平面図であり、図１４は図１３のＢ−Ｂ断面図である。

図３までは、第１の実施形態と同じ工程にて製造する。

次に、図１２に示すように、シリンダー形成用のシリコン酸化膜７のウェットエッチング時の支えとなるカーボン膜（サポート膜）２１を形成する。

この時、下部電極１２の先端部１２ａが、シリンダー形成用のシリコン酸化膜７の上面７ａよりＺｎｍ露出するように、シリンダー形成用のシリコン酸化膜７も同時にエッチバックしている。このため、シリンダー１１を覆う部分のカーボン膜２１ｂの膜厚は、シリンダーの四重点箇所３７（図１３参照）にできたシリンダー形成用のシリコン酸化膜７上のカーボン膜２１ａの膜厚ＸｎｍよりＺｎｍ厚くなる。

次に、図１３の平面図、図１４の断面図に示すように、ドライエッチング技術を用いて、四重点箇所３７にできたシリンダー形成用のシリコン酸化膜７上のカーボン膜２１ａを膜厚Ｘｎｍ分エッチングして除去する。

この時、シリンダー１１を覆うカーボン膜２１ｂの膜厚はＺｎｍとなり、シリンダーの四重点箇所３７はシリンダー形成用のシリコン酸化膜７が露出する。この露出した部分を利用して、後に、シリンダー形成用のシリコン酸化膜７をウェットエッチングで除去する。

次に、第１の実施形態と同様に、図７〜図１１の工程を介して、半導体装置１００が完成する。

上記第２の実施形態に係る半導体装置の製造方法では、第１の実施形態と同様に、シリンダー形成用のシリコン酸化膜７を除去するときに下部電極１２の倒れを防止するためのサポート窒化膜の梁を使用せず、カーボン膜２１の梁を使用している。

また、このカーボン膜２１の梁もシリンダー形成用のシリコン酸化膜７を除去後に酸素アッシングにて除去している。このため、サポート窒化膜下の下部電極１２の撚れは発生しないし、開口径が大きいシリンダー１１ａと通常の開口径のシリンダー１１に挟まれた狭い面積部分２５に成膜時の反応ガスが入り込まなくなることによる容量絶縁膜１３や上部電極１４の成膜不良も発生しない。

さらに、カーボン膜２１の梁を形成するときに、第１の実施形態とは異なり、レジストパターニングを必要としないのでリソグラフィ工程を１工程省略することができる。

上記本発明の実施形態によれば、犠牲層（シリコン酸化膜）を除去する工程では、下部電極上端部をサポート膜（カーボン膜）で連結しているのでウエットエッチングで発生する表面張力に起因する下部電極の倒壊を回避できる。

また、熱負荷がかかる容量絶縁膜の形成工程ではストレスを有するサポート膜が除去されているので、サポート膜自体のストレスに起因する下部電極の捩れを回避できる。

さらに、サポート膜を除去した状態で、容量絶縁膜を形成するのでいずれの下部電極表面にも均一に容量絶縁膜を形成することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１ 半導体基板
２ メモリセル部
３ 周辺回路部
４ 層間絶縁膜
５ ストッパーシリコン窒化膜
６ａ 容量コンタクト
６ 容量コンタクトプラグ
７ シリコン酸化膜
１１ シリンダー
１１ａ シリンダー
１２ 下部電極
１３ 容量絶縁膜
１４ａ 窒化チタン
１４ｂ Ｂ−ＳｉＧｅ
１４ 上部電極
２１ カーボン膜
２２ マスク酸化膜
２５ 狭い面積部分

Claims (12)

1. 半導体基板上に犠牲層を形成する工程と、
   前記犠牲層にシリンダホールを形成する工程と、
   前記シリンダホールの内面を含む全面に下部電極材料を形成する工程と、
   前記犠牲層の上面に形成された前記下部電極材料を除去して前記シリンダホール内面に下部電極を形成すると同時に前記犠牲層の上面を露出させる工程と、
   露出した前記犠牲層の上面をエッチバックして前記下部電極の上端部を前記犠牲層の上面から上方に突き出させる工程と、
   全面に下部電極のサポート膜を形成する工程と、
   前記サポート膜に開口を形成すると同時に前記開口内に前記犠牲層の上面を露出させる工程と、
   前記開口からエッチング液を拡散させ前記犠牲層を全て除去する工程と、
   前記サポート膜を選択的に除去すると同時に前記下部電極の表面を全て露出させる工程と、
   前記下部電極の表面に容量絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
2. 前記犠牲層を除去する工程は、前記下部電極の上端部を前記サポート膜で連結した状態でウエットエッチングにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記ウエットエッチングを前記下部電極の上端部を前記サポート膜で連結した状態で行うことにより、前記ウエットエッチングで発生する表面張力に起因する前記下部電極の倒壊を防止することを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記容量絶縁膜を形成する工程は、前記サポート膜自体のストレスに起因する前記下部電極の捩れを回避するために、前記サポート膜が除去された状態で行われることを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。
5. 前記容量絶縁膜を形成する工程を前記サポート膜が除去された状態で行うことにより、前記下部電極の表面に均一に前記容量絶縁膜を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記犠牲層はシリコン酸化膜であり、前記サポート膜はカーボン膜であることを特徴とする請求項１から５のいずれか１項に記載の半導体装置の製造方法。
7. 前記カーボン膜上にマスク酸化膜を形成し、
   前記マスク酸化膜をマスクとして使用してドライエッチングにより前記カーボン膜を開口することを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記サポート膜を選択的に除去する工程は、前記サポート膜としての前記カーボン膜を酸素アッシングにより除去することにより行われることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
9. 前記酸素アッシングで前記カーボン膜を除去することにより、前記カーボンの除去後の前記下部電極の倒壊を防止することを特徴とする請求項６から８のいずれか１項に記載の半導体装置の製造方法。
10. 前記容量絶縁膜を形成した後に上部電極を形成する工程をさらに有することを特徴とする請求項１から９のいずれか１項に記載の半導体装置の製造方法。
11. 前記シリンダホールには、第１の開口径を有する第１のシリンダホールと、前記第１の開口径よりも大きい第２の開口径を有する第２のシリンダホールが含まれており、
    前記第１のシリンダホールと前記第２のシリンダホールに挟まれた部分に、前記容量絶縁膜又は前記上部電極を形成する際に反応ガスが入り込むことを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記反応ガスが入り込むことにより、容量絶縁膜又は前記上部電極の成膜不良の発生を防止することを特徴とする請求項１１に記載の半導体装置の製造方法。

Images