KR20030048895A - 반도체 소자의 구리 배선 형성 방법 - Google Patents

반도체 소자의 구리 배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 구리 배선 형성 방법에 관한 것으로서, 듀얼 다마신 공정에서 하부 구리 배선과 상부 구리 플러그 사이의 직접 연결을 구현함으로써 구리 플러그의 접착력을 향상시키고 구리 원자의 상호확산을 원활히 하여 구리 배선의 신뢰성을 향상시키기 위한 것이다. 본 발명에 따르면, 하부 구리 배선과 구리 배선 캡핑층이 증착된 웨이퍼 상부에 제1 층간 절연막, 식각 정지층, 제2 층간 절연막, 절연막 캡핑층을 순차적으로 증착하고 하부 구리 배선의 상부가 노출되도록 순차적으로 식각하여 트렌치와 비아 홀을 형성한 후, 결과물의 표면 굴곡을 따라 실리콘 산화막을 형성하며, 실리콘 산화막의 표면을 질화시켜 실리콘 질화막을 형성하고, 비아 홀과 트렌치의 측벽 부위에 실리콘 질화막이 잔존하도록 비아 홀 바닥에 존재하는 실리콘 질화막을 제거한다. 이어서, 결과물 전면에 구리층을 매립한 후, 비아 홀과 트렌치의 내부에 구리 플러그와 상부 구리 배선이 형성되도록 구리층을 연마하고, 상부 구리 배선 위에 구리 캡핑층을 증착한다.

Description

반도체 소자의 구리 배선 형성 방법 {METHOD FOR FORMING COPPER LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 구체적으로는 반도체 소자의 제조 방법 중에서 듀얼 다마신(dual damascene) 공정을 이용하여 구리배선을 형성하는 방법에 관한 것이다.
일반적으로, 반도체 소자의 구리 배선을 형성하는 방법으로 듀얼 다마신 공정이 주로 사용된다. 그 과정을 간단히 설명하면, 먼저 층간 절연막(InterMetal Dielectric; IMD)을 증착하고 비아 홀(via hole)과 트렌치(trench)를 형성한 후, 배리어 금속층(barrier metal layer)을 증착한다. 이어서, 구리를 매립하고 평탄화한 후 표면을 세정한다. 그리고 나서, 최종적으로 캡핑층(capping layer)을 증착한다.
이러한 듀얼 다마신 방법에 의하여 형성된 구리 배선에 있어서 가장 약한 부위는 구리 플러그(copper plug)의 내부이다. 그 원인은 크게 다음 두가지이다. 첫째, 구리 플러그는 배선의 단면적이 가장 작으므로 통전 전류밀도가 가장 높다. 둘째, 하부 구리 배선과 구리 플러그 사이의 경계면에 배리어 금속층이 존재하여 구리 원자의 상호확산을 차단시키며 접착력도 열악하다. 그러므로, 구리 배선 신뢰성 실험(EM, SM)을 진행하면, 주로 플러그 내부에 보이드(void)와 같은 결함이 발생하여 배선의 단선과 같은 불량이 발생한다.
따라서, 본 발명은 이러한 종래기술에서의 문제점들을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 하부 구리 배선과 상부 구리 플러그 사이의 직접 연결을 구현함으로써 구리 플러그의 접착력을 향상시키고 구리 원자의 상호확산을 원활히 하여 구리 배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 구리 배선 형성 방법을 제공하고자 하는 것이다.
도 1 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 구리 배선 형성 방법을 나타내는 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 하부 구리 배선11: 구리 배선 캡핑층
12, 14: 층간 절연막13: 식각 정지층
15: 절연막 캡핑층16: 비아 홀
17: 트렌치18: 실리콘 산화막
19: 실리콘 질화막20: 구리층
20a: 구리 플러그20b: 상부 구리 배선
21: 구리 캡핑층
상기 목적을 달성하기 위하여, 본 발명은 다음의 각 단계로 이루어지는 반도체 소자의 구리 배선 형성 방법을 제공한다:
하부 구리 배선과 구리 배선 캡핑층이 증착된 웨이퍼 상부에 제1 층간 절연막, 식각 정지층, 제2 층간 절연막, 절연막 캡핑층을 순차적으로 증착하고 하부 구리 배선의 상부가 노출되도록 순차적으로 식각하여 트렌치와 비아 홀을 형성하는 단계; 결과물의 표면 굴곡을 따라 실리콘 산화막을 형성하는 단계; 실리콘 산화막의 표면을 질화시켜 실리콘 질화막을 형성하는 단계; 비아 홀과 트렌치의 측벽 부위에 실리콘 질화막이 잔존하도록 비아 홀 바닥에 존재하는 실리콘 질화막을 제거하는 단계; 결과물 전면에 구리층을 매립하는 단계; 비아 홀과 트렌치의 내부에 구리 플러그와 상부 구리 배선이 형성되도록 구리층을 연마하는 단계; 및 상부 구리 배선 위에 구리 캡핑층을 증착하는 단계.
본 발명에 따른 반도체 소자의 구리 배선 형성 방법에 있어서, 제1, 제2 층간 절연막은 실리콘 산화막 또는 저유전율의 절연막으로 형성되는 것이 바람직하며, 실리콘 산화막은 플라즈마 강화 화학적 기상 증착 공정에 의하여 증착되는 것이 바람직하다. 실리콘 산화막의 증착 두께는 300~500Å인 것이 바람직하다. 또한, 실리콘 산화막의 질화 단계는 질소 및 수소 분위기에서 플라즈마 처리를 실시하여 이루어지는 것이 바람직하며, 플라즈마 처리시의 에너지는 200~400W인 것이 바람직하다.
또한, 구리층의 매립 단계는 전해도금에 의하여 이루어지는 것이 바람직하며, 이온화된 물리적 기상 증착에 의하여 구리 시드층을 500~1500Å의 두께로 증착한 후 전해도금에 의하여 비아 홀 및 트렌치에 구리를 매립하는 것이 더욱 바람직하다. 또한, 구리 캡핑층은 플라즈마 강화 화학적 기상 증착 방법에 의하여 증착되는 실리콘 질화막인 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 구리 배선 형성 방법을 나타내는 공정 단면도이다.
먼저, 도 1을 참조하면, 하부 구리 배선(10)과 구리 배선 캡핑층(11)이 증착된 웨이퍼(도시되지 않음) 상부에 제1 층간 절연막(12)을 증착한다. 이어서, 식각 정지층(13, etch stop layer)을 증착한 후, 제2 층간 절연막(14)을 증착한다. 그리고 나서, 절연막 캡핑층(15)을 증착한다. 이어서, 하부 구리 배선(10)의 상부가 노출되도록 절연막 캡핑층(15)부터 구리 배선 캡핑층(11)까지 순차적으로 식각하여 트렌치(17)와 비아 홀(16)을 형성한다.
구리 배선 캡핑층(11)은 실리콘 질화막이 바람직하게 사용될 수 있으며, 층간 절연막(12, 14)은 실리콘 산화막 또는 저유전율의 절연막이 사용된다. 식각 정지층(13)은 실리콘 질화막이 주로 사용되며, 층간 절연막(12, 14)의 식각 공정을 용이하게 조절하기 위하여 삽입된다.
이어서, 도 2에 도시된 바와 같이, 결과물 전면에 실리콘 산화막(18)을 증착한다. 이 때, 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical VaporDeposition; PECVD) 공정이 바람직하게 사용되며, 실리콘 산화막(18)은 결과물의 표면 굴곡을 따라 형성된다. 계속해서, 질소 및 수소 분위기에서 플라즈마 처리를 실시한다. 이는 실리콘 산화막(18)의 표면을 질화시킴으로써, 균일한 조성과 두께의 실리콘 질화막(도 3의 19)으로 만들기 위한 것이다. 실리콘 산화막(18)의 증착 두께는 300~500Å이며, 플라즈마 처리시의 에너지는 200~400W이다.
이어서, 도 3에 도시된 바와 같이, 이방성 식각 공정에 의하여 비아 홀(16) 바닥에 존재하는 실리콘 질화막을 제거한 후, 세정 공정을 실시한다. 이 때, 이방성 식각 공정을 진행하며, 트렌치(17) 및 비아 홀(16)의 측벽 부위에는 일정 두께의 실리콘 질화막(19)이 잔존한다. 잔존하는 실리콘 질화막(19)은 구리 원자의 확산을 막는 확산 방지막의 역할을 수행한다.
이어서, 알에프 스퍼터링(RF sputtering) 세정 또는 수소 환원 세정 공정에 의하여 비아 홀(16)에 노출된 하부 구리 배선(10)의 표면을 세정한 후, 도 4에 도시된 바와 같이, 구리(20)를 매립하고 후속 열처리 공정을 진행한다. 구리의 매립 방법으로는 매립 특성 및 물성이 우수한 전해도금 방법이 유리하다. 바람직하게는, 이온화된 물리적 기상 증착(ionized physical vapor deposition) 방법에 의하여 구리 시드층(seed layer)을 500~1500Å의 두께로 증착한 후에 전해도금 방법에 의하여 비아 홀(16) 및 트렌치(17)에 구리(20)를 매립한다. 후속 열처리 공정의 목적은 구리층(20) 결정립의 크기를 증가시키고 안정화시키기 위함이다. 급속 열처리 공정(Rapid Thermal Process; RTP)을 이용하여 열처리할 경우에는 150~400℃에서 2분 이내로 실시한다.
이어서, 도 5에 도시된 바와 같이, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정에 의하여 구리 플러그(20a) 및 상부 구리 배선(20b)를 제외한 나머지 표면 부분(즉, 도 4의 구리층(20) 상부 및 절연막 캡핑층(15))을 제거한다. 그 다음에 표면 세정 공정을 진행함으로써 화학적 기계적 연마 공정에 의하여 유발된 표면 결함 및 불순물 입자 등을 제거한다.
계속해서, 도 6에 도시된 바와 같이, 상부 구리 배선(20b)의 표면에 생성된 구리 자연 산화막을 환원시킨 후, 공기 중에 노출시키지 않은 채로 구리 캡핑층(21)을 증착한다. 구리 캡핑층(21)은 실리콘 질화막이 바람직하게 사용되며, 플라즈마 강화 화학적 기상 증착 방법에 의하여 증착된다. 구리 캡핑층(21)은 구리 배선(20b) 내의 구리 원자가 제2 층간 절연막(14)으로 확산되어 배선 사이의 전류누설을 유발하는 것을 방지하기 위한 것이다.
이상 설명한 바와 같이, 본 발명에 따른 구리 배선 형성 방법은 실리콘 질화막을 구리 배선에 대한 장벽층으로 사용함으로써 기존에 하부 구리 배선과 구리 플러그 사이에 형성시키던 탄탈륨 또는 탄탈륨 질화물로 된 배리어 금속층의 사용을 피할 수 있다. 즉, 하부 구리 배선과 구리 플러그를 직접 연결시켜 접착력을 향상시키고 배선간 구리 원자의 상호확산을 가능하게 한다. 따라서, 구리 배선의 신뢰성 향상을 기대할 수 있다. 또한, 트렌치 및 비아 홀 측벽에 잔존하는 실리콘 질화막이 구리 원자의 확산 방지막의 역할을 수행하며, 스텝 커버리지(step coverage)가 우수한 증착법을 사용하므로 비아 매립 특성이 향상되는 효과도 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (9)

  1. 하부 구리 배선과 구리 배선 캡핑층이 증착된 웨이퍼 상부에 제1 층간 절연막, 식각 정지층, 제2 층간 절연막, 절연막 캡핑층을 순차적으로 증착하고 상기 하부 구리 배선의 상부가 노출되도록 순차적으로 식각하여 트렌치와 비아 홀을 형성하는 단계;
    결과물의 표면 굴곡을 따라 실리콘 산화막을 형성하는 단계;
    상기 실리콘 산화막의 표면을 질화시켜 실리콘 질화막을 형성하는 단계;
    상기 비아 홀과 상기 트렌치의 측벽 부위에 상기 실리콘 질화막이 잔존하도록 상기 비아 홀 바닥에 존재하는 상기 실리콘 질화막을 제거하는 단계;
    결과물 전면에 구리층을 매립하는 단계;
    상기 비아 홀과 상기 트렌치의 내부에 구리 플러그와 상부 구리 배선이 형성되도록 상기 구리층을 연마하는 단계; 및
    상기 상부 구리 배선 위에 구리 캡핑층을 증착하는 단계를 포함하여 이루어지는 반도체 소자의 구리 배선 형성 방법.
  2. 제 1 항에 있어서, 상기 제1, 제2 층간 절연막은 실리콘 산화막 또는 저유전율의 절연막으로 형성되는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  3. 제 1 항에 있어서, 상기 실리콘 산화막은 플라즈마 강화 화학적 기상 증착 공정에 의하여 증착되는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  4. 제 1 항에 있어서, 상기 실리콘 산화막의 질화 단계는 질소 및 수소 분위기에서 플라즈마 처리를 실시하여 이루어지는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  5. 제 3 항에 있어서, 상기 실리콘 산화막의 증착 두께는 300~500Å인 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  6. 제 4 항에 있어서, 상기 플라즈마 처리시의 에너지는 200~400W인 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  7. 제 1 항에 있어서, 상기 구리층의 매립 단계는 전해도금에 의하여 이루어지는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  8. 제 7 항에 있어서, 상기 구리층의 매립 단계는 이온화된 물리적 기상 증착에 의하여 구리 시드층을 500~1500Å의 두께로 증착하는 단계와 전해도금에 의하여 상기 비아 홀 및 상기 트렌치에 구리를 매립하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  9. 제 1 항에 있어서, 상기 구리 캡핑층은 플라즈마 강화 화학적 기상 증착 방법에 의하여 증착되는 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
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KR1020010078942A KR20030048895A (ko) 2001-12-13 2001-12-13 반도체 소자의 구리 배선 형성 방법

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* Cited by examiner, † Cited by third party
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US9953864B2 (en) 2016-08-30 2018-04-24 International Business Machines Corporation Interconnect structure

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