TW202040799A - 用於３ｄ ｎａｎｄ應用之記憶體單元製造 - Google Patents

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substrate
opening
metal
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姜昌錫
北島知彦
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美商應用材料股份有限公司
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Abstract

本揭露書的實施例提供一種用於形成具有精確輪廓和尺寸控制的階梯狀結構的設備和方法，用於製造三維（3D）堆疊的記憶體單元半導體裝置。在一個實施例中，一種記憶體單元裝置包括：膜堆疊，包含在基板上水平地形成的交替對的介電層和導電結構；及開口，形成在膜堆疊中，其中開口填充有金屬介電層、多層結構和中心填充層，其中開口中的金屬介電層與導電結構相接。

Description

用於3D　NAND應用之記憶體單元製造
本揭露書的實施例大體上關於製造垂直型記憶體單元半導體裝置的方法，並且更具體地關於製造用於半導體製造應用的具有階梯狀結構的垂直型記憶體單元半導體裝置的方法。
對於半導體裝置的下一代超大型積體電路（VLSI）和極大型積體電路（ULSI）而言，可靠地產生亞半微米和較小的特徵是關鍵的技術挑戰之一。然而，隨著電路技術的極限的不斷推進，VLSI和ULSI互連技術的縮小尺寸對處理能力提出了額外的要求。在基板上可靠地形成閘極結構對於VLSI和ULSI的成功以及對提高電路密度和單個基板和晶粒品質的持續努力至關重要。
圖案化的遮罩（諸如光阻層）通常用於藉由蝕刻處理在基板上形成結構（諸如閘極結構、淺溝槽隔離（STI）、咬合線及類似者）。圖案化的遮罩傳統地藉由使用光刻處理將具有期望的臨界尺寸的圖案光學轉移到光阻層上來製造。將光阻層接著顯影，以移除光阻的不期望部分，從而在剩餘的光阻中產生開口。
為了使得能夠製造下一代裝置和結構，經常利用半導體記憶體晶片的三維（3D）堆疊來提高電晶體的效能。藉由以三維尺寸代替傳統的二維尺寸佈置電晶體，可將多個電晶體彼此非常靠近地放置在積體電路（IC）中。半導體晶片的三維（3D）堆疊可減少導線長度並保持較低的佈線延遲。在製造半導體晶片的三維（3D）堆疊中，經常利用階梯狀結構以允許在其上設置多個互連結構，從而形成高密度的垂直電晶體裝置。
當在設置於基板上的膜堆疊中形成階梯狀結構時，重複執行蝕刻處理以及光阻修整處理，以藉由順序地修整的光阻層作為蝕刻遮罩來蝕刻膜堆疊。在第1A圖中描繪的示例性實施例中，修整的光阻層（未顯示）可用作蝕刻遮罩層，以將結構轉移到設置在基板104上的膜堆疊120上，以在基板104上形成階梯狀結構110，用於形成半導體裝置100。膜堆疊120通常包括層120a、120b（顯示為120a1 、120b1 、120a2 、120b2 、……、120a5 、120b5 ）的交替層，無論是導電層或絕緣層，如第1B圖所示。在蝕刻期間，光阻層被順序地修整為不同的尺寸，同時用作蝕刻遮罩以形成具有不同寬度的階梯狀結構110。
在基板104上製造階梯狀結構110期間，在階梯狀結構110中形成的每個階梯都具有其預期的寬度，以允許在其上形成通道125（如，開口），如第1A圖和第1B圖所示。在需要更高的裝置效能的一些實施例中，可利用不同材料的交替層120a、120b。例如，當需要更高的裝置效能的電遷移率時，經常在階梯狀結構110中使用金屬導電材料。在一個實例中，可從階梯狀結構110中移除交替層120a、120b的第二層120b（在第1B圖中顯示為120b1 、……、120b5 ）並用含金屬層150代替，如第1C圖所描繪，以提高裝置100的電效能。然而，當從階梯狀結構110移除原來的第二層120b（在第1B圖中顯示為120b1 、……、120b5 ）以替換或插入如第1C圖所描繪的含金屬層150時，由於在界面處的蝕刻選擇性，經常在含金屬層150之間的界面130處發現殘留物及/或表面粗糙度152，從而在界面130處產生不良的電接觸，最終導致裝置故障或電效能下降。
因此，存在有用於形成具有精確輪廓和尺寸控制的階梯狀結構，以用於半導體裝置的三維（3D）堆疊的改進方法和設備的需求。
本揭露書的實施例提供一種用於形成具有精確輪廓和尺寸控制的階梯狀結構的設備和方法，用於製造三維（3D）堆疊的記憶體單元半導體裝置。在一個實施例中，一種記憶體單元裝置包括：膜堆疊，包含在基板上水平地形成的交替對的介電層和導電結構；及開口，形成在膜堆疊中，其中開口填充有金屬介電層、多層結構和中心填充層，其中開口中的金屬介電層與導電結構相接。
在另一個實施例中，一種在基板上的記憶體裝置的方法，包括以下步驟：在包括第一層和第二層的膜堆疊中形成開口；選擇性地氧化第一層，以在第一層的側壁上形成氧化層；用包含金屬介電層的一或多個層填充開口；從膜堆疊選擇性地移除第一層，以暴露氧化層；從膜堆疊選擇性地移除氧化層，以在膜堆疊中界定空間；及以導電結構填充空間。
在又一個實施例中，一種在基板上形成階梯狀結構的方法，包括以下步驟：選擇性地氧化包含第一層和第二層的膜堆疊中的第一層；形成與氧化層接觸的金屬介電層；選擇性地移除第一層，以暴露氧化層；從膜堆疊移除氧化層；及形成與金屬介電層接觸的導電結構。
本揭露書提供了用於在基板上形成階梯狀結構的方法，用於半導體裝置的三維（3D）記憶體單元。在一個實例中，可藉由在界面處利用保護性氧化層（如，犧牲氧化層）以及選擇性沉積和選擇性圖案化/蝕刻處理來獲得在製造期間的良好的界面管理、優異的電效能和良好的處理控制。在一個實例中，一種形成用於三維（3D）堆疊的半導體裝置的記憶體單元的方法可在當從膜堆疊移除某種類型的材料以形成階梯狀結構時，利用保護/犧牲氧化層。因此，在移除處理期間，界面可保持受保護和完整，從而提供界面輪廓和形貌的良好控制。結果，當隨後在其中形成導電結構時，可在界面處獲得良好的電接觸，從而為記憶體單元提供期望的電效能。
第2圖是適合用於執行電漿沉積處理（如，電漿增強CVD或金屬有機CVD）的電漿處理腔室232的橫截面圖，電漿沉積處理可用作半導體裝置製造的半導體互連結構。處理腔室232可為可從加州聖克拉拉市的應用材料公司購得的適合的CENTURA® 、PRODUCER® SE或PRODUCER® GT或PRODUCER® XP處理系統。可想到其他處理系統（包括由其他製造商生產的彼等處理系統）可從於此描述的實施例受益。
處理腔室232包括腔室主體251。腔室主體251包括界定內部容積226的蓋225、側壁201和底壁222。
在腔室主體251的內部容積126中提供了基板支撐基座250。基座250可由鋁、陶瓷、氮化鋁和其他合適的材料製成。在一個實施例中，基座250由陶瓷材料（諸如氮化鋁）製成，陶瓷材料是適合在高溫環境（諸如電漿處理環境）中使用的材料，而不會引起基座250的熱損壞。基座250可使用提升機構（未顯示）在腔室主體251內側在垂直方向上移動。
基座250可包括適於控制支撐在基座250上的基板290的溫度的嵌入式加熱器元件270。在一個實施例中，可藉由將來自電源供應器206的電流施加到加熱器元件270而電阻式加熱基座250。在一個實施例中，加熱器元件270可由封裝在鎳鐵鉻合金（如，INCOLOY® ）護套管中的鎳鉻導線製成。從電源供應器206供應的電流由控制器210調節，以控制由加熱器元件270產生的熱量，從而以任何合適的溫度範圍在膜沉積期間將基板290和基座250保持在基本恆定的溫度。在另一個實施例中，可根據需要將基座保持在室溫下。在又一個實施例中，基座250還可根據需要包括冷卻器（未顯示），以根據需要將基座250冷卻至比室溫低的範圍。可調整所供應的電流以選擇性地將基座250的溫度控制在約攝氏100度至約攝氏700度之間。
溫度感測器272（諸如熱電偶）可嵌入在基板支撐基座250中，以傳統方式監視基座250的溫度。控制器210使用測得的溫度來控制供應給加熱器元件270的功率，以將基板保持在期望的溫度。
基座250通常包括穿過其中設置的複數個提升銷（未顯示），提升銷配置成從基座250提升基板290，並以傳統方式促進與機器人（未顯示）交換基板290。
基座250包含用於將基板290保持在基座250上的至少一個電極292。電極292由夾持功率源208驅動，以產生將基板290保持到基座表面的靜電力，如眾所皆知地。替代地，可藉由夾緊、真空或重力將基板290保持到基座250。
在一個實施例中，基座250配置成具有嵌入其中的電極292的陰極，電極292耦合到至少一個RF偏壓功率源，在第2圖中被顯示為兩個RF偏壓功率源284、286。儘管第2圖中描繪的實例顯示了兩個RF偏壓功率源284、286，應注意RF偏壓功率源的數量可根據需要為任意數量。RF偏壓功率源284、286耦合在設置在基座250中的電極292和另一電極（諸如處理腔室232的氣體分配板242或蓋225）之間。RF偏壓功率源284、286激發並維持由設置在處理腔室232的處理區域中的氣體所形成的電漿放電。
在第2圖所描繪的實施例中，雙RF偏壓功率源284、286通過匹配電路204耦合到設置在基座250中的電極292。RF偏壓功率源284、286產生的信號是通過單次饋送而通過匹配電路204輸送到基座250，以使提供在電漿處理腔室232中的氣體混合物離子化，從而提供用於執行沉積或其他電漿增強處理所需的離子能量。RF偏壓功率源284、286通常能夠產生具有從約50 kHz到約200 MHz的頻率及在約0瓦到約5000瓦之間的功率的RF信號。
真空泵202耦合到形成在腔室主體251的底部222中的埠。真空泵202用以維持腔室主體251中的期望氣體壓力。真空泵202還從腔室主體251排空後處理氣體和處理的副產物。
處理腔室232包括通過處理腔室232的蓋225耦合的一個或多個氣體輸送通道244。氣體輸送通道244和真空泵202位於處理腔室232的相對端以在內部容積226內引起層流，以最小化顆粒污染。
氣體輸送通道244通過遠程電漿源（RPS）248耦合到氣體面板293，以將氣體混合物提供到內部容積226中。在一個實施例中，通過氣體輸送通道244供應的氣體混合物可進一步通過設置在氣體輸送通道244下方的氣體分配板242輸送。在一個實例中，具有複數個孔243的氣體分配板242在基座250上方耦合至腔室主體251的蓋225。氣體分配板242的孔243用以將來自氣體面板293的處理氣體引入到腔室主體251中。孔243可具有不同的尺寸、數量、分佈、形狀、設計和直徑，以促進用於不同處理要求的各種處理氣體的流動。電漿由離開氣體分配板242的處理氣體混合物形成，以增強處理氣體的熱分解，從而導致材料沉積在基板290的表面291上。
氣體分配板242和基板支撐基座250可在內部容積226中形成一對間隔開的電極。一或多個RF源247通過匹配網絡245向氣體分配板242提供偏壓電勢，以促進在氣體分配板242和基座250之間產生電漿。替代地，RF源247和匹配網絡245可耦合到氣體分配板242、基板支撐基座250，或耦合到氣體分配板242和基板支撐基座250兩者，或耦合到設置在腔室主體251外部的天線（未顯示）。在一個實施例中，RF源247可以約30 kHz至約13.6 MHz的頻率在約10瓦與約3000瓦之間提供。替代地，RF源247可為微波發生器，其向氣體分配板242提供微波功率，微波功率有助於在內部容積226中產生電漿。
可從氣體面板293供應的氣體的實例可包括含矽氣體、氟連續氣體、含氧氣體、含氫氣體惰性氣體和載氣。反應氣體的合適實例包括含矽氣體（諸如SiH4 、Si2 H6 、SiF4 、SiH2 Cl2 、Si4 H10 、Si5 H12 、TEOS及類似者）。合適的載氣包括氮氣（N2 ）、氬氣（Ar）、氫氣（H2 ）、烷烴、烯烴、氦氣（He）、氧氣（O2 ）、臭氧（O3 ）、水蒸氣（H2 O）及類似者。
在一個實施例中，遠程電漿源（RPS）248可被替代地耦合到氣體輸送通道244，以幫助從由氣體面板293供應到內部容積226中的氣體形成電漿。遠程電漿源248將由氣體面板293提供的氣體混合物形成的電漿提供給處理腔室232。
控制器210包括中央處理單元（CPU）212、記憶體216和支援電路214，其用以控制處理順序並調節來自氣體面板293的氣體流量。CPU 212可為可在工業環境中使用的任何形式的通用電腦處理器。軟體常式可儲存在記憶體216 (諸如隨機存取記憶體、唯讀記憶體)、軟碟或硬碟驅動器，或其他形式的數位儲存器中。支援電路214按傳統方式耦合到CPU 212，並且可包括快取記憶體、時脈電路、輸入/輸出系統、電源供應器及類似者。在控制器210和處理腔室232的各個部件之間的雙向通信通過統稱為信號匯流排218的眾多信號電纜進行處理，其中一些信號電纜如第2圖所示。
第3圖是用於蝕刻金屬層的示例性處理腔室300的簡化橫截面圖。示例性處理腔室300適於從基板290移除一或多個膜層。可適以從本發明中受益的處理腔室的一個實例是可從位於加州聖克拉拉市的應用材料公司獲得的AdvantEdge Mesa Etch處理腔室。可想到其他處理腔室（包括來自其他製造商的彼等處理腔室）可適於實踐本發明的實施例。
處理腔室300包括腔室主體305，腔室主體305中界定有腔室容積301。腔室主體305具有耦合至接地326的側壁312和底部318。側壁312具有襯裡315以保護側壁312並延長在處理腔室300的維護週期之間的時間。處理腔室300的腔室主體305和相關部件的尺寸不受限制，並且通常成比例地大於要在其中處理的基板290的尺寸。基板尺寸的實例包括200 mm的直徑、250 mm的直徑、300 mm的直徑和450 mm的直徑及其他。
腔室主體305支撐腔室蓋組件310以封閉腔室容積301。腔室主體305可由鋁或其他合適的材料製成。基板進入埠313通過腔室主體105的側壁312而形成，以促進基板290進出處理腔室300的傳送。進入埠313可耦合到傳送腔室及/或基板處理系統（未顯示）的其他腔室。
泵送埠345通過腔室主體305的側壁312而形成，並連接到腔室容積301。泵送裝置（未顯示）通過泵送埠345耦合到腔室容積301，以抽空並控制其中的壓力。泵送裝置可包括一或多個泵和節流閥。
氣體面板360藉由氣體管線367耦合到腔室主體305，以將處理氣體供應到腔室容積301中。氣體面板360可包括一或多個處理氣體源361、362、363、364，並且若需要的話，還可包括惰性氣體、非反應性氣體和反應性氣體。氣體面板360可提供的處理氣體的實例包括（但不限於）含烴氣體（包括甲烷（CH4 ））、六氟化硫（SF6 ）、四氟化碳（CF4 ）、溴化氫（HBr）、含烴氣體、氬氣（Ar）、氯氣（Cl2 ）、氮氣（N2 ）和氧氣（O2 ）。此外，處理氣體可包括含氯氣體、含氟氣體、含氧氣體和含氫氣體，諸如BCl3 、C4 F8 、C4 F6 、CHF3 、CH2 F2 、CH3 F、NF3 、CO2 、SO2 、CO和H2 等。
閥366控制來自氣體面板360的源361、362、363、364的處理氣體的流量，並由控制器365管理。從氣體面板360供應給腔室主體305的氣體的流量可包括氣體的組合。
蓋組件310可包括噴嘴314。噴嘴314具有一或多個埠，用於將來自氣體面板360的源361、362、364、363的處理氣體引入腔室容積301中。在處理氣體被引入處理腔室300中之後，氣體被能量化以形成電漿。可在處理腔室300附近提供天線348，諸如一或多個感應器線圈。天線電源供應器342可通過匹配電路341為天線348供電，以將能量（諸如RF能量）感應耦合到處理氣體，以保持由處理腔室300的腔室容積301中的處理氣體所形成的電漿。替代地，或者除了天線電源供應器342之外，基板290下方及/或基板290上方的處理電極可用以將RF功率電容耦合到處理氣體，以保持腔室容積301內的電漿。天線電源供應器342的操作可由控制器（諸如控制器365）控制，控制器還控制處理腔室300中的其他部件的操作。
基板支撐基座335設置在腔室容積301中，以在處理期間支撐基板290。基板支撐基座335可包括用於在處理期間保持基板290的靜電吸盤322。靜電吸盤（ESC）322利用靜電吸引力將基板290固定到基板支撐基座335。ESC 322由整合有匹配電路324的RF電源供應器325供電。ESC 322包含嵌入介電主體內的電極321。RF電源供應器325可向電極321提供約200伏特至約2000伏特的RF夾持電壓。RF電源供應器325還可包括系統控制器，用於藉由將DC電流引導至電極321來控制電極321的操作，用於夾持和去夾持基板290。
ESC 322還可包括電極351設置在其中。電極351耦合到功率源350，並且提供偏壓，該偏壓將由腔室容積301中的處理氣體所形成的電漿離子吸引到ESC 322和位於其上的基板290。功率源350可在基板290的處理期間循環打開和關閉，或者脈衝。ESC 322具有隔離器328，其目的是使ESC 322的側壁對電漿的吸引力較小，從而延長了ESC 322的維護壽命循環。另外，基板支撐基座335可具有陰極襯裡336，以保護基板支撐基座335的側壁免受電漿氣體的影響並延長在處理腔室300的維護之間的時間。
ESC 322可包括加熱器設置在其中，並且連接到功率源（未顯示），用於加熱基板，而支撐ESC 322的冷卻基座329可包括用於使傳熱流體循環的導管，以維持ESC 322和設置在其上的基板290的溫度。ESC 322配置為在被製造在基板290上的裝置的熱預算所要求的溫度範圍中執行。例如，對於某些實施例而言，ESC 322可配置為將基板290維持在約攝氏負25度到約攝氏500度的溫度下。
提供冷卻基座329以幫助控制基板290的溫度。為了減輕處理漂移和時間，在基板290在處理腔室300中的整個時間內，可藉由冷卻基座329將基板290的溫度保持基本恆定。在一個實施例中，在整個隨後的蝕刻處理內，基板290的溫度保持在約攝氏70至90度下。
蓋環330設置在ESC 322上並沿著基板支撐基座335的外圍。蓋環330配置成將蝕刻氣體限制到基板290的暴露頂表面的期望部分，同時將基板支撐基座335的頂部表面從處理腔室300內側的電漿環境屏蔽。升降銷（未顯示）選擇性地移動通過基板支撐基座335，以將基板290提升到基板支撐基座335上方，以促進藉由傳送機械手（未顯示）或其他合適的傳送機構存取基板290。
控制器365可用以控制處理順序、調節從氣體面板360進入處理腔室300中的氣體流量和其他處理參數。軟體常式（當由CPU執行時）將CPU轉換成控制處理腔室300的專用電腦（控制器），使得根據本發明執行處理。軟體常式也可由與處理腔室300並置的第二控制器（未顯示）儲存及/或執行。
基板290具有設置在其上的各種膜層，各種膜層可包括至少一個金屬層。各種膜層可能需要對於基板290中其他膜層的不同組成而言是唯一的蝕刻配方。位於VLSI和ULSI技術核心的多層互連件可能需要製造高深寬比的特徵，諸如通孔和其他互連件。構建多層互連件可能需要一或多種蝕刻配方，以在各種薄膜層中形成圖案。此等配方可在單個蝕刻處理腔室中或經由若干蝕刻處理腔室執行。每個蝕刻處理腔室可配置成利用一或多種蝕刻配方進行蝕刻。在一個實施例中，處理腔室300配置成至少蝕刻金屬層，以形成導電結構。對於於此提供的處理參數而言，處理腔室300配置成處理300的直徑的基板，亦即，具有約0.0707 m2 的平面面積的基板。處理參數（諸如流量和功率）通常可與腔室容積或基板平面面積的變化成比例地縮放。
第4圖描繪了可實踐於此描述的方法的半導體處理系統400的平面圖。可適於從本發明中受益的一個處理系統是300 mm或450 mm的PRODUCER® 處理系統，可從加州聖克拉拉市的應用材料公司購得。處理系統400通常包括前平台402，其中FOUP 414中包括的基板匣418被支撐並且基板被加載到裝載閘腔室409中以及從裝載閘腔室409中卸載基板；傳送腔室411容納基板處理器413及安裝在傳送腔室411上的一系列串聯處理腔室406。
串聯處理腔室406的每一個包括兩個用於處理基板的處理區域。兩個處理區域共享共同的氣體供應、共同的壓力控制和共同的處理氣體排氣/抽氣系統。系統的模組化設計實現從一種配置到任何其他配置的快速轉換。為了執行特定處理步驟，可改變腔室的佈置和組合。串聯處理腔室406中的任一個都可包括如下所述的根據本發明的態樣的蓋，蓋包括以上參照第2圖及/或第3圖中描繪的處理腔室232、300描述的一或多個腔室配置。應注意處理系統400可配置成根據需要執行沉積處理、蝕刻處理、固化處理或加熱/退火處理。在一個實施例中，可將處理腔室232、300（顯示為第2圖和第3圖中設計的單個腔室）結合到半導體處理系統400中。
在一個實施方案中，處理系統400可適配一或多個串聯處理腔室，串聯處理腔室具有支撐腔室硬體，支撐腔室硬體已知可容納各種其他已知處理，諸如化學氣相沉積（CVD）、物理氣相沉積（PVD）、蝕刻、固化或加熱/退火及類似者。例如，系統400可配置有第2圖中的處理腔室232之一個作為用於沉積（諸如金屬膜）的電漿沉積腔室，或第3圖中描繪的處理腔室300之一個作為用於蝕刻形成在基板上的材料層的電漿蝕刻腔室。此種配置可最大程度地提高研究和開發製造的利用率，且若需要的話，可消除當膜被蝕刻時暴露於大氣。
控制器440（包括中央處理單元（CPU）444、記憶體442和支援電路446）耦合到半導體處理系統400的各個部件，以促進控制本發明的處理。記憶體442可為在半導體處理系統400或CPU 444本端或遠端的任何電腦可讀取媒體（諸如隨機存取記憶體（RAM）、唯讀記憶體（ROM）、軟碟、硬碟或任何其他形式的數位儲存器）。支援電路446耦合到CPU 444，用於以傳統方式支援CPU。此等電路包括快取記憶體、電源供應器、時脈電路、輸入/輸出電路和子系統及類似者。當由CPU 444執行時，儲存在記憶體442中的軟體常式或一系列程式指令執行串聯處理腔室406。
第5圖是用於在設置在基板上的膜堆疊中形成記憶體單元結構的方法500的一個實施例的流程圖，方法可在處理腔室（諸如併入系統400中的第2圖中描繪的處理腔室232和第3圖中描繪的處理腔室300，或根據需要的其他合適的處理腔室和系統）中執行。第6A圖-第6B圖、第7圖、第8A圖-第8B圖、第9A圖-第9B圖、第10A圖-第10B圖、第11A圖-第11B圖、第12A圖-第12B圖、第13A圖-第13B圖和第14A圖-第14B圖是示意性橫截面圖，顯示了根據方法500用於形成設置在基板上的膜堆疊中的記憶體單元結構的順序。儘管下文將參照用以在三維半導體裝置的膜堆疊中製造記憶體單元結構的基板來描述方法500，但方法500也可以用於在其他裝置製造應用中有利。
方法500藉由提供基板（諸如其上形成有膜堆疊604的基板602）開始於操作502處，如第6A圖所示。基板602可為矽基材料或根據需要的任何合適的絕緣材料或導電材料，具有設置在基板602上的膜堆疊604，膜堆疊604可用以在膜堆疊604中形成記憶體單元結構。
如第6A圖中描繪的示例性實施例所示，基板602可具有基本平坦的表面、不平坦表面或具有在其上形成的結構的基本平坦的表面。膜堆疊604形成在基板602上。在一個實施例中，膜堆疊604可在前端或後端處理中用以形成閘極結構、接觸結構或互連結構。方法500可形成在膜堆疊604上，以在其中形成用於記憶體單元結構（諸如，VNAND結構）中的階梯狀結構。在一個實施例中，基板602可為諸如晶體矽（如，Si>100>或Si>111>）、氧化矽、應變矽、矽鍺、摻雜或未摻雜的多晶矽、摻雜或未摻雜的矽晶圓和圖案化或未圖案化的絕緣體上的晶圓矽（SOI）、碳摻雜的氧化矽、氮化矽、摻雜的矽、鍺、砷化鎵、玻璃、藍寶石的材料。基板602可具有各種尺寸，諸如200 mm、300 mm、450 mm或其他直徑的晶圓，以及矩形或正方形面板。除非另有說明，否則於此描述的實施例和實例是在具有200 mm直徑、300 mm直徑、450 mm直徑基板的基板上進行的。在其中SOI結構用於基板602的實施例中，基板602可包括設置在矽晶體基板上的掩埋介電層。在於此描述的實施例中，基板602可為晶體矽基板。
在一個實施例中，設置在基板600上的膜堆疊604可具有具有多個垂直堆疊層的膜堆疊604。膜堆疊604可包含成對，成對包括重複地形成在膜堆疊604中的第一層604a和第二層604b。成對包括重複地形成的交替第一層604a和第二層604b，直到達到期望數量的成對的第一層和第二層。
膜堆疊604是記憶體單元裝置（諸如三維（3D）記憶體裝置）的一部分。儘管在第6A圖中顯示了第一層604a和第二層604b的十一個重複層，但是要注意的是，根據需要可使用任何期望數量的第一和第二層的重複成對。
在一個實施例中，膜堆疊604可用以形成三維（3D）記憶體裝置的多個閘極結構。形成在膜堆疊604中的第一層604a可為第一介電層，且第二層604b可為第二介電層。可利用合適的介電層來形成第一層604a和第二層604b，包括氧化矽、氮化矽、氮氧化矽、碳化矽、碳氧化矽、氮化鈦、氧化物和氮化物的複合物、夾著氮化物層的至少一或多個氧化物層及其組合等。
在一個特定實例中，第一層604a是氮化矽層，而第二層604b是氧化矽層或多晶矽層。在一個實施例中，第一層604a的厚度可被控制在約50 Å與約1000 Å之間，諸如約500 Å，且每個第二層604b的厚度可被控制在約50 Å與約1000 Å之間，諸如約500 Å。膜堆疊604的總厚度為約3微米至10微米，且將隨著技術的發展而變化。
在基板602上形成氮化矽層的第一層604a和氧化矽層的第二層604b的膜堆疊604。將膜堆疊604形成並圖案化成由絕緣結構610圍繞的階梯狀結構。可在膜堆疊604上形成硬遮罩層608，以促進在膜堆疊604中形成開口606（如，或稱為溝槽、通孔、孔徑或孔）。當製造處理完成時，可利用開口606以形成作為在裝置結構中的通道。在膜堆疊604中形成開口606之後，執行磊晶沉積處理以在開口606的底部部分中生長含矽柱612（諸如矽材料或SiGe材料）。應注意，對於不同的裝置效能要求，可根據需要改變裝置結構及配置。
第6B圖描繪了膜堆疊604的一部分的放大圖，如圓圈所指示，描繪了被第一層604a和第二層606b包圍的開口606。為了便於解釋，在下文的描述中將利用膜堆疊604的放大視圖，而不是第6A圖中描繪的膜堆疊604的整體橫截面圖。
在操作503處，可任選地在開口606中形成控制層或蝕刻停止層702，如第7圖所示。當從膜堆疊604中移除第一層604a時，控制層/蝕刻停止層702可在隨後蝕刻處理或移除處理中輔助界面管理。控制層/蝕刻停止層702藉由開口606所暴露的側壁704a、704b與第一層604a和第二層604b直接接觸。控制層/蝕刻停止層702可防止侵蝕性蝕刻劑在隨後的蝕刻處理潛入開口606中，從而不期望地攻擊在開口606中形成的結構或膜層。在一個實施例中，控制層/蝕刻停止層702可藉由絕緣材料（諸如SiN、SiON或其他合適材料）形成。控制層702可具有小於10 Å的薄厚度。在其中不存在控制層702的實施例中，在以下操作中描述的以下層可直接形成在開口606中，分別與第一層106a和第二層106b的側壁704a、704b直接接觸。
在操作504處，執行選擇性氧化處理以從開口606中的側壁704a選擇性地氧化第一層604a，如第8A圖和第8B圖所示，從而形成氧化層802。第8A圖中描繪的實例描繪了控制層702存在於開口606中，而第8B圖中描繪的實例描繪了控制層702不存在於開口606中。以下以「A」標記結尾的圖式顯示了在開口606中存在控制層702的處理的各種情況下的橫截面圖，且以下以「B」標記結尾的圖式顯示了在開口606中不存在控制層702的處理的各種情況下的橫截面圖。在一些圖式中，可省略於此所示的部件或特徵的一些元件符號，以避免混淆其他部件或特徵；這是為了方便描繪圖式。
應注意接著形成控制層/蝕刻停止層702（特別是當形成蝕刻停止層時），可移除氧化層802，因為蝕刻停止層本身可用作提供高蝕刻選擇性的阻擋層，以便防止侵蝕性蝕刻劑潛入開口606中以攻擊開口606中的層。
由於第一層604a是含矽材料（諸如SiN層），因此在選擇性氧化物處理期間所供應的氧元素與來自第一層604a的矽元素反應，從而在第一層604a的側壁704a處形成氧化層802。應注意由於來自第二層604b的矽源，可能在第二層604b中形成相對少量的氧化層。
在一個實例中，選擇性氧化處理是用以氧化第一層604a的側壁704a的自由基電漿氧化處理。選擇性氧化處理在第一層604a的側壁704a上形成氧化層802。在一個實例中，可在各個氧化腔室中執行選擇性氧化（諸如自由基電漿氧化處理）。在某些實施例中，氧化腔室可耦合至整合處理工具（諸如第4圖中描繪的群集系統400）或為整合處理工具的一部分。可想到於此所述的方法可使用其他處理腔室和具有與其耦合的合適處理腔室的群集工具來實踐。
在一個實例中，於此所述的選擇性氧化處理可在配置用於自由基氧化的任何合適的腔室中執行，也稱為原位蒸氣產生（ISSG）或類似者。合適的氧化腔室可包括（但不限於）可從加州聖克拉拉市的應用材料公司購得的RADIANCE®、電漿浸入離子佈植（Plasma Immersion Ion Implantation , P3I）、VANTAGE® RADOX™、VANTAGE® RADIANCE® Plus、CENTURA® RADOX™腔室。可利用各種氧化化學試劑執行示例性的表面氧化處理（或稱為自由基電漿氧化處理），氧化化學試劑包括在氧化性氣體混合物（包括氧化性氣體（諸如氧氣（O2 ）、一氧化氮（NO）、一氧化二氮（N2 O）或類似者的一或多種），且任選地包括非反應性氣體（諸如氮氣（N2 ）、氦氣（He）、氬氣（Ar）、氖氣（Ne）和氙氣（Xe）的一或多種））內用於還原氣體（諸如氫氣（H2 ）、氨（NH3 ）或類似者的一或多種）的變化的還原氣體濃度。自由基電漿氧化的一種形式僅使用H2 和O2 執行。
在操作504處的選擇性氧化處理是自由基電漿氧化處理或「原位蒸氣產生」（ISSG）處理。選擇性氧化處理可在氧化環境中在熱控制的第一層604a上提供氧化物生長。原位蒸氣產生（ISSG）處理包括在待氧化的基板所處的相同腔室中形成蒸氣（H2 O）（亦即，與基板原位形成蒸氣）。將包含含氫氣體（諸如但不限於H2 和NH3 ）和含氧氣體（諸如但不限於O2 和N2 O）的反應氣體混合物饋送到基板所處的反應腔室中。使含氧氣體和含氫氣體在反應腔室中反應以形成濕氣或蒸氣（H2 O）。藉由將基板602加熱至足以引起蒸氣反應的溫度來點燃或催化含氫氣體和含氧氣體的反應。因為經加熱的基板602被用作反應的點火源，所以蒸氣產生反應發生在距基板602的暴露的反應表面的附近。
在一個實例中，在約2托和約30托之間的壓力（諸如約14托）下，對於大於900度的溫度（諸如在約攝氏1000度和約攝氏1200度之間的溫度，諸如約1050℃）而言，執行表面氧化在約30秒與約300秒之間（諸如約130秒）的時段。在選擇性氧化處理期間，使用以流量體積計具有33％氫氣和67％氧氣的總氣體流量。選擇性地形成的氧化層802可具有在約2 nm與約100 nm之間的厚度。
所形成的氧化層802可在隨後的蝕刻處理期間用作犧牲及/或保護層，以保護形成在開口606中的膜層，從而改善和增強蝕刻處理期間的蝕刻選擇性。
在操作506處，金屬介電層902在開口606中垂直地形成，從而加襯裡在控制層/蝕刻停止層702上，如第9A圖所示，或與氧化層802和第二層604b直接接觸，如第9B圖所示。在第9A圖所描繪的實例中，金屬介電層902與控制層/蝕刻停止層702直接接觸。在第9B圖所描繪的實例中，金屬介電層902在開口606中垂直地形成，與第二層604b的側壁704b及氧化層802接觸。
金屬介電層902可為具有介電常數大於4的高k材料。高k材料的合適實例包括二氧化鉿（HfO2 ）、二氧化鋯（ZrO2 ）、氧化矽鉿（HfSiO2 ）、氧化鋁鉿（HfAlO）、氧化矽鋯（ZrSiO2 ）、二氧化鉭（Ta2 O5 ）、氧化鋁（Al2 O3 ）、鋁摻雜二氧化鉿、鉍鍶鈦（BST）和鉑鋯鈦（PZT）等。在第9A圖和第9B圖所描繪的實例中，金屬介電層902可為氧化鋁層（Al2 O3 ）。
在一個實例中，金屬介電層902是藉由合適的沉積處理（諸如CVD處理、ALD處理、濺射處理或其他合適的沉積處理）形成。在一個具體實例中，藉由ALD處理形成金屬介電層902。據信當利用金屬介電層902作為NAND或VNAND三維半導體記憶體裝置中的閘極結構時，垂直地形成在膜堆疊604中的開口606中的金屬介電層902可有效地改善電效能，諸如增強的保留要求以及抑制膜堆疊604中的反向隧穿電流。與具有高k材料圍繞在相鄰第二層之間的第一層的傳統結構不同，將金屬介電層902重新定位到開口606中可在每個單位單元中允許額外的空間（如，允許將第一層替換作為在相鄰第二層之間的導電結構的空間），從而為沉積處理、蝕刻處理或用於第一層到金屬層替換處理的其他相關處理提供了更寬的處理窗口。
在操作508處，在形成金屬介電層902之後，多層結構904可接著在開口606中形成，從而加襯裡金屬介電層902上，如第10A圖和第10B圖所描繪的。多層結構904可包括一或多種介電材料。在第10A圖-第10B圖中描繪的一個實例中，多層結構904包括第一氧化物層904a、第一氮化物層904b、第二氧化物層904c和多晶矽層904d。第一氧化物層904a和第二氧化物層904c是氧化矽層，且第一氮化物層904b是氮化矽或氮氧化矽（SiON）層。
在操作510處，中心填充層906形成在開口606中，從而填充了由多層結構904留下的剩餘空間，如第11A圖-第11B圖所示。中心填充層906也可為介電層（諸如SiO2 、SiN、SiON或其他合適的介電材料）。應注意多層結構904和中心填充層906可藉由合適的沉積處理形成，諸如CVD處理、ALD處理、濺射處理、塗佈處理或其他合適的處理。在一個實例中，中心填充層906和多層結構904可形成在第2圖所描繪的處理腔室232中。
在操作512處，在用金屬介電層902、多層結構904和中心填充層906填充開口606之後，執行橫向選擇性蝕刻處理，以從膜堆疊604選擇性地移除第一層604a，如第12A圖和第12B圖所示。從膜堆疊604移除第一層604a在膜堆疊604中產生第一層604a所處的空間910a，從而形成僅氧化矽層的第二層604b保留在基板602上的懸浮膜堆疊。空間910a暴露出氧化層802。位於在第一層604a與金屬介電層902之間的界面處的氧化層802可在橫向選擇性蝕刻處理期間有效地保護金屬介電層902。藉由阻擋氧化層802，可在橫向選擇性蝕刻處理期間有效地阻擋來自橫向選擇性蝕刻處理的侵蝕性蝕刻劑並使其遠離金屬介電層902，以便提高蝕刻選擇性並改善界面控制和管理。在利用控制層/蝕刻停止層702的實例中，控制層/蝕刻停止層702和氧化層802的組合可提供穩固的界面保護，以防止損壞在開口606中形成的金屬介電層902。在一些實例中，當形成蝕刻停止層702時，可消除氧化層802，因為蝕刻停止層本身可提供高蝕刻選擇性以有效地在界面處提供蝕刻控制。
在操作514處，在第二層604b之間界定空間910a之後，可接著從基板602移除氧化層802，如第13A圖和第13B圖所示。在操作512處的橫向選擇性蝕刻處理期間，氧化層802用作保護和犧牲層，以保護金屬介電層902。在移除第一層604a，有效地界定空間910a之後，氧化層802的功能就完成，使得隨後在操作514處移除氧化層802。應注意可在第3圖所描繪的處理腔室300中移除氧化層802。應注意可根據需要藉由適當蝕刻處理來移除氧化層802。
在一個實例中，當移除氧化層802時，也可移除與氧化層802接觸的控制層/蝕刻停止層702的一部分，如第13C圖所示，從而產生了暴露金屬介電層902的側壁表面952a的的額外空間952a。當控制層/蝕刻停止層702的一部分時，控制層/蝕刻停止層702的另一部分仍保留在開口中，與第二層604b的側壁704b接觸。
在操作516處，在移除氧化層802之後，接著形成導電結構912，並將其填充在膜堆疊604中的空間910a中，如第14A圖、第14B圖和第14C圖所示。導電結構912填充在相鄰第二層604b之間界定的空間910a中，具有相對較大的接觸面積和較大的量。在傳統實踐中，空間910a不僅被導電結構912填充，而且還被金屬介電層填充（如，金屬介電層902現在被重新放置到本揭露書中的開口606中）。金屬介電層在空間910a中的佔據通常導致在界面處的較差的蝕刻選擇性，以及減小接觸面積和可在空間910a中形成的導電結構912的量。因此，藉由將金屬介電層902重新定位到開口606中，而不是在第二層604b之間的空間910a中，可獲得較大尺寸的空間910a，以允許在其中形成較大量的導電結構912。此外，當將具有導電結構912的第一層604a替換到空間910a中時，空間910a的較大尺寸還可減小製造限制和複雜性。此外，空間910a的較大尺寸允許在其中替換更大量的導電結構912，使得可獲得增加的金屬導電性和減小的電阻率，從而在其完成時提供裝置結構的增強電效能。
據信膜堆疊604中利用的導電結構912中的金屬材料在當以後用作NAND或VNAND三維半導體記憶體裝置中的閘極結構時，可有效地改善膜堆疊604中的電效能（諸如電導率和遷移率及類似者）。沉積處理可為金屬有機化學氣相沉積（MOCVD）處理或濺射物理氣相沉積處理，或根據需要的其他合適的處理。可在第2圖所描繪的處理腔室232中執行沉積處理。在第14A圖、第14B圖和第14C圖所描繪的實例中，導電結構912包括形成在阻擋層916上的金屬材料914。阻擋層916由與金屬介電層902不同的材料製成。由於移除了氧化層802及/或控制層/蝕刻停止改變702的一部分（若有的話），阻擋層916可直接與金屬介電層902接觸或相接，以便根據需要增強電效能。
金屬材料914的合適實例可選自由鎢（W）、矽化鎢（WSi）、鎢多晶矽（W/poly）、鎢合金、鉭（Ta）、鈦（Ti）、銅（Cu）、釕（Ru）、鎳（Ni）、鈷（Co）、鉻（Cr）、鐵（Fe）、錳（Mn）、鋁（Al）、鉿（Hf）、釩（V）、鉬（Mo）、鈀（Pd）、金（Au）、銀（Au）、鉑（Pt）、其合金或其組合所組成的群組。阻擋層916的合適實例可為金屬氮化物層或金屬氮化矽層，諸如氮化鈦（TiN）、氮化鉭（TaN）、TaSiN、TiSiN及其組合等。
在一個特定實例中，金屬材料914可為含鎢（W）層，且阻擋層916可為氮化鈦（TiN）、氮化鉭（TaN）、TaSiN或TiSiN。應注意，導電結構912可根據需要僅具有金屬材料914而沒有阻擋層916。
因此，提供了用於形成用於製造半導體裝置的記憶體單元的三維（3D）堆疊的階梯狀結構的方法和設備。在界面處的保護性氧化層（如，犧牲性氧化層）以及選擇性沉積和選擇性蝕刻處理用以用導電結構代替膜堆疊中的介電層。在用於半導體裝置的記憶體單元的三維（3D）堆疊的膜堆疊中的開口（如，通道）中形成金屬介電材料。保護/犧牲氧化層可在移除處理期間保護界面和金屬介電層，從而提供對界面輪廓和形貌的良好控制。結果，當隨後在其中形成導電結構時，可在界面處獲得良好的電接觸，從而為記憶體單元提供期望的電效能。
儘管前述內容涉及本揭露書的實施例，但是在不背離本揭露書的基本範圍的情況下，可設計本揭露書的其他和進一步的實施例，並且本揭露書的範圍由以下的申請專利範圍來決定。
100:裝置 104:基板 105:腔室主體 106a:第一層 106b:第二層 110:階梯狀結構 120:膜堆疊 120a1-120a5:層 120b1-120b5:層 125:通道 126:內部容積 130:界面 150:含金屬層 152:表面粗糙度 201:側壁 202:真空泵 204:匹配電路 206:電源供應器 208:夾持功率源 210:控制器 212:中央處理單元/CPU 214:支援電路 216:記憶體 218:信號匯流排 222:底壁/底部 225:蓋 226:內部容積 232:處理腔室 242:氣體分配板 243:孔 244:氣體輸送通道 245:匹配網絡 247:RF源 248:遠程電漿源 250:基板支撐基座 251:腔室主體 254: 260: 270:加熱器元件 272:溫度感測器 284:RF偏壓功率源 286:RF偏壓功率源 290:基板 291:表面 292:電極 293:氣體面板 300:處理腔室 301:腔室容積 305:腔室主體 310:蓋組件 312:側壁 313:進入埠 314:噴嘴 315:襯裡 318:底部 321:電極 322:靜電吸盤/ESC 324:匹配電路 325:RF電源供應器 326:接地 328:隔離器 329:冷卻基座 330:蓋環 335:基板支撐基座 336:陰極襯裡 341:匹配電路 342:天線電源供應器 345:泵送埠 348:天線 350:功率源 351:電極 360:氣體面板 361:源 362:源 363:源 364:源 365:控制器 366:閥 367:氣體管線 400:系統 402:前平台 406:串聯處理腔室 409:裝載閘腔室 411:傳送腔室 413:基板處理器 414:FOUP 418:基板匣 440:控制器 442:記憶體 444:中央處理單元/CPU 446:支援電路 500:方法 502:操作 503:操作 504:操作 506:操作 508:操作 510:操作 512:操作 514:操作 516:操作 602:基板 604:膜堆疊 604a:第一層 604b:第二層 606:開口 608:硬遮罩層 610:絕緣結構 612:含矽柱 702:控制層/蝕刻停止層 704a:側壁 704b:側壁 802:氧化層 902:金屬介電層 904:多層結構 904a:第一氧化物層 904b:第一氮化物層 904c:第二氧化物層 904d:多晶矽層 906:中心填充層 910a:空間 912:導電結構 914:金屬材料 916:阻擋層 950a: 952a:側壁表面/空間
為了可詳細地理解本揭露書的上述特徵的方式，可藉由參考實施例來對上文簡要概述的本揭露書進行更詳細的描述，其中一些實施例顯示在附隨的圖式中。然而，應當注意附隨的圖式僅顯示了這份揭露書的典型實施例且因此不應被認為是對其範圍的限制，因為本揭露書可允許其他等效的實施例。
第1A圖描繪了形成在基板上的傳統階梯狀結構的示意性橫截面圖；
第1B圖和第1C圖描繪了在第1A圖的基板上形成的傳統階梯狀結構的局部示意性橫截面圖；
第2圖描繪了根據本揭露書的一個實施例的用於以階梯狀結構在基板上形成含金屬層的設備；
第3圖描繪了根據本揭露書的一個實施例的用以在基板上形成階梯狀結構的設備；
第4圖描繪了包括第2圖和第3圖的設備的群集處理系統的示意圖；
第5圖描繪了根據本揭露書的一個實施例的用於在基板上形成的記憶體單元結構的方法的流程圖；及
第6A圖-第6B圖、第7圖、第8A圖-第8B圖、第9A圖-第9B圖、第10A圖-第10B圖、第11A圖-第11B圖、第12A圖-第12B圖、第13A圖-第13C圖和第14A圖-第14C圖描繪了根據第5圖所描繪的實施例的用於製造在基板上形成的記憶體單元結構的順序。
為促進理解，在可能的情況下使用了相同的元件符號來表示圖式共有的相同元件。可預期的是一個實施例的元件和特徵可被有益地併入其他實施例中，而無需進一步敘述。
然而，要注意的是，附隨的圖式僅顯示了本揭露書的示例性實施例，且因此不應被認為是對其範圍的限制，因為本揭露書可允許其他等效的實施例。
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604b:第二層
702:控制層/蝕刻停止層
704b:側壁
902:金屬介電層
904:多層結構
904a:第一氧化物層
904b:第一氮化物層
904c:第二氧化物層
904d:多晶矽層
906:中心填充層
912:導電結構
914:金屬材料
916:阻擋層
952a:側壁表面/空間

Claims (20)

  1. 一種記憶體單元裝置，包含： 一膜堆疊，包含在一基板上水平地形成的交替對的介電層和導電結構；及一開口，形成在該膜堆疊中，其中該開口填充有一金屬介電層、一多層結構和一中心填充層，其中該開口中的該金屬介電層與該導電結構相接。
  2. 如請求項1所述之記憶體單元裝置，其中該等導電結構進一步包含： 一金屬材料；及一阻擋層，覆蓋該金屬材料。
  3. 如請求項1所述之記憶體單元裝置，其中該開口中的該金屬介電層是一高介電常數材料。
  4. 如請求項1所述之記憶體單元裝置，其中該金屬介電層、該多層結構和該中心填充層垂直地設置在該開口中。
  5. 如請求項2所述之記憶體裝置，其中該含金屬材料選自由鎢（W）、矽化鎢（WSi）、鎢多晶矽（W/poly）、鎢合金、鉭（Ta）、鈦（Ti）、銅（Cu）、釕（Ru）、鎳（Ni）、鈷（Co）、鉻（Cr）、鐵（Fe）、錳（Mn）、鋁（Al）、鉿（Hf）、釩（V）、鉬（Mo）、鈀（Pd）、金（Au）、銀（Au）、鉑（Pt）、其合金或其組合所組成的一群組。
  6. 如請求項2所述之記憶體裝置，其中該阻擋層是氮化鈦（TiN）、氮化鉭（TaN）、TaSiN或TiSiN。
  7. 如請求項3所述之記憶體裝置，其中該高介電常數材料選自由二氧化鉿（HfO2 ）、二氧化鋯（ZrO2 ）、氧化矽鉿（HfSiO2 ）、氧化鋁鉿（HfAlO）、氧化矽鋯（ZrSiO2 ）、二氧化鉭（Ta2 O5 ）、氧化鋁（Al2 O3 ）、鋁摻雜二氧化鉿、鉍鍶鈦（BST）和鉑鋯鈦（PZT）所組成的一群組。
  8. 如請求項1所述之記憶體裝置，其中該等介電層是一氧化矽層。
  9. 如請求項1所述之記憶體裝置，進一步包含： 一蝕刻停止層，在該開口中形成，選擇性地與該膜堆疊中的該等介電層接觸。
  10. 如請求項1所述之記憶體裝置，其中該中心填充層是一氧化矽材料。
  11. 一種在一基板上的記憶體裝置的方法，包含以下步驟： 在包括一第一層和一第二層的一膜堆疊中形成一開口；選擇性地氧化該第一層，以在該第一層的一側壁上形成一氧化層；用包含一金屬介電層的一或多個層填充該開口；從該膜堆疊選擇性地移除該第一層，以暴露該氧化層；從該膜堆疊選擇性地移除該氧化層，以在該膜堆疊中界定一空間；及以一導電結構填充該空間。
  12. 如請求項11所述之方法，其中該第一層是一氮化矽層，且該第二層是一氧化矽層。
  13. 如請求項11所述之方法，選擇性氧化該第一層進一步包含以下步驟： 執行一自由基電漿氧化，以氧化該第一層。
  14. 如請求項11所述之方法，其中該金屬介電層是一高介電常數材料。
  15. 如請求項14所述之方法，其中該高介電常數材料選自由二氧化鉿（HfO2 ）、二氧化鋯（ZrO2 ）、氧化矽鉿（HfSiO2 ）、氧化鋁鉿（HfAlO）、氧化矽鋯（ZrSiO2 ）、二氧化鉭（Ta2 O5 ）、氧化鋁（Al2 O3 ）、鋁摻雜二氧化鉿、鉍鍶鈦（BST）和鉑鋯鈦（PZT）所組成的一群組。
  16. 如請求項11所述之方法，其中該導電結構包含一金屬材料和一阻擋層。
  17. 如請求項16所述之方法，其中該阻擋層由不同於該金屬介電層的一材料製成。
  18. 如請求項11所述之方法，其中選擇性氧化該第一層進一步包含以下步驟： 在形成該金屬介電層之前，在該開口中形成一蝕刻停止層。
  19. 如請求項16所述之方法，其中該阻擋層與該金屬介電層直接接觸。
  20. 一種在一基板上形成多個階梯狀結構的方法，包含以下步驟： 選擇性地氧化包含一第一層和一第二層的一膜堆疊中的該第一層；形成與該氧化層接觸的一金屬介電層；選擇性地移除該第一層，以暴露該氧化層；從該膜堆疊移除該氧化層；及形成與該金屬介電層接觸的一導電結構。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11189635B2 (en) 2019-04-01 2021-11-30 Applied Materials, Inc. 3D-NAND mold
US11638377B2 (en) 2019-09-13 2023-04-25 Applied Materials, Inc. Self-aligned select gate cut for 3D NAND
US11587796B2 (en) 2020-01-23 2023-02-21 Applied Materials, Inc. 3D-NAND memory cell structure
US11930637B2 (en) 2020-06-19 2024-03-12 Applied Materials, Inc. Confined charge trap layer
EP4196546A1 (en) * 2020-08-13 2023-06-21 Entegris, Inc. Nitride etchant composition and method

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6964928B2 (en) 2002-08-29 2005-11-15 Chentsau Ying Method for removing residue from a magneto-resistive random access memory (MRAM) film stack using a dual mask
US6841395B2 (en) 2002-11-25 2005-01-11 International Business Machines Corporation Method of forming a barrier layer of a tunneling magnetoresistive sensor
US7241654B2 (en) * 2003-12-17 2007-07-10 Micron Technology, Inc. Vertical NROM NAND flash memory array
KR100650846B1 (ko) 2004-10-06 2006-11-27 에스티마이크로일렉트로닉스 엔.브이. 플래시 메모리 소자의 소자 분리막 형성방법
KR100674952B1 (ko) * 2005-02-05 2007-01-26 삼성전자주식회사 3차원 플래쉬 메모리 소자 및 그 제조방법
KR100682537B1 (ko) * 2005-11-30 2007-02-15 삼성전자주식회사 반도체 소자 및 그 형성 방법
US7750421B2 (en) 2007-07-23 2010-07-06 Magic Technologies, Inc. High performance MTJ element for STT-RAM and method for making the same
KR100881825B1 (ko) * 2007-07-27 2009-02-03 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101226685B1 (ko) * 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP5259242B2 (ja) * 2008-04-23 2013-08-07 株式会社東芝 三次元積層不揮発性半導体メモリ
KR101527195B1 (ko) * 2009-02-02 2015-06-10 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
TWI408458B (zh) 2009-07-24 2013-09-11 Wistron Corp 側光式背光模組
KR101164954B1 (ko) 2009-09-14 2012-07-12 에스케이하이닉스 주식회사 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법
US8553466B2 (en) * 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
KR101682666B1 (ko) * 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
US9028910B2 (en) 2010-12-10 2015-05-12 Avalanche Technology, Inc. MTJ manufacturing method utilizing in-situ annealing and etch back
US8866242B2 (en) 2011-11-10 2014-10-21 Qualcomm Incorporated MTJ structure and integration scheme
US8823118B2 (en) 2012-01-05 2014-09-02 Headway Technologies, Inc. Spin torque transfer magnetic tunnel junction fabricated with a composite tunneling barrier layer
US9076879B2 (en) 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
KR20150102302A (ko) 2014-02-28 2015-09-07 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102183713B1 (ko) * 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
US9564582B2 (en) 2014-03-07 2017-02-07 Applied Materials, Inc. Method of forming magnetic tunneling junctions
KR102240024B1 (ko) 2014-08-22 2021-04-15 삼성전자주식회사 반도체 장치, 반도체 장치의 제조방법 및 에피택시얼층의 형성방법
US9230979B1 (en) * 2014-10-31 2016-01-05 Sandisk Technologies Inc. High dielectric constant etch stop layer for a memory structure
US9634097B2 (en) * 2014-11-25 2017-04-25 Sandisk Technologies Llc 3D NAND with oxide semiconductor channel
KR101943553B1 (ko) 2014-11-25 2019-04-18 삼성전자주식회사 좌우 대칭의 이온 빔을 이용한 패턴 형성 방법, 이를 이용한 자기 기억 소자의 제조방법, 및 좌우 대칭의 이온 빔을 발생시키는 이온 빔 장비
US9601508B2 (en) 2015-04-27 2017-03-21 Sandisk Technologies Llc Blocking oxide in memory opening integration scheme for three-dimensional memory structure
US20160351799A1 (en) 2015-05-30 2016-12-01 Applied Materials, Inc. Hard mask for patterning magnetic tunnel junctions
US9613977B2 (en) * 2015-06-24 2017-04-04 Sandisk Technologies Llc Differential etch of metal oxide blocking dielectric layer for three-dimensional memory devices
KR102413766B1 (ko) * 2015-09-08 2022-06-27 삼성전자주식회사 비휘발성 메모리 장치 및 그의 제조 방법
JP6581012B2 (ja) 2016-02-17 2019-09-25 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US20190013353A1 (en) 2016-03-07 2019-01-10 Intel Corporation Approaches for integrating stt-mram memory arrays into a logic processor and the resulting structures
US10096649B2 (en) 2016-08-04 2018-10-09 Qualcomm Incorporated Reducing or avoiding metal deposition from etching magnetic tunnel junction (MTJ) devices, including magnetic random access memory (MRAM) devices
KR102650994B1 (ko) * 2016-10-14 2024-03-26 삼성전자주식회사 메모리 장치
JP2018137299A (ja) 2017-02-21 2018-08-30 東芝メモリ株式会社 半導体装置
JP2018173608A (ja) 2017-03-31 2018-11-08 大日本印刷株式会社 熱線遮蔽部材
US10355012B2 (en) * 2017-06-26 2019-07-16 Sandisk Technologies Llc Multi-tier three-dimensional memory device with stress compensation structures and method of making thereof
US10069064B1 (en) 2017-07-18 2018-09-04 Headway Technologies, Inc. Memory structure having a magnetic tunnel junction (MTJ) self-aligned to a T-shaped bottom electrode, and method of manufacturing the same
US10700087B2 (en) * 2017-10-12 2020-06-30 Applied Materials, Inc. Multi-layer stacks for 3D NAND extendibility
US10903230B2 (en) * 2018-02-15 2021-01-26 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures and method of making the same
JP2019161162A (ja) * 2018-03-16 2019-09-19 東芝メモリ株式会社 半導体装置およびその製造方法
US10586803B2 (en) * 2018-04-24 2020-03-10 Sandisk Technologies Llc Three-dimensional memory device and methods of making the same using replacement drain select gate electrodes
US10553492B2 (en) * 2018-04-30 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Selective NFET/PFET recess of source/drain regions
US10741576B2 (en) * 2018-08-20 2020-08-11 Sandisk Technologies Llc Three-dimensional memory device containing drain-select-level air gap and methods of making the same
JP2020047706A (ja) 2018-09-18 2020-03-26 キオクシア株式会社 半導体装置およびその製造方法

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