CN100423181C - 在蚀刻处理中控制关键尺寸的方法 - Google Patents

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Abstract

一种控制使用一蚀刻处理来形成一基底上的结构的尺寸的方法，包括测量蚀刻前图案化蚀刻掩模各个组件的尺寸以及使用蚀刻前测量的结果校正蚀刻处理的一处理方法。在一应用中，该方法可用于一场效应晶体管的一栅极结构关键尺寸(CD)的控制。

Description

在蚀刻处理中控制关键尺寸的方法
技术领域
本发明是有关于半导体基底处理系统，且特别是有关于在一半导体基底处理系统中控制蚀刻处理的一方法。
背景技术
在电子半导体装置的制造中，包括使用一蚀刻处理来部分移除装置的一膜堆中一个或多个层的处理。制造该装置的一方法包括先形成一图案化掩模(例如硬掩模或光致抗蚀剂掩模)在膜堆上，然后使用图案化掩模作为一蚀刻掩模来蚀刻其下方的层。
图案化掩模通常包括具有关于将被蚀刻的下方的层的结构的图案尺寸(topographic dimension)的组件(element)。用于图案化该蚀刻掩模的处理的处理变异(process variables)会导致在一组基底(亦即一批(batch))中蚀刻掩模的组件的尺寸的一宽广的统计分布(也就是大的标准差σ(sigma))。
控制将被形成在基底上的蚀刻结构的尺寸的一方法，包括测量蚀刻掩模的各个组件以及被蚀刻结构的最小宽度(亦即关键尺寸(critical dimension，CD))，并统计处理测量的结果，以校正实施在后续几批基底的蚀刻处理。
不幸地，此方法并不会补偿在一批基底中关键尺寸(CD)的基底对基底(substrate-to-substrate)的变动。蚀刻处理内含的变异与蚀刻掩模图案化处理的变异会加宽被蚀刻结构的关键尺寸的分布。这表示被蚀刻结构的关键尺寸的蚀刻后统计分布可能会比蚀刻掩模的组件的关键尺寸的蚀刻前(pre-etch)分布还要宽。因此，有些被蚀刻结构的关键尺寸会落在可接受的值的一预定范围之外。
因此，在一半导体基底处理系统中，一种改善用以控制使用蚀刻处理所形成的基底上的结构的关键尺寸的方法是必需的。
发明内容
本发明是有关于一种控制使用一蚀刻处理来形成一基底上的结构的尺寸的方法。在一实施例中，该方法包括测量图案化的蚀刻掩模的组件的尺寸(例如关键尺寸)以及依据该测量校正蚀刻处理参数(例如时间)。在一应用中，该方法可以使用光学量测来增进对场效应晶体管的一栅极结构的关键尺寸，以及对一集成的基底处理系统的蚀刻模块的控制。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举数个实施例，并配合所附图式，作详细说明如下。
附图说明
图1绘示使用于本发明方法的一实施例的一范例的半导体集成基底处理系统的一示意图；
图2绘示依据本发明的一实施例所形成的蚀刻结构的尺寸的控制方法的流程图；
图3A到图3B绘示依据图2的方法所形成的具有一场效应晶体管的一栅极结构的一基底的一系列的剖面示意图；
图4A到图4B绘示蚀刻掩模的各个组件与图3A到图3B的栅极结构的关键尺寸的测量结果的一系列的范例图标；
图5为一图标的范例，绘示依据图2的方法的一实施例来估计蚀刻处理参数的一校正一范例的程序；以及
图6绘示用于实施本发明中部分的方法的一范例的等离子体蚀刻处理设备的一示意图。
为了使内容更易了解，参考数字被用于图标中，并且对于该些图标中相同的组件会使用同一数字。
为了使内容更易了解，参考数字被用于图标中，并且对于该些图标中相同的组件会使用同一数字。
主要组件符号说明
100：半导体晶片处理系统
102：输入/输出模块
104：光学测量工具
106：前开式晶片盒
108、120、130：机器手臂
110、112、114、116、118：处理模块
122：负载锁定腔体
124：工厂接口
126：量测模块
128：主架构
140：系统控制器
142：中央处理器
144：内存
146：支持电路
200：程序
201、202、204、206、208、210、212：步骤
300：基底
302：膜堆
304：栅极介电层
303、305、309、341：宽度
306：栅极电极层
307：深度
308：栅极导体层
314：图案化掩模
320、321、322、332、334、336：区域
324：侧壁
336：信道区域
400、420：图形
402、422：y轴
404、424：x轴
406、408：部分
410、430：中心
411：中心线
412、414、432、434：边界
416、426：宽度
418：蚀刻前统计分布
428：蚀刻后统计分布
500：图形
502：y轴
504：x轴
506、508：部分
510、512、514、520：延续时间
518：差值
522：箭号
600：蚀刻反应器
610：处理腔体
612：感应线圈组件
614：晶片
616：晶片支撑底座
618：等离子体电源
619：第一匹配网络
620：介电顶盖
622：偏压电源
624：第二匹配网络
626：入口端口
627：节流阀
630：导体腔体本体
634：接地
636：真空泵
638：气体面板
640：控制器
642：内存
644：中央处理器
646：支持电路
648：气体源
649：气体管路
650：气态混合物
655：等离子体
具体实施方式
本发明提供一种使用一蚀刻处理来控制形成在一基底上(例如半导体晶片等)的结构的尺寸。该方法通常可用于，例如制造超大型集成(ultra-large-scale integrated，ULSI)半导体装置与电路。在一实施例中，该方法可以使用一基底处理系统，包括例如用以测量被蚀刻结构以及蚀刻掩模的组件的图案尺寸(topographic dimension)的一量测模块来实施。
图1绘示可用以实施本发明的一半导体晶片处理系统100的一示意图。一般而言，可用以实施本发明的一处理系统包括AppliedMaterials，Inc.of Santa Clara，California的TRANSFORMATM处理系统。类似的处理系统配置已揭露于2002年11月26日申请的美国专利第6,486,492B1号，以及公告于2000年11月21日的美国专利第6,150,664号，在此一并列入做为参考。此处实施例中的系统100只被提供作为说明的用途，而不应被用来限制本发明的范围。
系统100通常包括一中央转换腔体或″主架构″(mainframe)128，例如
Figure C20041007818300111
处理系统，用以固定多数个处理模块110、112、114、116、118，以及至少一负载锁定腔体(例如绘示于图1中的二个负载锁定腔体122)。一转换机器手臂(robot)130被配置在主架构128中用以在处理模块110、112、114、116与118之间传送基底。具有至少一量测模块126以及一输入/输出模块102的一工厂接口124，被连接到负载锁定(load-lock)腔体122。输入/输出模块102具有至少一前开式晶片盒(front opening unified pod，FOUP)，例如图1所示的二个前开式晶片盒(FOUP)106。量测模块126被连接到一系统控制器140，并且提供形成于晶片上的结构的关键尺寸(CD)的高速度资料连接的进入与/或离开系统100。
量测模块126包括一光学测量工具104与二基底机器手臂108与120，用以在前开式晶片盒(FOUP)106，一光学测量工具104与负载锁定腔体122之间传送处理前与处理后的基底到。适用于此系统的光学测量工具，包括例如位于Milpitas，California的Nanometrics公司(Incorporated)的工具。
系统控制器140连接并控制集成的处理系统100的每一模块。系统控制器140透过对系统100的模块与设备之一直接控制，或者是，通过控制与该些模块与设备相关的计算机(或控制器)，来控制系统100所有的运作。在运作中，系统控制器140使能(enable)从各别的模块与设备的反馈(feedback)以最佳化基底产能。
系统控制器140通常包括，例如中央处理器(CPU)142、内存144，以及支持电路146。中央处理器142可以包括任何形式的用于工业设定的计算机处理器。支持电路146被连接到，例如中央处理器142，其可包括例如超高速缓冲存储器(cache)、时钟电路(clock circuit)、输入/输出子系统，以及电源供应器等。当中央处理器142执行软件程序时，中央处理器可被转换成一特定用途的计算机(控制器)140。软件程序亦可以透过位于系统100远程的一第二控制器(未绘示)来储存与/或来执行。
系统100的处理模块110、112、114、116、118中至少其中之一可以包括一等离子体蚀刻模块(例如，DPS II蚀刻模块)，以用于实施本发明的一部分。其它处理模块可以包括，例如其它类型的处理仪器的，例如处理模块110、112、114、116、118可包括，例如Applied Materials，Inc.的PRECLEAN IITM等离子体清洗模块、
Figure C20041007818300131
远程等离子体模块、RADIANCETM热处理模块与其它等。
依据本发明的一范例，用以实施本发明处理的系统100的一可行的结构包括，例如二负载锁定腔体122、DPS II模块114、116与118，以及
Figure C20041007818300132
模块110与114等。量测模块126具有一光学测量工具104与机器手臂108与120，以及包括二前开式晶片盒(FOUP)106的输入/输出模块102。
图2为依据本发明方法的一实施例所绘示的用于控制使用一蚀刻处理作为程序200来形成一基底上的结构的尺寸的一流程图。程序200包括用来在基底上形成一膜堆的处理。为了使该方法更容易了解，偶尔会参考上述图1中所述的半导体集成晶片处理系统100的组件。
程序200从步骤201开始，接着进行到步骤202。在步骤202中，具有一图案化蚀刻掩模的一基底被提供到，例如使用一非破坏性测量技术来测量图案化掩模的组件的图案尺寸(topographicdimension)的一测量工具。在图案化蚀刻掩模下方的膜堆，通常包括例如至少一材料层。此材料层可以从导电(conductive)、介电(dielectric)，以及半导体材料或其组合来形成。通常，同一测量工具也可以测量形成于膜堆的至少一层的结构的图案尺寸(topographicdimension)(以下将参考步骤208来讨论)。
光学测量工具104可使用一或多个非破坏性光学测量技术，例如光谱分析(spectroscopy)、、干涉测量法(interferometry)、散射测量法(scatterometry)、反射测量法(reflectometry)、椭圆率测量法(ellipsometry)等来测量基底上的图案尺寸与薄膜的厚度。在一实施例中，光学测量工具104使用，例如散射测量法测量技术。
在步骤204中，图案化蚀刻掩模的组件的该些最小宽度(亦即关键尺寸(CD))可使用非破坏性测量技术的测量工具来测量。图案化掩模的组件的关键尺寸的测量通常被实施于基底上在统计上有意义的区域数目(例如5到9个或更多个区域)。该些测量结果(亦即蚀刻前(pre-etch)的测量)可以透过数学方式(例如取平均值)来处理被测量的蚀刻掩模。在一实施例中，该些测量可以透过一光学测量工具104来实施。
在步骤206中，习知的使用图案化掩模作为一蚀刻掩模来蚀刻基底的结构的蚀刻处理方法(recipe)会被校正。对于该些基底，习知的(亦即未被校正的)蚀刻处理方法是已经定义好的，其中图案化蚀刻掩模包括了具有额定(nominal)关键尺寸的组件。对于习知的蚀刻处理方法的校正，可以透过实施步骤204所得到的测量结果来估计。
特别是，步骤206定义了蚀刻处理方法的校正，可用以补偿介于图案化蚀刻掩模的各个组件的实际的(actual)关键尺寸，与组件额定的关键尺寸(例如平均值)之间的一差异(difference)(亦即一差值，deviation)。通常，该些额定关键尺寸(CD)所定义的平均值包括，例如在图案化处理被实施在该批基底上之后，蚀刻掩模的该些组件的关键尺寸的均方根(root-mean-square)或算数平均数(arithmeticmean)等。
被校正的蚀刻处理方法，可以改善用于图案化蚀刻掩模的处理的处理变异。因此，使用此处理所蚀刻的基底上的结构可以具有较窄的蚀刻后(post-etch)的关键尺寸的统计分布(statistical distribution)(亦即较小的标准差σ(sigma))。此外，被蚀刻结构的关键尺寸的分布，也会比图案化蚀刻掩模上的各个组件的该些关键尺寸(CD)的统计分布还要窄。
在一实施例中，步骤206中会计算该校正，包括关于蚀刻处理的一横向(lateral)(亦即水平，horizontal)蚀刻率的至少一参数的校正因子(corrective factors)。此参数可以包括，例如过蚀刻所形成的该些结构的一延续时间(duration time)、蚀刻处理参数(例如至少一蚀刻气体的流动速率与/或压力、等离子体源极电源，以及基底偏压电源等)、该材料的化学组成，以及该些结构的侧壁的厚度等。
通常，该蚀刻处理包括，当图案化蚀刻掩模所暴露的区域中，被蚀刻层被移除的一第一周期(亦即蚀刻周期)，以及当被配置于被蚀刻层下方的一层被部分地蚀刻的一第二周期(亦即过蚀刻周期)。在过蚀刻周期中，任何被蚀刻层所剩余的材料残余(trace)，会从其下方的层的一表面被移除。通常，过蚀刻周期的一延续时间大约为，例如蚀刻周期的延续时间的0到100％。
过蚀刻周期可以是，例如以移除下方的层的一速率(亦即垂直蚀刻率)，以及在蚀刻处理的第一周期中被蚀刻的层的侧壁的剩余部分的一横向蚀刻速率(亦即水平蚀刻率)作为特征。在一实施例中，为了从图案化蚀刻掩模的关键尺寸的尺寸额定值来补偿该差值，步骤206中要估计用以调变过蚀刻周期的一延续时间的该校正。
在步骤208中，程序200所实施的蚀刻处理，使用被校正的蚀刻处理方法，来蚀刻图案化掩模下的膜堆之一或多个材料层，以在膜堆的层中形成被蚀刻结构。在一实施例中，蚀刻处理的过蚀刻周期的延续时间被校正，以补偿用于图案化蚀刻掩模的处理的处理变异。此被校正的蚀刻处理，提供了较小的被蚀刻结构的关键尺寸的蚀刻后标准差(亦即较窄的统计分布)。通常，此标准差以及图案化蚀刻掩模各个组件的蚀刻后关键尺寸的标准差，小于蚀刻掩模的组件的关键尺寸的蚀刻前标准差。在一实施例中，蚀刻后测量可以使用，例如上述步骤204中的测量工具与方法来实施。
在步骤210中，其它在位(in-situ)或离位(ex-situ)蚀刻处理还可以选择性地(optionally)使用同一图案化蚀刻掩模来实施在该膜堆上。
程序200终止于步骤212。
在本发明的一应用中，一场效应晶体管(field effect transistor，FET)，例如一互补金属氧化物半导体(complementarymetal-oxide-semiconductor，CMOS)场效应晶体管等的一栅极结构的一栅极导体层，可以使用程序200来蚀刻。
图3A到图3B绘示具有一场效应晶体管的一栅极结构的一基底的制造过程的一系列的剖面示意图，其中栅极结构的一栅极电极的栅极导体层的关键尺寸，例如可以通过处理系统100的模块所实施的程序200的处理步骤来控制。图3A到图3B中的该些剖面图，并不是等比例被绘示，而被简化了来作为说明的用途。为了更容易理解本发明，请同时参照图2与图3A到图3B。
请参照图3A，在步骤202中，一基底300(例如硅(Si)晶片等)，被传送到处理系统100的量测模块126。基底300通常包括，例如区域332与334(此二区域使用折线被标示)，其中在栅极结构制造完成后，源极与汲极可以使用一离子植入处理来形成，此外，还包括用以形成被制造的晶体管之一栅极结构的膜堆302，以及一图案化掩模314。源极与汲极区域332与334，可透过每一被制造的晶体管的一信道区域336来隔开。在一实施例中，膜堆302包括，例如一栅极介电层304、一栅极电极层306，以及一栅极导体层308。图案化掩模314，可用以保护信道区域336上方的区域320，以及区域332与334的一部分，并且可以暴露相邻的基底300的区域321与322。
图案化掩模314，例如可以被用作为一蚀刻掩模来蚀刻膜堆302的该些层。图案化掩模314可以包括，例如硅(Si)、氮氧化硅(SiON)、二氧化硅(SiO2)、氮化硅(Si3N4)、二氧化铪(HfO2)，以及AppliedMaterials，Inc.of Santa Clara，California的Advanced PatterningFilmTM(APF)，或是光致抗蚀剂等。该APF通常包括，氮氧化硅(SiON)膜与α-碳(α-carbon)等。形成此蚀刻掩模的处理与习知中已知处理相似。在一实施例中，图案化掩模314包括，例如氮氧化硅(SiON)所形成的一硬掩模(hard mask)。
在一实施例中，栅极电极层306可以由，例如掺杂多晶硅(Si)所形成，而栅极介电层304可以由，例如二氧化硅(SiO2)所形成。通常，该些层306与304各别具有一厚度大约为50到600nm，与大约为1到6nm。或者是，栅极介电层304包括，例如具有一介电常数大于4.0的一高介电常数的介电材料，例如二氧化铪(HfO2)、二氧化铪硅(HfSiO2)等。
栅极导体层308通常可以从一金属硅化物来形成，该金属可以提供介于被制造的晶体管的栅极电极与半导体装置的内连接网络(interconnect network)的组件(未绘示)之间的一电子接口。在一实施例中，栅极导体层308包括，例如硅化钨(Wsi)，而所形成的一厚度大约为30到200nm。
膜堆302也可以包括，例如具有不同的厚度的其它材料所形成的层。膜堆302的该些层，也可以使用任何传统的沉积技术，例如原子层沉积(atomic layer deposition，ALD)、物理气相沉积(physicalvapor deposition，PVD)、化学气相沉积(chemical vapor deposition，CVD)，以及等离子体辅助化学气相沉积(plasma enhanced CVD，PECVD)等来形成。场效应晶体管的制造也可以使用，例如
Figure C20041007818300181
或
Figure C20041007818300182
的各别的处理模块，或是Applied Materials，Inc.of Santa Clara，California的其它半导体晶片处理系统来实施。
在步骤204中，图案化掩模314的一宽度303(例如大约为30到180nm)，使用一光学测量工具104，在统计上有意义的基底300上的区域数目被测量，并且基底300的该些测量结果被平均。通常，该批基底300的该些宽度303的蚀刻前统计分布，会具有一标准差为大约3nm。
在步骤206中，用于蚀刻栅极导体层308(例如硅化钨(WSi))的处理方法的一校正，可以通过图案化掩模314的被测量宽度303的该些结果来计算。在一实施例中，该校正包括，例如关于过蚀刻周期的一延续时间的一校正因子。若宽度303大于图案化掩模314的一额定宽度，该校正增加该蚀刻处理过蚀刻层308的一延续时间。此外，若宽度303小于额定宽度，则该校正减少该蚀刻处理过蚀刻层308的延续时间。在此实施例中，图案化掩模314的额定宽度，例如是定义成在图案化掩模314的处理之后，该批基底的基底300的掩模314的一均方根宽度。或者是，该校正也可以包括，例如相关于该蚀刻处理的其它参数，例如至少一蚀刻气体的流动速率与/或压力、等离子体源极电源、基底偏压电源等的一校正因子。
请参照图3B，在步骤208中，透过使用被校正的蚀刻处理方法，在区域321与322中的栅极导体层306(例如硅化钨(WSi))被蚀刻并且被移除。该蚀刻处理包括一第一周期(亦即蚀刻周期)，以及一第二周期(亦即过蚀刻周期)。在第一周期中，栅极导体层308被蚀刻，并且大部分都从该多晶硅栅极电极层306被移除。在第二周期中，任何硅化钨的残余(trace)都从栅极电极层306被移除，并且层308的侧壁324横向地被蚀刻，而栅极电极层306同时被蚀刻到一深度307。
在被校正的蚀刻处理方法中(请参考上述步骤206中的叙述)，过蚀刻周期的延续时间已经被定义，因此栅极导体层306的侧壁324被蚀刻到一预先定义的(pre-defined)宽度305。通常，在过蚀刻周期中，多晶硅栅极电极层306被蚀刻到一深度307大约大于0到20nm。
在一实施例中，在步骤208中可以使用一气体混合物包括，例如三氟化氮(NF3)、氯气(Cl2)、氮气(N2)或氧气(O2)等，来实施一等离子体蚀刻处理到蚀刻层308(例如硅化钨(WSi))。蚀刻处理可以使用，例如
Figure C20041007818300191
处理系统的Decoupled Plasma Source(DPS)II模块来实施。DPS II模块(请参考图6下方所示)，包括例如一等离子体蚀刻反应器，其中使用一感应源极(亦即天线)来产生一高密度等离子体。DPS II模块也可以控制一基底温度在一范围大约为20到350℃之间。为了决定一蚀刻处理的终点或该蚀刻处理的一特别周期，DPS II模块可以使用一终点侦测系统来监测，例如在一特别波长的等离子体发射、处理时间的控制，与雷射干涉测量法等。
在一实施例中，在第一周期中，栅极导体层308，例如包括硅化钨等，可以使用DPS II模块来蚀刻，其处理参数包括，例如流动速率为0到40sccm的三氟化氮(NF3)，流动速率为0到100sccm的氯气(Cl2)(亦即，NF3对Cl2的流量比为100％的NF3到100％的Cl2)，流动速率为0到200sccm的氮气(N2)，流动速率为0到40sccm的氧气(O2)，施加介于大约0到1500W的电源到感应耦接天线，施加介于0到200W的阳极偏压电源，并且维持晶片底座温度在20到80℃之间，以及腔体压力在0.26与1.33Pascal之间。在一实施例的处理中，三氟化氮(NF3)的流动速率大约为10sccm，氯气(Cl2)的流动速率大约为40sccm(亦即NF3对Cl2的流量比大约为1∶4)，氮气(N2)的流动速率大约为80sccm，氧气(O2)的流动速率大约为10sccm，施加750W的电源到感应耦接天线，100W的阳极偏压电源，维持晶片底座温度在大约65℃，而腔体压力大约为0.53Pascal。此蚀刻处理可以提硅化钨(层308)对氮氧化硅(SiON)(掩模314)的蚀刻选择比(selectivity)在大约至少4∶1，以及氮氧化硅(SiON)对多晶硅(层306)的蚀刻选择比在大约5∶1。
在此实施例中，步骤208的第二周期为第一周期的延续。在第二周期中，包括硅化钨的栅极导体层308被过蚀刻，并且使用与第一周期相同的蚀刻参数将多晶硅栅极电极层306被蚀刻到深度307，。第二周期的一额定延续时间(如图5下方所示的延续时间510)大约为第一周期的延续时间的50％。
此蚀刻处理可以使得一批基底的基底300上的栅极导体层308的宽度305的蚀刻后标准差大约在0.5到2nm之间。此外，该蚀刻处理可以降低图案化掩模314的宽度309的蚀刻后标准差到大约0.5到2nm之间，因此可以对后续的使用图案化掩模314作为一蚀刻掩模(例如步骤210)的蚀刻处理(例如蚀刻栅极电极层306)提供较小的标准差。宽度305与309的蚀刻后测量，可以参考上述步骤204中使用一光学测量工具104及其方法来实施。
图4A到图4B绘示实施在一批基底300上的蚀刻前与蚀刻后测量的结果之一系列的范例的图标。该些测量可以使用TRANSFORMATM处理系统100的一光学测量工具104来实施。
在图4A中，一图形400绘示一实施例的一批基底的基底300的图案化掩模314的宽度303的蚀刻前统计分布418(y轴402为基底的数目，而x轴404为被测量特征的宽度)。分布418具有一宽度416(例如为6σ，或大约是该些基底的99.5％)，此处该分布的一中心410是有关于图案化掩模314的宽度303的额定值。分布418的边界412与414是有关于基底300的宽度303的最小与最大值，并且个别限制该分布在中心410周围±3σ的范围内。上述大于中心线411的分布418的部分是有关于具有大于额定宽度416的宽度314的该些基底300。而小于中心线411的分布418的部分408是有关于具有宽度314小于额定宽度410的该些基底300。在一实施例中，该些值416、410、412与414分别为20、90、80与100nm。
在图4B中，一图形420绘示在校正后蚀刻处理208的同一批的该些基底的基底300的栅极导体层308的宽度305的蚀刻后统计分布428的一范例。y轴422是有关于基底的数目，而x轴424是有关于被测量特征的宽度。分布428具有一宽度426(例如为6σ，或大约是该些基底的99.5％)，此处该分布的中心430是有关于栅极导体层308的宽度305的额定值，分布428的边界432与434是有关于基底300的宽度305的最小与最大值，并且个别限制该分布在中心430周围±3σ的范围内。在一实施例中，该些值426、430、432与434分别为5、90、87.5与92.5nm。
因此，本发明方法所产生的栅极导体层308中的被蚀刻结构的关键尺寸(亦即宽度305)的蚀刻后统计分布428，比图案化蚀刻掩模的各个组件314的关键尺寸(亦即宽度303)的蚀刻前统计分布418窄了大约4倍。此外，图案化蚀刻掩模314的蚀刻后宽度309的统计分布也同样变窄了。
图5为依据图2所示的方法的一实施例所绘示的可用以计算步骤208的蚀刻处理方法的校正的一范例的程序的一图标。图形500绘示图案化掩模314的宽度303相对于实施在栅极导体层308的被校正的蚀刻处理的第二周期(亦即过蚀刻周期)的延续时间(x轴504)的一差(y轴502)。因为横向蚀刻率与处理时间有关，因此图形500通常为一非线性曲线。
过蚀刻周期的延续时间，可以使用宽度303与额定值410(请参考上述图4A的叙述)的差值为单位来表示。更特别地，第二周期的额定延续时间510，会与具有额定值410的图案化掩模314有关(亦即当宽度303的一差值等于0时)。在图5中，图形500的部分508与506，分别与图形400中的部分408与406(图4A中所示)有关。综上所述，过蚀刻周期的延续时间510、512与514，各别与图案化掩模314的宽度303的值410、412与414有关。使用图形500，与具有与该额定宽度410的一差值518的图案化掩模314有关的，过蚀刻周期的一延续时间520，可以如图中箭号522所示来定义。
图6绘示可以被用来实施本发明的一部分的蚀刻反应器600的Decoupled Plasma Source(DPS II)的一示意图。DPS II反应器通常可以被用作为
Figure C20041007818300221
半导体集成晶片处理系统的一处理模块。反应器600包括在一导体腔体本体630中具有一晶片支撑底座616的一处理腔体610，以及一控制器640。
腔体610包括一实质上平坦的介电顶盖620。在其它实施例中，腔体610也可以具有其它类型的顶盖，例如，一圆球形(dome-shaped)顶盖。上述顶盖620配置有一天线，其包括至少一感应线圈组件612(图中绘示了二个同轴组件612)。感应线圈组件612透过一第一匹配网络619被连接到一等离子体电源618。在一可调频率范围从50KHz到13.56MHz之间，等离子体源极618一般可以输出最大约3000W。
支撑底座(阳极)616透过一第二匹配网络624被连接到一偏压电源622。偏压电源622通常为在一频率大约为13.56MHz可输出最大约500W的一电源，其可以产生连续或脉冲电源。在其它实施例中，电源622也可以是一直流(DC)或脉冲直流电源。
控制器640包括，例如一中央处理器(CPU)644、一内存642，以及用以促进例如蚀刻处理的DPS II蚀刻处理腔体610的组件的控制的中央处理器644的支持电路646。该蚀刻处理在以下有更详细的说明。
在运作中，一半导体晶片614被放置在底座616之上，并且处理气体从一气体面板638的入口端口626被供应，以形成一气态混合物650。在腔体610中，通过从等离子体与偏压电源618与622施加电源到各别感应线圈组件612与支撑底座616，气态混合物650被点火(ignite)以形成一等离子体655。腔体610内部的压力可以使用一节流阀627与一真空泵636来控制。一般导体腔体本体630被连接到一电性接地634。导体腔体本体630的温度可以使用穿过导体腔体本体630的含液态管路(未绘示)来控制。
晶片614的温度可以通过稳定支撑底座616的一温度来控制。在一实施例中，一气体源648的氦气(He)，透过一气体管路649被提供到晶片614下方的底座表面的信道(未绘示)。氦气(He)被用以增进底座616与晶片614之间的热转换。在该处理中，底座616可以通过底座中的一电阻加热器(resistive heater)(未绘示)被加热以到达一稳定状态温度，然后氦气(He)可以使得晶片614均匀受热。使用此热控制，晶片614被维持在一温度介于大约20与350℃之间。
熟悉此技术者应当了解，其它形式的蚀刻腔体，例如包括有远程等离子体源的腔体、电子回旋共振(electron cyclotron resonance，ECR)等离子体腔体等，也可以用来实施本发明。
为了增进对上述处理腔体610的控制，控制器640可以包括任何一种形式的一般用途的计算机处理器，其可以用于控制各种腔体与子处理器在工业上的设定。中央处理器644的内存或计算机可读取媒体(computer-readable)642可以包括一或多个可读取内存例如随机存取内存(random access memory，RAM)、只读内存(read onlymemory，ROM)、软盘、硬盘，或任何其它形式的局部或远程的数字储存装置。支持电路646可以以一般的方法连接到中央处理器644以支持该处理器。该些电路包括超高速缓冲存储器(cache)、电源供应器、时钟电路(clock circuits)、输入/输出电路与子系统等。本发明的方法通常可以被储存在内存642中以作为一软件程序。软件程序也可以通过设置于中央处理器644所控制的硬件的远程的处的第二中央处理器(未绘示)来储存与/或来执行。
本发明也可以实施于其它蚀刻处理，而其参数也可以被熟悉此技术者利用此处所揭露的方法来校正以获得可接受的特性，但是这并没有离开本发明的精神。虽然在前述的实施例中是使用本发明来制造一场效应晶体管，但是本发明也可以用于制造集成电路的其它装置与结构。
虽然本发明已以数个实施例揭露如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定的为准。

Claims (23)

1. 一种用以控制使用一蚀刻处理来形成一基底上的结构的尺寸的方法，包括：
提供一基底，该基底上形成有一图案化的蚀刻掩模；
测量配置在该基底上的该掩模的多数个组件的图案尺寸；
使用该些尺寸的测量结果来校正用于一蚀刻处理的一处理方法；以及
实施使用该被校正的处理方法的该蚀刻处理，来形成该基底上的多数个结构。
2. 如权利要求1所述的用以控制使用一蚀刻处理来形成一基底上的结构的尺寸的方法，其中该基底包括一半导体晶片。
3. 如权利要求1所述的用以控制使用一蚀刻处理来形成一基底上的结构的尺寸的方法，其中该掩模包括一图案化的硬蚀刻掩模或一图案化的光致抗蚀剂掩模。
4. 如权利要求1所述的用以控制使用一蚀刻处理来形成一基底上的结构的尺寸的方法，其中该些结构被形成在配置在该掩模下方的至少一材料层中。
5. 如权利要求1所述的用以控制使用一蚀刻处理来形成一基底上的结构的尺寸的方法，其中该些尺寸为该些组件的最小宽度。
6. 如权利要求1所述的用以控制使用一蚀刻处理来形成一基底上的结构的尺寸的方法，其中该尺寸系使用一非破坏性测量技术来测量。
7. 如权利要求6所述的用以控制使用一蚀刻处理来形成一基底上的结构的尺寸的方法，其中该测量技术包括一光学测量技术。
8. 如权利要求1所述的用以控制使用一蚀刻处理来形成一基底上的结构的尺寸的方法，其中该测量步骤与该形成步骤系使用一单一基底处理系统的多数个处理模块来实施。
9. 如权利要求1所述的用以控制使用一蚀刻处理来形成一基底上的结构的尺寸的方法，其中该校正步骤，包括计算该蚀刻处理的该处理方法的一校正。
10. 如权利要求9所述的用以控制使用一蚀刻处理来形成一基底上的结构的尺寸的方法，其中该校正，包括在该蚀刻处理中关于从该些结构的侧壁上移除的该材料的一膜的一厚度的至少一参数的一校正。
11. 如权利要求10所述的用以控制使用一蚀刻处理来形成一基底上的结构的尺寸的方法，其中该至少一参数，包括过蚀刻该些结构的一延续时间、至少一蚀刻气体的一流动速率与/或压力、一等离子体源极电源、一基底偏压电源、该些结构的一材料，以及该些结构的侧壁的一厚度。
12. 一种控制使用一蚀刻处理来形成一基底上的一场效应晶体管的一栅极结构的尺寸的方法，包括：
提供一基底，该基底具有形成在一栅极结构的一膜堆上的一图案化蚀刻掩模；
测量配置在该基底上的该掩模的多数个组件的图案尺寸；
使用该些尺寸的测量结果来校正用于蚀刻该膜堆的一层的一蚀刻处理的一处理方法；以及
实施使用该被校正的处理方法的该蚀刻处理，来形成该层中的多数个结构。
13. 如权利要求12所述的控制使用一蚀刻处理来形成一基底上的一场效应晶体管的一栅极结构的尺寸的方法，其中该层包括一栅极导体层、一栅极电极层，以及一栅极介电层至少其中之一。
14. 如权利要求13所述的控制使用一蚀刻处理来形成一基底上的一场效应晶体管的一栅极结构的尺寸的方法，其中该栅极导体层包括硅化钨，该栅极电极层包括掺杂多晶硅，并且该栅极介电层包括二氧化硅或二氧化铪。
15. 如权利要求12所述的控制使用一蚀刻处理来形成一基底上的一场效应晶体管的一栅极结构的尺寸的方法，其中该掩模包括一图案化的硬蚀刻掩模或一图案化的光致抗蚀剂掩模。
16. 如权利要求12所述的控制使用一蚀刻处理来形成一基底上的一场效应晶体管的一栅极结构的尺寸的方法，其中该掩模的材料，包括氮氧化硅、二氧化硅，氮化硅、二氧化铪与α-碳至少其中之一。
17. 如权利要求12所述的控制使用一蚀刻处理来形成一基底上的一场效应晶体管的一栅极结构的尺寸的方法，其中该尺寸包括该些组件的最小宽度。
18. 如权利要求12所述的控制使用一蚀刻处理来形成一基底上的一场效应晶体管的一栅极结构的尺寸的方法，其中该尺寸系使用一非破坏性测量技术来测量。
19. 如权利要求18所述的控制使用一蚀刻处理来形成一基底上的一场效应晶体管的一栅极结构的尺寸的方法，其中该测量技术包括一光学测量技术。
20. 如权利要求12所述的控制使用一蚀刻处理来形成一基底上的一场效应晶体管的一栅极结构的尺寸的方法，其中该测量步骤与该形成步骤系使用一单一基底处理系统的多数个处理模块来实施
21. 如权利要求12所述的控制使用一蚀刻处理来形成一基底上的一场效应晶体管的一栅极结构的尺寸的方法，其中该校正步骤，包括计算用以蚀刻该层的该蚀刻处理的该处理方法的一校正。
22. 如权利要求21所述的控制使用一蚀刻处理来形成一基底上的一场效应晶体管的一栅极结构的尺寸的方法，其中该校正，包括在该蚀刻处理中关于从该层的侧壁上移除的该材料的一膜的一厚度的至少一参数的一校正。
23. 如权利要求22所述的控制使用一蚀刻处理来形成一基底上的一场效应晶体管的一栅极结构的尺寸的方法，其中该至少一参数，包括过蚀刻该些结构的一延续时间、至少一蚀刻气体的一流动速率与/或压力、一等离子体源极电源、一基底偏压电源、该些结构的一材料，以及该些结构的侧壁的一厚度。
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