KR101821056B1 - 다중 패턴화 스킴에 대한 선택적 스페이서 에칭을 위한 방법 및 시스템 - Google Patents

다중 패턴화 스킴에 대한 선택적 스페이서 에칭을 위한 방법 및 시스템 Download PDF

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Abstract

통합 스킴을 사용하여 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법이 제공되는데, 그 방법은, 제1 스페이서 패턴 및 기저 층 - 기저 층은 제1 기저 층, 제2 기저 층, 및 타겟 층을 포함함 - 을 포함하는 기판을 제공하는 단계; 산화물을 사용하여 제2 컨포멀 스페이서 퇴적 - 이 퇴적은 제2 컨포멀 층을 생성함 - 을 수행하는 단계; 제2 스페이서 RIE 프로세스 및 제2 풀(pull) 프로세스 - 제2 스페이서 RIE 프로세스 및 제2 풀(pull) 프로세스는 제2 스페이서 패턴을 생성하고, 제2 스페이서 RIE 프로세스는, F 및/또는 H 함유 가스와 반응하도록 표면을 활성화하여 플루오로실리케이트를 형성하는 기판의 표면 상에서의 N 함유 가스의 흡수를 포함함 - 를 수행하는 단계를 포함하고, 통합 목표는 목표 스페이서 에칭율 내에서 에칭 스페이서 스페이서 막을 선택적으로 에칭하는 것, 제1 기저 층 및 제2 기저 층에 대한 동시적 선택도의 향상, 및 패턴 손상을 방지하는 것을 포함한다.

Description

다중 패턴화 스킴에 대한 선택적 스페이서 에칭을 위한 방법 및 시스템{METHOD AND SYSTEM FOR SELECTIVE SPACER ETCH FOR MULTI-PATTERNING SCHEMES}
본 발명은 기판 상에서의 막(film)의 패턴화의 방법 및 시스템에 관한 것으로, 특히 패턴화 목표를 충족하는 기판 상의 구조체의 선택적 스페이서 에칭을 위한 방법 및 시스템에 관한 것이다.
반도체 제조에서, 기판 상의 막의 패턴화(patterning)는, 무어의 법칙(Moore's law)을 따르는 시간을 가지고 진화한 여러 방법을 통해 달성될 수 있다. 이중 패턴화는, 피쳐 치수를 정의하는 스페이서 퇴적(spacer deposition)을 사용하는 것에 의해, 포토리소그래피 성능보다 더 작은 하드 마스크 피쳐를 생성하기 위해 사용되는 기술이다. 통상적인 이중 패턴화(double patterning; DP) 기술은, 맨드렐(mandrel) 위로의 일련의 퇴적, 스페이서를 형성하는 에칭 및 맨드렐을 제거하는 다른 에칭을 필요로 하고, 퇴적 및 에칭 툴 둘 다가 필요로 된다.
자가 정렬 이중 및 사중 패턴화(self-aligned double and quadruple patterning) 및 다른 패턴화 스킴(patterning scheme)은, 사전 패턴화된 피쳐의 측벽 상에 스페이서가 형성되는 것을 필요로 한다. 그 다음, 사전 패턴화된 피쳐는, 후속하는 패턴화에 대한 마스크로서 스페이서를 남기고, 제거된다. 패턴화 스킴 레이아웃을 위한 자가 정렬 이중 패턴화(self-aligned double patterning; SADP) 및 자가 정렬 사중 패턴화(self-aligned double quadruple patterning; SAQP)에 관해 많은 것이 행해졌지만, 패턴화를 위한 반응성 이온 에칭(reactive ion etch; RIE)을 사용한 스페이서 측벽의 포커싱 및 튜닝에 관해서는 많은 것이 행해지지 않았다. 통합 스킴(integration scheme)에서, 스페이서 측벽 프로파일은 후속하는 패턴화 단계에 큰 영향을 끼친다. 후속하는 패턴화 단계에서 더 나은 프로파일을 달성하는 것을 도울 스페이서 측벽 마스크 프로파일을 달성하기 위해, 반응성 이온 에칭을 사용하는 기술에 대한 필요성이 존재한다. 목표 스페이서 에칭율에서 에칭을 완수하고, 스페이서 에칭을 수행하는 동안 제1 및 제2 기저의(underlying) 막에 대한 동시적 선택도(selectivity)를 증가시키고, 패턴 손상을 방지하는 다양한 막 스택을 사용하는 선택적 스페이서 에칭에 대한 필요성이 존재한다.
통합 스킴을 사용하여 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법이 제공되는데, 그 방법은, 제1 스페이서 패턴 및 기저 층 - 기저 층은 제1 기저 층, 제2 기저 층, 및 타겟 층을 포함함 - 을 포함하는 기판을 제공하는 단계; 산화물을 사용하여 제2 컨포멀(conformal) 스페이서 퇴적 - 이 퇴적은 제2 컨포멀 층을 생성함 - 을 수행하는 단계; 제2 스페이서 RIE 프로세스 및 제2 풀(pull) 프로세스 - 제2 풀 프로세스에서 제2 스페이서 패턴을 생성하고, 제2 스페이서 RIE 프로세스는, F 및/또는 H 함유 가스와 반응하도록 표면을 활성화하여 플루오로실리케이트(fluorosilicate)를 형성하는 기판의 표면 상에서의 N 함유 가스의 흡수를 포함함 - 를 수행하는 단계를 포함하고; 통합 목표는 목표 스페이서 에칭율 내에서 스페이서 막을 선택적으로 에칭하는 것, 제1 기저 층 및 제2 기저 층에 대한 동시적 선택도의 향상, 및 패턴 손상을 방지하는 것을 포함한다.
통합 스킴을 사용하여 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 다른 방법이 또한 제공되는데, 통합 스킴은 통합 목표를 충족하도록 구성되고, 그 방법은, 경화된 패턴 레지스트 층 및 기저 층을 구비하는 기판을 제공하는 단계; 통합 스킴의 하나 이상의 프로세스를 제어하기 위해 두 개 이상의 동작 변수를 선택하는 단계; 제1 컨포멀 층에 대하여 제1 컨포멀 스페이서 퇴적 프로세스, 제1 스페이서 반응성 이온 에칭(RIE) 프로세스, 및 제1 풀 프로세스를 포함하는 제1 포지티브(positive) 또는 제1 네거티브(negative) 패턴화 프로세스를 수행하는 단계 - 제1 스페이서 RIE 프로세스 및 제1 풀 프로세스는 제1 스페이서 패턴을 생성함 - ; 제2 컨포멀 층에 대하여 제2 컨포멀 스페이서 퇴적, 제2 스페이서 반응성 이온 에칭(RIE) 프로세스, 및 제1 풀 프로세스를 포함하는 제2 포지티브 또는 제2 네거티브 패턴화 프로세스를 수행하는 단계 - 제2 스페이서 RIE 프로세스 및 제2 풀 프로세스는 제2 스페이서 패턴을 생성함 - ; 타겟 층으로의 제2 스페이서 패턴의 전사 프로세스(transfer process)를 수행하는 단계 - 전사 프로세스는 타겟 패턴을 생성함 - ; 및 온라인의 인시투 수집 측정치(online in situ collected measurement)를 사용하여 통합 목표를 달성하기 위해, 제2 컨포멀 스페이서 퇴적 프로세스, 제2 스페이서 RIE 프로세스, 제2 풀 프로세스, 및/또는 전사 프로세스를 포함하는 그룹의 하나 이상의 프로세스 동안에 두 개 이상의 선택된 동작 변수를 동시에 제어하는 것을 포함한다.
본 발명의 보다 완전한 이해 및 본 발명의 많은 수반하는 이점은, 특히 첨부의 도면과 연계하여 고려될 때, 하기의 상세한 설명을 참조하여 더욱 명확해질 것이다.
도 1a는 이전 퇴적 프로세스, RIE 프로세스, 및 풀 프로세스의 결과로서의 제1 스페이서 패턴 및 기저 층을 도시하는 통합 스킴의 예시적인 개략도이다.
도 1b는 본 발명의 기술 및 방법을 사용하여 에칭 가스에 노출되고 있는 제1 스페이서 패턴의 예시적인 개략도이다.
도 2는 시간의 함수로서의 스페이서 화학적 산화물 제거(chemical oxide removal; COR) 선택도의 그래프인데, 이 경우 선택도는 실리콘 반사방지 코팅(silicon anti-reflective coating; SiARC), 티타늄 산화물, 유기 평탄화 층(organic planarizing layer; OPL) 또는 고도의 평탄화 막(advanced planarizing film; APF)을 기준으로 비교된다.
도 3a는 산화물 프로세싱 이전의 기판에서의 스페이서 패턴의 예시적인 이미지이다.
도 3b는 본 발명의 실시형태에서의, 산화물 프로세싱 이후의 기판에서의 스페이서 패턴의 예시적인 이미지이다.
도 4a는 기판에서의 인커밍 스페이서 패턴(incoming spacer pattern)의 예시적인 경사 이미지(tilted image)이다.
도 4b는 기판에서의 스페이서 패턴의 예시적인 비경사 이미지(non-tilted image)이다.
도 5a는 화학 물질 대 공기의 1 : 200 비율로 희석한 불화 수소를 이용하여 스페이서 패턴을 15초 동안 에칭한 결과를 하일라이트하는 기판에서의 스페이서 패턴의 예시적인 경사 이미지이다.
도 5b는 본 발명의 실시형태에서의, 제2 스페이서 RIE 프로세스의 결과를 하일라이트하는 기판에서의 스페이서 패턴의 예시적인 경사 이미지이다.
도 5c는 본 발명의 실시형태에서의, 제2 스페이서 풀 프로세스의 결과를 하일라이트하는 기판에서의 스페이서 패턴의 예시적인 비경사 이미지이다.
도 6은 본 발명의 실시형태에서의, 산화물 프로세싱을 수행하는 방법의 예시적인 프로세스 흐름도이다.
도 7은 본 발명의 다른 실시형태에서의, 포지티브 또는 네거티브 패턴화 프로세스를 사용하여 산화물 프로세싱을 수행하는 방법의 예시적인 프로세스 흐름도이다.
도 8은 본 발명의 실시형태에서의, 다중 패턴화 스킴에 대한 선택적 스페이서 에칭을 위한 제조 프로세스를 수행하는 예시적인 프로세싱 시스템을 묘사한다.
도 9는 본 발명의 실시형태의 예시적인 프로세스 흐름도에서의 프로세스의 리스트에서 열거되는 프로세싱을 수행할 수 있는 반도체 장치의 예시적인 개략도이다.
하기의 설명에서는, 제한이 아닌 설명의 목적을 위해, 프로세싱 시스템의 특정한 결합 구조(geometry), 다양한 컴포넌트의 설명 및 그 컴포넌트에서 사용되는 프로세스와 같은 특정 상세가 설명된다. 그러나, 본 발명은 이들 특정 상세에서 벗어난 다른 실시형태에서 실시될 수도 있다는 것이 이해되어야 한다.
마찬가지로, 설명의 목적으로, 본 발명의 완전한 이해를 제공하기 위해, 특정 수, 재료, 및 구성이 설명된다. 그럼에도 불구하고, 본 발명은 특정 상세 없이 실시될 수도 있다. 또한, 도면에서 도시되는 다양한 실시형태는 예시적인 표현이며 반드시 일정한 축척으로 도시된 것이 아니라는 것이 이해된다.
본 발명을 이해함에 있어서 가장 도움이 되는 방식으로, 다양한 동작이 다수의 별개의 동작으로서 차례로 설명될 것이다. 그러나, 설명의 순서는, 이들 동작이 반드시 순서 종속적이라는 것을 의미하는 것으로 간주되어선 안된다. 특히, 이들 동작은 제시된 순서로 수행될 필요는 없다. 설명되는 동작은 설명된 실시형태와는 상이한 순서로 수행될 수도 있다. 다양한 추가적인 동작이 수행될 수도 있고/있거나 설명된 동작은 추가적인 실시형태에서 생략될 수도 있다.
본원에서 사용되는 바와 같은 "기판"은 본 발명에 따라 프로세싱되고 있는 대상을 일반적으로 지칭한다. 기판은 디바이스, 특히 반도체 또는 다른 전자 디바이스의 임의의 재료 부분 또는 구조를 포함할 수도 있고, 예를 들면, 반도체 웨이퍼와 같은 베이스 기판 구조체, 또는 박막과 같은 베이스 기판 구조체 상의 또는 위에 놓이는 층일 수도 있다. 따라서, 기판은, 패턴화된 또는 패턴화되지 않은, 임의의 특정한 베이스 구조체, 기저의 층 또는 상부 층(overlying layer)으로 한정되지 않고, 대신, 임의의 이러한 층 또는 베이스 구조체, 및 층 및/또는 베이스 구조체의 임의의 조합을 포함하도록 고려된다. 이하의 설명은 특정 타입의 기판을 참조할 수도 있지만, 이것은 예시적인 목적만을 위한 것이며 제한하는 것은 아니다.
용어 산화물은 단독으로 사용되는 경우에는, 통상적으로 실리콘 이산화물 또는 실리콘 질화물인 제2 스페이서 패턴에서의 구조체의 쌍 사이의 산화물을 지칭할 것이다. 용어 "경사 이미지"는, 구조체의 결합된 측면 뷰 및 상면 뷰를 포함하는 수평면으로부터 넌제로의 각도에서 취해진 기판 구조체의 이미지를 가리킨다. 용어 "비경사 이미지"는, 실질적으로 기판 구조체의 측면 뷰 이미지를 가리킨다.
본 발명의 하나의 실시형태는, TiO와 같은 다양한 스페이서 재료 및 SiARC 및 ODL/APF와 같은 3층 막에 선택적인 건식의(dry) 가스상(gas phase) 산화물 스페이서 풀(pull)에 관한 것이며, 패턴 손상없이 ODL/APF로의 정확한 CD 전사를 용이하게 한다. 통상의 다중 패턴화 스킴(예를 들면, SAQP, SADP)에서 소망의 임계 치수를 달성하기 위해, 스페이서 퇴적 및 스페이서 에칭의 여러 단계가 수반된다. 본 발명의 하나의 실시형태에서는, 각각, TiO, SiN, 및 SiARC, ODL/APF와 같은 여러 스페이서 및 3층 막에 관해 SiO2를 에칭하기 위해, 조정가능한 선택도와 함께 건식 에칭 기술이 사용된다. 이 기술은, 다수의 스페이서 퇴적-에칭 단계를 제거하는 것에 의해, 저비용의 다중 패턴화 스킴을 용이하게 한다.
다중 패턴화(SAQP 타입) 스킴에서의 단계의 수를 감소시키기 위해서는, 가장 중요한 양태 중 하나는 라인 붕괴 없이 OPL 또는 APF로의 효과적인 임계 치수(critical dimension; CD) 전사이다. 효과적인 CD 전사를 달성하기 위한 세 개의 중요한 인자는: 1) 다양한 스페이서 막을 선택적으로 에칭하는 능력, 2) 스페이서 에칭을 수행하는 동안의 SiARC 및 APF에 대한 동시적 선택도, 및 3) 패턴 손상을 방지하는 능력이다. 스페이서 에칭 단계에 적용되는 종래 기술은 상기 인자 중 두 개 이상이 종종 부족하다. SiARC에 선택적인 산화물 스페이서 에칭의 경우에, 희석된 불화 수소(dilute hydrogen fluoride; DHF)를 사용하는 습식 화학작용(wet chemistry)이 사용된다. 그러나, DHF 기반의 습식 화학작용은, SiARC에 관하여 산화물을 에칭하는 데 필요한 선택도가 종종 부족하고 패턴 붕괴를 야기한다.
본 발명은, 스페이서 에칭에 대해 가스상(화학적 산화물 제거(Chemical Oxide Removal) 또는 COR) 화학작용을 사용하는 것에 의해, 상기 세 개의 인자 모두를 달성하도록 디자인된다. 또한, 가스상 에칭은 막 사이에서 에칭 선택도를 변조하는 것을 가능하게 한다. 이 가스상 에칭은 표면 상에서의 N 함유 가스(예를 들면, NH3, NF3 등등)의 흡수에 의해 달성되는데, N 함유 가스의 흡수는 F 함유 가스 및/또는 H 함유 가스(예를 들면, HF, F2)와 반응하도록 표면을 활성화하여 부산물로서 플루오로실리케이트를 형성하게 된다. 상이한 재료의 에칭/반응 레이트는 두 개의 인자에 의해 주로 제어된다: 1) 표면 상에서의 에칭 가스의 흡수 및 2) 에칭 가스의 이용가능성 또는 농도. 또한, (TiO, SiO2, SiN, SiARC, ODL 등등과 같은) 상이한 재료에 대한 흡수율은 온도에 따라 상당히 변한다. 따라서, 다양한 막 사이에서 선택도를 미세 조정하는 능력은 중요하다. 이 화학작용을 달성하기 위해 에칭 가스 혼합물의 여러 수정물이 적용될 수 있는데, 예를 들면, HF/NH3, (도 5b 및 도 5c에서 도시되는 결과), F2/N2/H2, NF3/NH3 등등이 있다. 추가적으로, 본 발명의 다른 실시형태는, 대안적인 툴링 구성(tooling configuration) 또는 방법론으로서 상기 가스 혼합물로부터 생성되는 원격 플라즈마를 사용하는 것을 수반한다.
도 1a는, 이전 퇴적 프로세스, RIE 프로세스, 및 풀 프로세스의 결과로서의 제1 스페이서 패턴(112) 및 기저 층(124)을 도시하는 통합 스킴의 예시적인 개략도(100)이다. 기저 층(124)은, 제1 기저 층(116), 제2 기저 층(120), 및 타겟 층(122)을 포함한다. 제1 기저 층(116)은, 실리콘 반사방지 코팅(SiARC)의 층, 티타늄 반사방지 코팅(titanium anti-reflective coating; TiARC)의 층, 광학적 분산층(optical dispersive layer; ODL), 스핀온 하드마스크(spin on hardmask; SOH), 또는 등등일 수 있다. 제2 기저 층(120)은 유기 평탄화 층(OPL), 고도의 평탄화 층(APL), ODL, 또는 SOH를 포함할 수 있다. 구조체(112)는 스페이서(104)의 쌍 사이에 산화물(108)을 포함한다. 산화물(108)은 실리콘 이산화물 또는 실리콘 질화물일 수 있다. 스페이서(104)는, 티타늄 산화물, 티타늄 질화물, 비정질 실리콘, 다결정 실리콘(폴리실리콘) 또는 등등을 포함할 수 있다.
도 1b는, 본 발명의 실시형태에서의, 에칭 가스(160)에 노출되고 있는 제1 스페이서 패턴(162)의 예시적인 개략도(150)이다. 차후 논의되는 바와 같이, 에칭 가스는 F 기반 가스 및 N 기반 가스를 포함할 수 있다. 구체적으로는, 에칭 가스는 F2/N2/H2, NF3/NH3 또는 무수(anhydrous) HF를 포함할 수 있다. 프로세스는, TiO, SiN, 및 SiARC, 및 ODL 또는 TiO, SiN, 및 SiARC, APF, 또는 고도의 패턴화 층(APL)과 같은 여러 스페이서 및 3층 막에 관하여 SiO2 또는 SiN을 에칭하기 위한, 조정가능한 선택도를 갖는 건식 에칭 기술을 포함한다. 본 발명은, 다수의 스페이서 퇴적-에칭 단계를 제거하는 것에 의해, 저비용의 다중 패턴화 스킴을 용이하게 한다.
도 2는, 시간의 함수로서의 스페이서 화학적 산화물 제거(COR) 선택도의 그래프(200)인데, 이 경우 스페이서의 선택도는 실리콘 반사방지 코팅(SiARC), 유기 평탄화 층(OPL) 또는 고도의 평탄화 막(APL)을 기준으로 비교된다. Y축은 COR의 30초 에칭 동안 에칭되는, 옹스트롬으로 측정한 에칭량이고 한편 X축은 초 단위의 시간이다. COR 그래프(208)는, 초 단위의 시간의 함수로서 옹스트롬 단위의 에칭량인 y의 식에 대해 나타내어진 바와 같이 1.64에 가까운 기울기를 갖는 -1,0 옹스트롬, 제로 초로부터 발원하는 직선이다. SiARC(212), TiO(216), 및 OPL 또는 APF(220)에 대한 에칭 선택도 그래프(204)는, 테이블(224)에서 각각 7718,2, 58.4 및 416.2인 에칭량(232) 및 선택도(228)와 함께 도시된다. 그래프로부터 알 수 있는 바와 같이, 산화물에 대한 에칭량은, SiARC, TiO, 및 OPL 또는 APF의 에칭보다 수십 배 더 빠르다.
도 3a는, 본 발명의 실시형태에서의, RIE, 이 경우에서는 COR 프로세싱 이전의 기판에서의 스페이서 패턴(304)의 예시적인 이미지(300)이다. 스페이서 패턴(304)은, SiARC(308), OPL 또는 APL(312)의 층, 및 타겟 층(316)을 포함하는 기저 층을 갖는다. 스페이서 패턴(304)의 구조체(302)는 스페이서(324 및 328)의 쌍 사이에 산화물(320)을 포함한다. 스페이서(324 및 328)는 티타늄 산화물, 실리콘 질화물, 또는 등등을 포함할 수 있다.
도 3b는, 본 발명의 실시형태에서의, COR 이후의 기판에서의 스페이서 패턴(354)의 예시적인 이미지(350)이다. 스페이서 패턴(354)은, SiARC(358), 유기 OPL 또는 APL(362)의 층, 및 타겟 층(366)을 포함하는 기저 층을 갖는다. 스페이서 패턴(354)의 구조체(352)는 스페이서(374 및 378)의 쌍을 포함한다. 산화물(370)은, 스페이서의 쌍 예컨대 374 및 378 사이에 SiARC를 가우징(gouging)하지 않고 에칭되었다는 것을 유의해야 한다.
도 4a는 인커밍 기판에서의 스페이서 패턴(404)의 예시적인 경사 이미지(400)이다. 스페이서 패턴(404)은, SiARC(408), OPL 또는 APL(412)의 층, 및 타겟 층(416)을 포함하는 기저 층을 갖는다. 스페이서 패턴(404)의 구조체(402)는 스페이서(424 및 428)의 쌍 사이에 산화물(420)을 포함한다. 도 4b는 인커밍 기판에서의 스페이서 패턴(454)의 예시적인 비경사 이미지(450)이다. 스페이서 패턴(454)은, SiARC(458), 유기 OPL 또는 APL(462)의 층, 및 타겟 층(466)을 포함하는 기저 층을 갖는다. 스페이서 패턴(454)의 구조체(452)는 스페이서(474 및 478)의 쌍 사이에 산화물(470)을 포함한다. 스페이서(474 및 478)의 쌍은 직각의 사다리꼴 형상을 갖는 것으로 보인다.
도 5a는, 화학 물질 대 물의 1 : 200 비율로 희석한(즉, 습식의) 불화 수소를 이용하여 스페이서 패턴(504)을 에칭한 결과를 하일라이트하는 기판에서의 스페이서 패턴(504)의 예시적인 경사 이미지(500)이다. 테스트는 15초 동안 행해졌다. 스페이서 패턴(504)은, SiARC(508), OPL 또는 APL(512)의 층, 및 타겟 층(516)을 포함하는 기저 층을 갖는다. 스페이서 패턴(524)의 구조체(502)는 스페이서(524 및 528)의 쌍 사이에 산화물(520)을 포함한다. 산화물(520)은 에칭되지 않았다는 것을 유의한다. 다시 말하면, COR은, 습식 에칭 프로세스가 활용된 경우 실패했다.
도 5b는, 본 발명의 실시형태에서의, 제2 스페이서 RIE 프로세스의 결과를 하일라이트하는 기판에서의 스페이서 패턴(534)의 예시적인 경사 이미지(530)이다. 스페이서 패턴(534)은, SiARC(538), 유기 OPL 또는 APL(542)의 층, 및 타겟 층(546)을 포함하는 기저 층을 갖는다. 스페이서 패턴(534)의 구조체(532)는 스페이서(554 및 558)의 쌍 사이에 산화물(550)을 포함한다. 이미지(530)는, 산화물(550)이, 유기 OPL 또는 APL(542) 또는 타겟 층(546)에 손상을 주지 않으면서 가스 혼합물에 의해 에칭되었다는 것을 나타낸다.
도 5c는, 본 발명의 실시형태에서의, 제2 스페이서 풀 프로세스의 결과를 하일라이트하는 기판에서의 스페이서 패턴(564)의 예시적인 비경사 이미지(560)이다. 스페이서 패턴(564)의 구조체(562)는, SiARC(568), 유기 OPL 또는 APL(572)의 층, 및 타겟 층(576)을 포함하는 기저 층을 갖는다. 스페이서 패턴(564)은, 스페이서(584 및 588)의 쌍 사이에서 산화물(580)을 나타낸다. 본 발명가는, 산화물을 제거하지 않았으며 도 5a의 스페이서 패턴(504)의 잠재적인 붕괴를 포함하는 거친 메트릭 이슈(roughness metric issue)를 야기했던 습식 에칭과는 대조적으로, 도 5c에서 도시되는 결과를 얻기 위해 사용되는 건식 에칭 산화물 제거 프로세스 및 제2 스페이서 풀 프로세스는, 스페이서 패턴(564)을 적절한 높이까지 에칭하였고 모든 다른 치수적 파라미터가 애플리케이션에 대해 확립된 수용가능한 범위 내에 있다는 것을 발견하였다.
도 6은 본 발명의 실시형태에서의, 산화물 프로세싱을 수행하는 방법의 예시적인 프로세스 흐름도(600)이다. 동작 604에서, 제1 스페이서 패턴 및 기저 층을 갖는 기판이 제공된다. 제1 스페이서 패턴은, 티타늄 이산화물, 티타늄 질화물, 비정질 실리콘, 다결정 실리콘 또는 폴리실리콘, 또는 등등을 포함할 수 있다. 산화물은 실리콘 이산화물, 실리콘 질화물, 또는 등등일 수 있다. 기저 층은, 제1 기저 층, 제2 기저 층, 및 타겟 층을 포함할 수 있다. 제1 기저 층은, SiARC, TiARC, 광학적 분산 층(ODL), 스핀온 하드마스크(SOH), 또는 등등을 포함할 수 있다. 제2 기저 층은, ODL, SOH, APL, 또는 등등을 포함할 수 있다. 제1 스페이서 패턴은, 퇴적/RIE/풀 시퀀스 또는 몇몇 다른 등가의 제조 프로세스를 사용하여 제조될 수 있다. 동작 606에서, 통합 스킴의 하나 이상의 프로세스를 제어하기 위해, 두 개 이상의 동작 변수가 선택된다. 동작 변수의 예는, 챔버 온도, 챔버 압력, 에칭 가스의 유량(flow rate), 프로세스 시간, 및 등등을 포함한다.
동작 608에서, 제2 컨포멀 스페이서 퇴적 프로세스가 수행되고, 퇴적은 컨포멀 층을 생성한다. 컨포멀 층은, 티타늄 이산화물, 티타늄 질화물, 비정질 실리콘, 다결정 실리콘 또는 폴리실리콘, 또는 등등을 포함할 수 있다. 동작 612에서, 제2 스페이서 RIE 프로세스 및 제2 풀 프로세스가 수행되고, 컨포멀 층에 대한 제2 풀 프로세스는 제2 스페이서 패턴을 생성한다. 제2 스페이서는 실리콘 이산화물 또는 SixNy 화합물일 수 있다.
제2 스페이서 RIE 프로세스는, 총칭하여 에칭 가스로 칭해지는 F 기반 가스 및 N 기반 가스의 조합을 포함하는 에칭 가스를 사용하는 에칭을 포함할 수 있다. 게다가, 에칭 가스는 F2/N2/H2, NF3/NH3 또는 무수 HF를 포함할 수 있다. 제2 스페이서 RIE 프로세스를 수행하는 것은, F 및/또는 H 함유 가스와 반응하도록 표면을 활성화하여 플루오로실리케이트를 형성하는 기판의 표면 상에서의 N 함유 가스의 흡수를 포함하며, 이 경우 제2 스페이서 RIE 프로세스의 에칭율은 에칭 가스의 흡수 및 에칭 가스의 농도에 의해 제어된다. 흡수율은, 기판에서의 재료의 타입 및 프로세스 챔버의 온도에 의해 변한다. 프로세스 챔버에서의 온도는 20에서 35도씨까지의 범위에 있을 수 있고 압력은 20에서 2,000 mTorr까지의 범위에 있을 수 있다. 무수 HF는 10 내지 160 sccm의 범위의 유량을 가질 수 있고, 사용되는 다른 가스 예컨대 NH3는 10 내지 160 sccm의 범위의 유량을 가질 수 있고, N2는 0 내지 2,000 sccm의 범위의 유량을 가질 수 있고, Ar은 0 내지 299 sccm의 범위의 유량을 가질 수 있다. RIE 프로세스의 프로세싱의 길이는 10 내지 80 초의 범위에 있을 수 있다.
제2 스페이서 RIE 프로세스 및 제2 풀 프로세스의 수행은, 에칭 가스의 플로우 및/또는 프로세스 챔버의 온도가 확립된 범위 밖에 있으면, 중지될 수 있다. 또한, 통합 목표가 달성되는 것을 보장하기 위해, 선택된 동작 변수를 제어하도록 컨트롤러가 활용된다. 제2 스페이서 RIE 프로세스 및 제2 풀 프로세스는, 원격 생성된 플라즈마, 예를 들면, 프로세싱 챔버 밖에서 생성된 플라즈마로 수행될 수 있다.
본 발명가에 의해 수행된 테스트에서, 제2 스페이서 RIE 프로세스 및 제2 풀 프로세스는 SiARC를 가우징하지 않고 수행되었다. 제2 스페이서 RIE 프로세스 및 제2 풀 프로세스는 티타늄 산화물에 대한 손상없이 수행되었다. 통합 목표는, 목표 스페이서 에칭율 내에서 다양한 스페이서 막을 선택적으로 에칭하는 것, 스페이서 에칭을 수행하는 동안의 SiARC 및 OPL에 대한 동시적 선택도의 향상, 및/또는 패턴 손상을 방지하는 것을 포함한다.
동작 616에서, 제2 스페이서 패턴은 타겟 층으로 전사되는데, 전사는 타겟 패턴을 생성시킨다. 동작 620에서, 온라인의 인시투 수집 측정치를 사용하여 통합 목표를 달성하기 위해, 제2 컨포멀 스페이서 퇴적 프로세스, 제2 스페이서 RIE 프로세스, 제2 풀 프로세스, 및/또는 전사 프로세스를 포함하는 그룹의 하나 이상의 프로세스 동안 두 개 이상의 선택된 동작 변수가 동시에 제어된다. 본 발명가는, 가스상(건식) 화학작용을 사용한 선택적 스페이서 에칭이, 다수의 스페이서 퇴적-에칭 단계의 필요 없이, 목표로 된 층으로의 정확한 CD 전사 및 최소의 패턴 손상을 갖는 다중 패턴 스킴을 가능하게 한다는 것을 발견하였다. 선택된 동작 변수를 제어하는 상기 언급된 기술에서, 다양한 막 내에서의 에칭 선택도는, 습식 에칭 방식에서는 가능하지 않은 프로세스 성과를 본 발명가가 달성하는 것을 가능하게 하였다.
도 7은, 본 발명의 다른 실시형태에서의, 산화물 프로세싱을 수행하는 방법의 예시적인 프로세스 흐름도(700)이다. 동작 704에서, 경화된 패턴 레지스트 층 및 기저 층을 갖는 기판이 제공된다. 동작 706에서, 통합 스킴의 하나 이상의 프로세스를 제어하기 위해, 두 개 이상의 동작 변수가 선택된다. 동작 변수의 예는, 챔버 온도, 챔버 압력, 에칭 가스의 유량, 프로세스 시간, 및 등등을 포함한다.
포지티브 및 네거티브 패턴화 기술의 개념은 다음 문단에서 다루어질 것이다. 스페이서 패턴화 기술은 크게 포지티브 스페이서 패턴화 기술 및 네거티브 스페이서 패턴화 기술로 나누어질 수도 있다. 포지티브 스페이서 패턴화 기술은, 스페이서를, 패턴 형성 프로세스에서 직접 마스크(direct mask)로서 사용하는 것을 포함한다. 네거티브 스페이서 패턴화 기술은 스페이서 사이에 공간을 사용하는 것을 포함한다.
예를 들면, 포지티브 스페이서 패턴화 기술은, 에칭 타겟 층 위에 에칭 스톱 층 및 희생 층을 형성하는 것을 포함한다. 희생 층 위에 포토레지스트 패턴이 형성되는데, 포토레지스트는 광 노출 피치 한계보다 더 큰 피치를 갖는다. 희생 층은 희생 패턴을 형성하기 위해 포토레지스트 패턴을 사용하여 에칭된다. 스페이서는 희생 패턴 양측 상에 형성된다.
그 다음, 희생 패턴은 제거된다. 에칭 스톱 층 및 에칭 타겟 층은 남아 있는 스페이서를 사용하여 에칭된다. 따라서, 광노출 피치 한계 또는 그 미만의 값을 갖는 에칭 타겟 패턴이 형성될 수도 있다.
한편, 네거티브 스페이서 패턴화 기술은, 에칭 타겟 층 위에 에칭 스톱 층 및 희생 층을 형성하는 것을 포함한다. 포토레지스트 패턴이 희생 층 위에 형성되는데, 포토레지스트 패턴은 광 노출 피치 한계 이상의 값을 갖는다. 희생 층은 희생 패턴을 형성하기 위해 포토레지스트 패턴을 사용하여 에칭된다. 스페이서는 희생 패턴 양측 상에 형성된다.
희생 패턴 및 스페이서를 포함하는 결과적으로 나타나는 구조체 위에 캐핑 층(capping layer)이 형성된다. 스페이서가 노출될 때까지 구조체 상에서 평탄화 프로세스가 수행된다. 따라서, 스페이서 사이에 채워진 캐핑 패턴이 형성된다. 그 다음, 스페이서는 제거된다. 에칭 스톱 층 및 에칭 타겟 층은, 남아 있는 희생 패턴 및 캐핑 패턴을 사용하여 에칭된다. 따라서, 광노출 피치 한계 또는 그 미만의 값을 갖는 에칭 타겟 패턴이 형성될 수도 있다.
포지티브 스페이서 패턴화 기술 또는 네거티브 스페이서 패턴화 기술은, 반도체 디바이스에서 패턴을 형성할 때 선택적으로 사용된다. 포지티브 스페이서 패턴화 기술 또는 네거티브 스페이서 패턴화 기술 중 어느 하나의 사용은, 본 발명의 원리 및 피쳐와 양립한다.
동작 708에서, 제1 포지티브 또는 제1 네거티브 스페이서 패턴화 프로세스가 수행되는데, 제1 포지티브 또는 제1 네거티브 패턴화 프로세스는, 제1 컨포멀 층에 대하여 제1 컨포멀 스페이서 퇴적 프로세스, 제1 스페이서 반응성 이온 에칭(RIE) 프로세스, 및 제1 풀 프로세스를 포함하고, 제1 스페이서 RIE 프로세스 및 제1 풀 프로세스는 제1 스페이서 패턴을 생성한다.
동작 712에서, 제2 포지티브 또는 제2 네거티브 스페이서 패턴화 프로세스가 수행되는데, 제2 포지티브 또는 제2 네거티브 패턴화 프로세스는, 제2 컨포멀 층에 대하여 제2 컨포멀 스페이서 퇴적, 제2 스페이서 반응성 이온 에칭(RIE) 프로세스, 및 제2 풀 프로세스를 포함하고, 제2 스페이서 RIE 프로세스 및 제2 풀 프로세스는 제2 스페이서 패턴을 생성한다.
동작 716에서, 타겟 층으로의 제2 스페이서 패턴의 전사 프로세스가 수행되는데, 전사 프로세스는 타겟 패턴을 생성한다. 동작 720에서, 온라인의 인시투 수집 측정치를 사용하여 선택된 통합 목표를 달성하기 위해, 제1 포지티브 또는 제1 네거티브 스페이서 패턴화 프로세스, 제2 포지티브 또는 제2 네거티브 스페이서 패턴화 프로세스, 및/또는 전사 프로세스를 포함하는 그룹의 하나 이상의 프로세스 동안, 두 개 이상의 선택된 동작 변수가 동시에 제어된다. 측정치는, 다중 패턴화 스킴에 대한 선택적 스페이서 에칭을 수행하기 위해 사용되는 하나 이상의 프로세스 동안, 선택된 두 개 이상의 선택된 동작 변수를 조정하기 위해 사용된다. 포지티브 또는 네거티브 패턴화 프로세스와 관련하여, 한 실시형태에서, 제1 스페이서 패턴은 포지티브 패턴화 프로세스를 사용하여 생성되고, 제2 스페이서 패턴은 포지티브 패턴화 프로세스를 사용하여 생성된다. 다른 실시형태에서, 제1 스페이서 패턴은 포지티브 패턴화 프로세스를 사용하여 생성되고, 제2 스페이서 패턴은 네거티브 패턴화 프로세스를 사용하여 생성된다. 또 다른 실시형태에서, 제1 스페이서 패턴은 네거티브 패턴화 프로세스를 사용하여 생성되고, 제2 스페이서 패턴은 포지티브 패턴화 프로세스를 사용하여 생성된다. 또 다른 실시형태에서, 제1 스페이서 패턴은 네거티브 패턴화 프로세스를 사용하여 생성되고, 제2 스페이서 패턴은 네거티브 패턴화 프로세스를 사용하여 생성된다.
도 8은, 본 발명의 실시형태에서의, 다중 패턴화 스킴에 대한 선택적 스페이서 에칭을 위한 제조 프로세스를 수행하는 예시적인 프로세싱 시스템을 묘사한다. 상기 식별된 프로세스 조건을 수행하도록 구성되는 플라즈마 에칭 시스템(800)이 도 8에서 묘사되는데, 플라즈마 프로세싱 챔버(810), 프로세싱될 기판(825)이 상부에 고정되는 기판 홀더(820), 및 진공 펌핑 시스템(850)을 포함한다. 기판(825)은 반도체 기판, 웨이퍼, 플랫 패널 디스플레이, 또는 액정 디스플레이일 수 있다. 플라즈마 프로세싱 챔버(810)는, 기판(825)의 표면 근처의 플라즈마 프로세싱 영역(845)에서 플라즈마의 생성을 용이하게 하도록 구성될 수 있다. 이온화가능한 가스 또는 프로세싱 가스의 혼합물이 가스 분배 시스템(840)을 통해 도입된다. 프로세스 가스의 주어진 흐름에 대해, 프로세스 압력은 진공 펌핑 시스템(850)을 사용하여 조정된다. 플라즈마는, 미리 결정된 재료 프로세스에 고유한 재료를 생성하도록, 및/또는 기판(825)의 노출된 표면으로부터의 재료의 제거를 보조하도록 활용될 수 있다. 플라즈마 프로세싱 챔버(800)는, 임의의 소망의 사이즈의 기판, 예컨대 200 mm의 기판, 300 mm의 기판, 또는 더 큰 것을 프로세싱하도록 구성될 수 있다.
기판(825)은, 클램핑 시스템(828), 예컨대 기계적 클램핑 시스템 또는 전기적 클램핑 시스템(예를 들면, 정전식(electrostatic) 클램핑 시스템)을 통해 기판 홀더(820)에 고정될 수 있다. 또한, 기판 홀더(820)는, 기판 홀더(820) 및 기판(825)의 온도를 조정하도록 및/또는 제어하도록 구성되는 가열 시스템(도시되지 않음) 또는 냉각 시스템(도시되지 않음)을 포함할 수 있다. 가열 시스템 또는 냉각 시스템은, 냉각시 기판 홀더(820)로부터 열을 받아들여 열 교환기 시스템(도시되지 않음)으로 전달하거나, 또는 가열시 열 교환기 시스템으로부터 기판 홀더(820)로 열을 전달하는 재순환류의 열 전달 유체를 포함할 수도 있다. 다른 실시형태에서, 기판 홀더(820)뿐만 아니라, 플라즈마 프로세싱 챔버(810)의 챔버 벽 및 플라즈마 프로세싱 시스템(800) 내의 임의의 다른 컴포넌트에, 가열/냉각 엘리먼트, 예컨대 저항성 가열 엘리먼트, 또는 열전(thermo-electric) 히터/쿨러가 포함될 수 있다.
추가적으로, 기판(825)과 기판 홀더(820) 사이에 가스 갭 열 전도성을 향상시키기 위해, 이면측 가스 공급 시스템(826)을 통해 기판(825)의 이면측으로 열 전달 가스가 전달될 수 있다. 이러한 시스템은, 상승된 또는 감소된 온도에서 기판의 온도 제어가 필요로 될 때 활용될 수 있다. 예를 들면, 이면측 가스 공급 시스템은 두 구역의 가스 분배 시스템을 포함할 수 있는데, 헬륨 가스 갭 압력은 기판(825)의 중심과 에지 사이에서 독립적으로 변경될 수 있다.
도 8에서 도시되는 실시형태에서, 기판 홀더(820)는 전극(822)을 포함할 수 있는데, RF 전력은, 이 전극(822)을 통해, 플라즈마 프로세싱 영역(845)의 프로세싱 플라즈마에 커플링된다. 예를 들면, 기판 홀더(820)는, RF 생성기(830)로부터 옵션적인 임피던스 매칭 네트워크(832)를 통해 기판 홀더(820)로의 RF 전력의 송신을 통해 RF 전압에서 전기적으로 바이어스될 수 있다. RF 전기 바이어스는 전자를 가열하여 플라즈마를 형성하고 유지하도록 기능할 수 있다. 이 구성에서, 시스템은 반응성 이온 에칭(RIE) 반응기로서 동작할 수 있는데, 이 경우 챔버 및 상부 가스 주입 전극은 접지면으로서 기능한다. RF 바이어스를 위한 통상적인 주파수는 약 0.1 MHz로부터 약 80 MHz까지의 범위에 이를 수 있다. 플라즈마 프로세싱을 위한 RF 시스템은 기술분야에서 숙련된 자에게 널리 공지되어 있다.
또한, RF 전압에서의 전극(822)의 전기적 바이어스는, 펄스화된 바이어스 신호 컨트롤러(831)를 사용하여 펄스화될 수도 있다. RF 생성기(830)로부터의 RF 전력 출력은, 예를 들면, 오프 상태와 온 상태 사이에서 펄스화될 수도 있다. 대안적으로, RF 전력은 다수의 주파수에서 기판 홀더 전극에 인가된다. 또한, 임피던스 매치 네트워크(832)는, 반사 전력을 감소시키는 것에 의해 플라즈마 프로세싱 챔버(810)에서 플라즈마로의 RF 전력의 전달을 향상시킬 수 있다. 매치 네트워크 토폴로지(예를 들면, L 타입, □ 타입, T 타입 등등) 및 자동 제어 방법은 기술분야에서 숙련된 자에게 널리 공지되어 있다.
가스 분배 시스템(840)은 프로세스 가스의 혼합물을 도입하기 위한 샤워헤드 디자인을 포함할 수도 있다. 대안적으로, 가스 분배 시스템(840)은, 프로세스 가스의 혼합물을 도입하기 위한 그리고 기판(825) 위에서의 프로세스 가스의 혼합물의 분포를 조정하기 위한 다중 구역 샤워헤드 디자인을 포함할 수도 있다. 예를 들면, 다중 구역 샤워헤드 디자인은, 기판(825) 위의 실질적으로 중앙 영역에 대한 프로세스 가스 플로우의 양 또는 조성을 기준으로, 기판(825) 위의 실질적으로 주변 영역에 대한 프로세스 가스 플로우 또는 조성을 조정하도록 구성될 수도 있다.
진공 펌핑 시스템(850)은, 초당 약 8000리터까지 펌핑 속도가 가능한 터보 분자 진공 펌프(turbo-molecular vacuum pump; TMP) 및 챔버 압력을 스로틀링하기 위한 게이트 밸브를 포함할 수 있다. 건식 플라즈마 에칭을 위해 활용되는 종래의 플라즈마 프로세싱 디바이스에서는, 초당 800 내지 3000 리터의 TMP가 활용될 수 있다. TMP는 저압 프로세싱에 대해, 특히 약 50 mTorr 미만에서 유용하다. 고압 프로세싱(즉, 약 80 mTorr보다 더 높음)의 경우, 기계적 부스터 펌프 및 건식 1차 펌프(roughing pump)가 사용될 수 있다. 또한, 챔버 압력을 모니터링하기 위한 디바이스(도시되지 않음)가 플라즈마 프로세싱 챔버(810)에 커플링될 수 있다.
상기에서 언급된 바와 같이, 컨트롤러(855)는, 마이크로프로세서, 메모리, 및 플라즈마 프로세싱 시스템(800)과 통신하여 플라즈마 프로세싱 시스템(800)에 대한 입력을 활성화시킬 뿐만 아니라 플라즈마 프로세싱 시스템(800)으로부터의 출력을 모니터링하기에 충분한 제어 전압을 생성할 수 있는 디지털 I/O 포트를 포함할 수 있다. 또한, 컨트롤러(855)는, RF 생성기(830), 펄스화된 바이어스 신호 컨트롤러(831), 임피던스 매치 네트워크(832), 가스 분배 시스템(840), 진공 펌핑 시스템(850)뿐만 아니라, 기판 가열/냉각 시스템(도시되지 않음), 이면측 가스 공급 시스템(826), 전력 커플링 시스템(890), 및/또는 정전식 클램핑 시스템(828)에 커플링될 수 있고 이들과 정보를 교환할 수 있다. 예를 들면, 메모리에 저장된 프로그램은, 기판(825) 상에서 플라즈마 지원 프로세스, 예컨대 플라즈마 에칭 프로세스를 수행하기 위해, 프로세스 레시피에 따라 플라즈마 프로세싱 시스템(800)의 상기 언급된 컴포넌트에 대한 입력을 활성화하도록 활용될 수 있다.
또한, 플라즈마 프로세싱 시스템(800)은 상부 전극(870)을 더 포함할 수 있는데, RF 전력은 RF 생성기(872)로부터 옵션적인 임피던스 매치 네트워크(874)를 통해 이 상부 전극(870)으로 커플링될 수 있다. 상부 전극으로의 RF 전력의 인가를 위한 주파수는 약 0.1 MHz에서 약 200 MHz까지의 범위에 이를 수 있다. 추가적으로, 하부 전극으로의 전력의 인가를 위한 주파수는 약 0.1 MHz에서 약 80 MHz까지의 범위에 이를 수 있다. 또한, 컨트롤러(855)는, 상부 전극(870)으로의 RF 전력의 인가를 제어하기 위해, RF 생성기(872) 및 임피던스 매치 네트워크(874)에 커플링된다. 상부 전극의 디자인 및 구현은, 기술분야에서 숙련된 자에게 널리 공지되어 있다. 상부 전극(870) 및 가스 분배 시스템(840)은, 도시된 바와 같이, 동일한 챔버 어셈블리 내에서 디자인될 수 있다. 대안적으로, 상부 전극(870)은, 기판 (825) 위의 플라즈마에 커플링되는 RF 전력 분포를 조정하기 위한 다중 구역 전극 디자인을 포함할 수도 있다. 예를 들면, 상부 전극(870)은 중앙 전극 및 에지 전극으로 분할될 수도 있다.
애플리케이션에 따라, 실시간 데이터를 수집하기 위해 그리고 이러한 실시간 데이터를 사용하여, 통합 스킴의 퇴적 프로세스, RIE 프로세스, 풀 프로세스, 프로파일 교정 프로세스, 및/또는 패턴 전사 프로세스를 수반하는 두 개 이상의 단계에서의 두 개 이상의 선택된 통합 동작 변수를 동시에 제어하기 위해, 센서 또는 계측 디바이스와 같은 추가적인 디바이스가 플라즈마 프로세싱 챔버(810)에 그리고 컨트롤러(855)에 커플링될 수 있다. 또한, 패턴화 균일성(균일성), 구조체의 풀다운(풀다운), 구조체의 슬림화(slimming)(슬림화), 구조체의 애스펙트비(애스펙트비), 선폭 조도(line width roughness), 라인 에지 조도(line edge roughness), 및 등등을 포함하는 통합 목표가 달성된다는 것을 보장하기 위해, 동일한 데이터가 사용될 수 있다.
도 9는, 본 발명의 실시형태의, 도 6 및 도 7의 예시적인 프로세스 흐름도에서 논의된 프로세스를 수행할 수 있는 반도체 장치의 예시적인 개략도(900)이다. 반도체 장치는 산화물 제거 기기(936), 후열 처리 기기(post heat treatment equipment; 928), 로드 록 모듈(load lock module; 920), 오리엔티어(orienteer; 912), 로더 모듈(loader module; 904), 가스 박스 및 컨트롤러(944), 및 로드 포트(load port; 902)를 포함한다. 통상적으로, 산화물 제거 기기(936), 후열 처리 기기(928), 로드 록 모듈(920)과 같은 한 세트의 기기는, 제1 모듈(948)로서 구성되고, 유사한 기기의 다른 세트는 제2 모듈(952)로서 구성된다. 제1 모듈(948) 및 제2 모듈(952)은 로드 포트(902) 및 로더 모듈(904)의 사용을 공유한다. 몇몇 시스템에서, 제어 콘솔인 954 및 956이 셋업에서 포함되는데, 이 경우, 제어 콘솔인 954 및 956은, 다중 패턴화 스킴에 대한 선택적 스페이서 에칭을 위한 프로세스를 제어하는 데 필요로 되는 데이터를 입력하기 위해 사용된다.
추가적인 이점 및 수정사항은 기술분야에서 숙련된 자에게 즉시 명백할 것이다. 따라서, 본 발명은, 그 광의의 양태에서, 도시되고 설명되는 특정 상세, 대표적인 장치와 방법, 및 예시적인 예로 제한되지 않는다. 따라서, 일반적인 발명적 개념의 범위를 벗어나지 않으면서 이러한 상세로부터 새로운 시도가 이루어질 수도 있다.

Claims (20)

  1. 통합 스킴(integration scheme)을 사용하여 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법으로서,
    상기 통합 스킴은 통합 목표를 충족하도록 구성되고,
    상기 방법은,
    프로세스 챔버에 기판 - 상기 기판은 제1 스페이서 패턴 및 기저(underlying) 층을 구비하고, 상기 기저 층은 제1 기저 층, 제2 기저 층, 및 타겟 층을 포함함 - 을 제공하는 단계;
    상기 통합 스킴의 하나 이상의 프로세스를 제어하기 위해 두 개 이상의 동작 변수를 선택하는 단계;
    산화물을 사용하여 제2 컨포멀(conformal) 스페이서 퇴적(deposition) 프로세스 - 상기 퇴적 프로세스는 제2 컨포멀 층을 생성함 - 을 수행하는 단계;
    제2 스페이서 RIE 프로세스 및 제2 풀(pull) 프로세스 - 상기 제2 풀 프로세스는 상기 제2 컨포멀 층에 대한 것이고, 제2 스페이서 패턴을 생성하며, 제2 스페이서 RIE 프로세스는 플루오로실리케이트(fluorosilicate)를 형성하기 위해 에칭 가스의 흡수 및 반응을 포함함 - 를 수행하는 단계; 및
    상기 제2 스페이서 패턴을 상기 타겟 층으로 전사 - 상기 전사는 타겟 패턴을 생성함 - 하는 단계
    를 포함하고,
    상기 산화물은 실리콘 이산화물 또는 실리콘 질화물 중 하나이고,
    상기 통합 목표는, 목표 스페이서 에칭율 내에서 다양한 스페이서 막을 선택적으로 에칭하는 것, 스페이서 에칭을 수행하는 동안의 상기 제1 기저 층 및 상기 제2 기저 층을 기준하는 상기 산화물에 대한 동시적 선택도의 향상, 및 상기 제2 스페이서 패턴에 대한 패턴 손상의 방지 중 적어도 하나를 포함하는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법.
  2. 제1항에 있어서,
    상기 제1 기저 층은, 실리콘 반사방지 코팅(silicon anti-reflective coating; SiARC)의 층, 티타늄 반사방지 코팅(titanium anti-reflective coating; TiARC)의 층, 광학적 분산층(optical dispersive layer; ODL), 또는 스핀온 하드마스크(spin on hardmask; SOH) 중 하나인 것인, 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법.
  3. 제2항에 있어서,
    상기 제2 기저 층은 유기 평탄화 층(organic planarizing layer; OPL), 고도의 평탄화 층(advanced planarizing layer; APL), ODL, 또는 SOH 중 하나인 것인, 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법.
  4. 제3항에 있어서,
    상기 제2 스페이서 RIE 프로세스 및 제2 풀 프로세스는, 상기 제1 기저 층 및 상기 제2 기저 층에 대한 손상없이 수행되는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법.
  5. 제4항에 있어서,
    상기 프로세스 챔버에서의 압력은 20 mTorr 내지 2,000 mTorr의 범위 내에 있는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법.
  6. 제5항에 있어서,
    상기 프로세스 챔버에서의 온도는 20 ℃ 내지 35 ℃의 범위 내에 있는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법.
  7. 제2항에 있어서,
    상기 에칭 가스는 F 기반의 가스 및 N 기반의 가스의 조합을 포함하는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법.
  8. 제2항에 있어서,
    상기 에칭 가스는 F2/N2/H2, NF3/NH3, 또는 무수(anhydrous) HF를 포함하는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법.
  9. 제4항에 있어서,
    사용되는 다른 가스는, 10 sccm 내지 160 sccm의 범위의 NH3, 0 sccm 내지 2,000 sccm의 범위의 N2, 0 sccm 내지 299 sccm의 범위의 Ar, 또는 10 sccm 내지 160 sccm의 범위의 무수 HF를 포함하는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법.
  10. 제9항에 있어서,
    상기 기판에서의 재료의 타입 및 상기 프로세스 챔버의 온도에 의해 흡수율이 변하는, 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법.
  11. 제10항에 있어서,
    상기 제2 스페이서 RIE 프로세스 및 제2 풀 프로세스의 수행은, 상기 에칭 가스의 가스 플로우, 및 상기 프로세스 챔버의 상기 온도 중 적어도 하나가 확립된 범위 밖에 있으면, 중지되는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법.
  12. 제1항에 있어서,
    통합 목표가 달성되는 것을 보장하기 위해, 선택된 동작 변수를 제어하도록 컨트롤러가 활용(utilize)되는, 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법.
  13. 제1항에 있어서,
    상기 제2 스페이서 RIE 프로세스 및 상기 제2 풀 프로세스는 원격 생성된 플라즈마로 수행되는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법.
  14. 제1항에 있어서,
    티타늄 산화물을 사용하여 상기 제2 컨포멀 스페이서 퇴적 프로세스를 수행하는 것; 상기 제2 스페이서 RIE 프로세스 및 제2 풀 프로세스를 수행하는 것; 및 상기 제2 스페이서 패턴을 상기 타겟 층으로 전사하는 것 중 적어도 하나를 포함하는 그룹의 하나 이상의 프로세스의 두 개 이상의 선택된 동작 변수를 동시에 제어하는 단계를 더 포함하는, 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법.
  15. 통합 스킴을 사용하여 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법으로서,
    상기 통합 스킴은 통합 목표를 충족하도록 구성되고,
    상기 방법은,
    경화된 패턴 레지스트 층 및 기저 층을 구비하는 기판을 제공하는 단계;
    상기 통합 스킴의 하나 이상의 프로세스를 제어하기 위해 두 개 이상의 동작 변수를 선택하는 단계;
    제1 컨포멀 층에 대하여 제1 컨포멀 스페이서 퇴적 프로세스, 제1 스페이서 반응성 이온 에칭(RIE) 프로세스, 및 제1 풀 프로세스를 포함하는 제1 포지티브(positive) 또는 제1 네거티브(negative) 패턴화 프로세스를 수행하는 단계로서, 상기 제1 스페이서 RIE 프로세스 및 상기 제1 풀 프로세스는 제1 스페이서 패턴을 생성하는 것인, 상기 제1 포지티브 또는 제1 네거티브 패턴화 프로세스를 수행하는 단계;
    제2 컨포멀 층에 대하여 제2 컨포멀 스페이서 퇴적 프로세스, 제2 스페이서 반응성 이온 에칭(RIE) 프로세스, 및 제2 풀 프로세스를 포함하는 제2 포지티브 또는 제2 네거티브 패턴화 프로세스를 수행하는 단계로서, 상기 제2 스페이서 RIE 프로세스 및 상기 제2 풀 프로세스는 제2 스페이서 패턴을 생성하는 것인, 상기 제2 포지티브 또는 제2 네거티브 패턴화 프로세스를 수행하는 단계;
    타겟 층으로의 제2 스페이서 패턴의 전사 프로세스 - 상기 전사 프로세스는 타겟 패턴을 생성함 - 를 수행하는 단계; 및
    온라인의 인시투 수집 측정치(online in situ collected measurement)를 사용하여 통합 목표를 달성하기 위해, 상기 제2 컨포멀 스페이서 퇴적 프로세스, 제2 스페이서 RIE 프로세스, 제2 풀 프로세스, 및 전사 프로세스 중 적어도 하나를 포함하는 그룹의 하나 이상의 프로세스 동안 상기 두 개 이상의 선택된 동작 변수를 동시에 제어하는 단계
    를 포함하고,
    상기 통합 목표는, 목표 스페이서 에칭율 내에서 다양한 스페이서 막을 선택적으로 에칭하는 것, 스페이서 에칭을 수행하는 동안의 SiARC 및 OPL에 대한 동시적 선택도의 향상, 또는 패턴 손상의 방지 중 적어도 하나를 포함하는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법.
  16. 제15항에 있어서,
    상기 제1 스페이서 패턴은 포지티브 패턴화 프로세스를 사용하여 생성되고, 상기 제2 스페이서 패턴은 포지티브 패턴화 프로세스를 사용하여 생성되는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법.
  17. 제15항에 있어서,
    상기 제1 스페이서 패턴은 포지티브 패턴화 프로세스를 사용하여 생성되고, 상기 제2 스페이서 패턴은 네거티브 패턴화 프로세스를 사용하여 생성되는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법.
  18. 제15항에 있어서,
    상기 제1 스페이서 패턴은 네거티브 패턴화 프로세스를 사용하여 생성되고, 상기 제2 스페이서 패턴은 포지티브 패턴화 프로세스를 사용하여 생성되는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법.
  19. 제15항에 있어서,
    상기 제1 스페이서 패턴은 네거티브 패턴화 프로세스를 사용하여 생성되고, 상기 제2 스페이서 패턴은 네거티브 패턴화 프로세스를 사용하여 생성되는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법.
  20. 제15항에 있어서,
    선택된 통합 목표를 달성하기 위해, 상기 제1 포지티브 또는 제1 네거티브 패턴화 프로세스, 제2 포지티브 또는 제2 네거티브 패턴화 프로세스, 및 상기 전사 프로세스 중 적어도 하나를 포함하는 그룹의 하나 이상의 프로세스 동안 두 개 이상의 선택된 동작 변수를 동시에 제어하는 단계를 더 포함하는, 기판 상의 구조체의 패턴 밀도를 증가시키기 위한 방법.
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