TW202105505A - 電漿蝕刻製程 - Google Patents

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謝爾蓋 沃羅寧
希亞姆 斯里德哈蘭
凱特琳 菲利普
克里斯多佛 塔洛内
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Abstract

在一示例中，處理基板之方法包括接收基板至處理腔室中，該基板具有位於待蝕刻之底層上方的蝕刻遮罩，其中該底層為含矽層。該方法包括執行第一蝕刻製程，其包括從包含溴化氫或氯之第一製程氣體形成第一電漿，並使用第一電漿之產物蝕刻底層。該方法包括執行第二蝕刻製程，其包括從包含氟之第二製程氣體形成第二電漿，並使用來自第二電漿之產物蝕刻基板。該方法可包括在第一蝕刻製程與第二蝕刻製程之間交替。

Description

電漿蝕刻製程
本發明總體上是關於製造，且在特定實施例中係關於電漿蝕刻製程。 [相關申請案之交互參照]
本申請案主張2019年2月22日申請之美國臨時專利申請案第62/809,041號的優先權，其申請案因此併於此作為參考。
半導體積體電路(IC's)的演進係基於對降低成本下具更高功能性(一般是透過增加元件之封裝密度來提供)有需求而推動。IC為藉由導線、觸點及貫孔之多層系統來互連之電子元件(例如電晶體、電阻器及電容器)的網絡。網絡之元件係透過使用包括如化學氣相沉積(CVD)、微影及蝕刻之製程步驟的製造流程而在半導體基板上依序對介電、導電及半導體材料層進行沉積及圖案化而積集在一起。電路元件的封裝密度已透過用例如浸沒式微影技術及多重圖案化之創新以及用三維(3D)裝置結構(例如FinFET及堆疊式電容式記憶體單元)週期性地減小最小特徵部尺寸來提高，以達成降低裝置足印(footprint)。
電漿製程，例如反應性離子蝕刻(RIE)、電漿增強CVD (PECVD)、電漿增強原子層蝕刻與沉積(PEALE與PEALD)、以及循環電漿製程(例如，交替沉積與蝕刻的循環)例行性地用於半導體IC製造中所使用之沉積及圖案化步驟。然而，隨著特徵部尺寸微縮至幾奈米且結構特徵部控制於原子尺度尺寸的問世，為先進IC設計提供可製造之電漿技術的挑戰已日益加劇。可進行製造的電漿製程被預期用以提供具有精確尺寸及精確控制特徵部的結構。例如，電漿蝕刻製程可能必須滿足在線寬、空間、蝕刻深度、蝕刻輪廓(例如，側壁角度)及對遮罩層與蝕刻停止層之蝕刻選擇性上的精確規格。為達高製造良率，可能必須保持寬(例如300 mm)晶圓各處之結構尺寸及特徵部的均勻性。因此，可能需要電漿製程技術及方法的創新，以生產先進的IC設計。
根據本發明之實施例，處理基板之方法包括接收基板至處理腔室中，該基板具有位於待蝕刻之底層上方的蝕刻遮罩，其中該底層為含矽層。該方法包括執行第一蝕刻製程，其包括從包含溴化氫或氯之第一製程氣體形成第一電漿，並使用第一電漿之產物蝕刻該底層。該方法包括執行第二蝕刻製程，其包括從包含氟之第二製程氣體形成第二電漿，並使用來自第二電漿之產物蝕刻基板。該方法可包括在第一蝕刻製程與第二蝕刻製程之間交替。
處理基板之方法包括接收基板至處理腔室中，該基板包括設置於待圖案化之層上方的圖案化層，其中該待圖案化之層包括矽。該方法包括使用包括第一鹵素元素之第一製程氣體，以第一電漿蝕刻製程，在該待圖案化之層中形成凹部至第一深度。該方法包括透過利用使用包括第二鹵素元素之第二製程氣體的第二電漿蝕刻製程，將凹部延伸至第二深度，其中第二鹵素元素比第一鹵素元素有更大電負度，其中第一電漿蝕刻比第二電漿蝕刻製程有更高選擇性。
處理基板之方法包括接收基板至處理腔室中，該基板包括設置於待圖案化之層上方的圖案化層，其中該待圖案化之層包括矽。該方法包括使用該圖案化層作為蝕刻遮罩，在處理腔室中之基板上執行第一蝕刻製程，其中第一蝕刻製程在該待圖案化之層中形成凹部及覆蓋圖案化層頂表面之副產物。該方法包括在處理腔室中之基板上執行第二蝕刻製程，其中第二蝕刻製程將凹部延伸至該待圖案化之層中，並蝕刻一部分的副產物。
本揭示內容描述了圖案化電漿蝕刻製程之實施例，其中使用多步驟循環電漿蝕刻技術，以對非等向性電漿蝕刻製程提供改進的蝕刻選擇性，且蝕刻輪廓與蝕刻深度在更寬之遮罩圖案尺寸範圍內具改善的均勻性。目標材料之一部分頂表面上的遮罩材料係用以保護表面之覆蓋區域免於暴露於蝕刻劑。圖案化遮罩層中之開口使其餘表面暴露於引入電漿處理腔室中的蝕刻劑。開口為形成於圖案化遮罩層中之特徵部(例如，線)之間的空間中的空腔，並可具有諸多形狀及尺寸(例如，長而窄的矩形溝槽，或者正方形或圓形孔)。已描述使用圖案化介電遮罩(例如，圖案化氧化矽遮罩)以應用於矽之反應性離子蝕刻(RIE)之多步驟循環電漿蝕刻製程的示例實施例，以說明該技術。亦討論了多步驟循環電漿蝕刻技術於其他材料上的應用。
多步驟循環電漿蝕刻之每一循環包括依序執行之至少兩電漿蝕刻步驟。
第一步，稱為選擇性電漿蝕刻，其利用氣體混合物，藉此該蝕刻製程去除對遮罩材料具選擇性的目標材料。選擇性電漿蝕刻步驟有助於對圖案化遮罩材料提供所欲之蝕刻選擇性。在此，對圖案化遮罩材料具「選擇性」之目標材料的去除意指目標材料的去除速率高於圖案化遮罩材料的去除速率，而「蝕刻選擇性」係指目標材料之去除速率比上圖案化遮罩材料之去除速率的比率。
在選擇性電漿蝕刻期間，可能有沉積在開口頂部附近之固體副產物，因而減小開口頂部處的寬度。在非等向性RIE電漿製程中，底表面處之去除速率可取決於開口頂部處的寬度。一般而言，隨著開口頂部處寬度的減小，目標材料從空腔之底壁去除的速率可能降低。隨著蝕刻進行且底面凹陷得更深，底壁去除速率可能進一步下降。側壁角亦可能偏離所欲之近垂直角。
第二步驟，稱為貧電漿(lean plasma)蝕刻，其透過使用去除來自選擇性電漿蝕刻之一些固體副產物且蝕刻目標材料之氣體混合物來降低此效應。該貧電漿之製程參數可被調整，以提供所欲大致恆定的去除速率及所欲近垂直側壁角。然而，相對於選擇性電漿蝕刻，貧電漿蝕刻對圖案化遮罩材料可能具有相對差之選擇性。
透過交替執行選擇性電漿蝕刻及貧電漿蝕刻，該多步驟循環電漿蝕刻有助於在蝕刻選擇性及蝕刻特性(例如側壁角度及蝕刻深度)上提供改善的均勻性。可在晶圓範圍從邊緣到中心以及在更寬的蝕刻開口寬度範圍內提供更緊縮的變異。
可取決於所欲蝕刻深度及每一循環中去除的目標材料量，而執行任何循環數之多步驟循環電漿蝕刻製程。可編程控制器可在製程配方中所指定的固定循環數後或透過使用端點檢測系統來終止循環迴圈。選擇性電漿蝕刻步驟之蝕刻選擇性結合貧電漿蝕刻步驟之大致恆定去除速率及近垂直側壁角，使得圖案化多步驟循環電漿蝕刻得以達到蝕刻選擇性之均勻性以及蝕刻輪廓與蝕刻深度之均勻性的所欲特性。多步驟循環電漿蝕刻製程之所有製程步驟可在半導體晶圓(或複數晶圓)裝載至電漿處理腔室中後被連續地執行，且在連續製程步驟之間不卸載該晶圓(或複數晶圓)。示例實施例於下文中更詳細地描述。
用以在矽基板中蝕刻溝槽之多步驟循環電漿蝕刻製程的示例實施例係參考圖1-3中所示之半導體晶圓剖面圖進行描述。示例實施例中之處理流程(示於圖1-3)已在圖4中之流程圖示出之更一般性之多步驟循環電漿蝕刻製程流程400之背景下進行描述。處理細節係參考圖5中示意性示出的示例電漿處理系統500。
圖1-3所示之示例蝕刻製程中，可能希望以近垂直側壁輪廓使暴露的矽凹入一預定深度。圖1示出進入半導體晶圓100之剖面圖。該示例進入半導體晶圓100包括具有待被圖案化之蝕刻目標層205的基板200及形成在基板200上方之圖案化層210。在一示例性實施例中，蝕刻目標層205及基板200包括矽基板或絕緣層上覆矽(SOI)基板。因此，矽的表面可顯露於圖案化層210之特徵部之間。在進一步實施例中，基板200包括矽層、矽鍺層或例如InP之化合物半導體層。
類似地，在一示例性實施例中，圖案化層210可包括氧化矽層。在另外實施例中，圖案化層210包括氮化矽、含矽抗反射塗層或有機材料。
在此示例中，包括例如矽的蝕刻目標層205是用於多步驟循環電漿蝕刻製程之蝕刻目標，且圖案化層210是蝕刻遮罩。
所使用之圖案化層210的厚度可取決於隨後蝕刻的蝕刻選擇性，其中圖案化層210係用作硬遮罩。可期望高選擇性，因為其允許減小圖案化層210的厚度，其有助於減小深寬比，有利於蝕刻劑氣體進入狹窄的開口。例如，圖1中圖案化層210的厚度可為約10 nm至500 nm，以用作對於約20 nm至1000 nm之所欲矽凹部的硬遮罩。
可透過使用例如低壓CVD(LPCVD)、高密度電漿CVD(HDP-CVD)、或矽的熱氧化、或其類似者、或其組合之適當沉積技術，於前期處理期間形成圖案化層210，並使用適當光微影法(例如，深紫外(DUV)微影法)及蝕刻技術對其進行圖案化。作為一示例，可使用包含例如CF4 / H2 、CHF3 / O2 、或C2 F6 之製程氣體的氣體混合物，用電漿對具有圖案化光阻遮罩之氧化矽進行非等向性反應離子蝕刻(RIE)，如本領域具有通常知識者所知。
延伸穿過圖案化層210之具有諸多寬度的開口可顯露出蝕刻目標層205之頂表面的一部分。例如，如圖1所示，開口220比開口240及250寬，且開口250比開口240窄。
用以形成圖案化遮罩層(例如，圖1中的圖案化層210)之處理步驟係以圖4中流程圖所示之製程流程400的方塊401表示。進入半導體晶圓(例如圖1中之進入半導體晶圓100)接著被裝載至電漿處理腔室中，例如，示意性地示於圖5中的示例電漿處理系統500之電漿處理腔室510。
基於說明目的，圖5示出半導體晶圓100，其置於電漿處理腔室510內底部附近之基板固件554(例如，圓形靜電吸盤(ESC))上。半導體晶圓100可使用連接至基板固件554之溫度控制器540來維持於所欲溫度。ESC可塗覆有導電材料(例如，基於碳或基於金屬氮化物之塗層)，使得可對基板固件554作電性連接。
如圖5示意性所示，基板固件554可為電漿處理腔室510之底部電極。在圖5之說明性示例中，基板固件554係連接至RF偏壓源570。電漿處理腔室510內頂部附近之導電圓板為頂部電極552。在圖5中，頂部電極552係連接至示例電漿處理系統500之RF功率源550。在一些其他實施例中，頂部電極可為位於電漿處理腔室510外部頂部陶瓷窗口上方之導電線圈。
將進入半導體晶圓100裝載於電漿處理腔室510中之後的第一蝕刻步驟可為圖4所示的原位穿透蝕刻(breakthrough etch)步驟410。穿透蝕刻步驟410可用於去除可能存在於頂表面上方的任何污染物或原生氧化物，以在隨後蝕刻之前調節表面。對於示例進入半導體晶圓100，穿透蝕刻步驟410可為使用例如氬離子作為濺射劑之濺射蝕刻，或使用例如氯(Cl2 )、或三氯化硼(BCl3 )、或氟碳前驅物(如CF4 )、或其組合、或類似者之化學電漿蝕刻。在一實施例中，穿透蝕刻步驟410可使用由包含製程氣體氯(Cl2 )及氬(Ar)之氣體混合物所產生的電漿。氣體可透過氣體輸送系統520引入電漿處理腔室510中，如圖5中示意性所示。
氣體輸送系統520包括氣體流量控制器，以控制化學物質流入腔室的流量。在一些實施例中，可選的中心/邊緣分流器可用以獨立地調控進入半導體晶圓100之中心及邊緣處的氣體流速。
在具有可選中心/邊緣氣流分流器之一或更多實施例中，Cl2 之中心至邊緣氣體流速可於1 : 0.2至1 : 5之間變化，且於一實施例中在1 : 1至1 : 1.5之間變化。在一或更多實施例中，Cl2 的中心流速可在20 sccm至200 sccm之間變化，且於一實施例中在40 sccm至80 sccm之間變化。在一或更多實施例中，Cl2 的邊緣流速可在20 sccm至200 sccm之間變化，且於一實施例中在60 sccm至120 sccm之間變化。在一實施例中，氬之中心至邊緣氣體流速可在1 : 0.2至1 : 5之間變化，且於一實施例中在1 : 1至1 : 1.5之間變化。在一或更多實施例中，氬的中心流率可在20 sccm至200 sccm之間變化，且於一實施例中在40 sccm至180 sccm之間。在一或更多實施例中，氬的邊緣流速可在40 sccm至400 sccm之間變化，且於一實施例中在80 sccm至150 sccm之間變化。低製程壓力可透過真空排氣系統530來維持，示意性示於圖5中。在一實施例中，可在電漿處理腔室510中維持約1 mT至約500 mT之間的低製程壓力，且於一實施例中可於10 mT至20 mT之間。
ESC溫度可透過溫度控制器540來調控，以將基板固件554加熱/冷卻至所欲溫度。在一或更多實施例中，基板固件554之所欲溫度可為約-10℃至100℃，且在於一實施例中為約30℃至40℃。RF偏壓源570可用以在頻率約0.4MHz至27.12MHz下供應約20W至1000W之連續波(CW)或脈衝RF功率，以維持電漿，例如圖5中示意性示出的電漿560。脈衝調節頻率可從大約2 Hz至大約1 kHz，且工作週期可從大約1%至100%，其中100％表示CW RF功率。
示於頂部電極552與底部電極(亦為基板固件554)之間的電漿560例示產生於靠近示例電漿處理系統500之電漿處理腔室510中的半導體晶圓100之直接電漿。完成表面調節之後，可準備電漿處理腔室，以在清潔過之半導體晶圓100上執行多步驟循環蝕刻製程的第一步。
在圖4之製程流程400中，多步驟循環蝕刻製程420之一循環包括兩個連續的蝕刻步驟：第一蝕刻製程(標為選擇性電漿蝕刻步驟422)及第二蝕刻製程(標為貧電漿蝕刻步驟424)。選擇性電漿蝕刻步驟422及貧電漿蝕刻步驟424皆可使用去除目標材料之蝕刻劑，如上所解釋。
在一實施例中，雖然選擇性電漿蝕刻步驟422與貧電漿蝕刻步驟424兩者皆使用基於鹵素的化學物質，但選擇性電漿蝕刻步驟422可使用比貧電漿蝕刻步驟424具有更小電負度的鹵素。部分基於此原因，選擇性電漿蝕刻步驟422可比貧電漿蝕刻步驟424更具選擇性。圖4中的彎曲箭頭係指多步驟循環蝕刻製程420可重複一或更多循環。在一些實施例中(例如，在圖1-3所示之製程中)，可在製程配方中指定固定循環數，而在其他實施例中，可使用端點檢測系統來決定循環數。完成多步驟循環蝕刻製程420的迴圈後，可執行可選的過蝕刻步驟430(示於圖4中的流程圖)。一旦裝載電漿處理腔室510以執行穿透蝕刻步驟410，即可原位執行製程流程400中之所有處理步驟，包括可選的過蝕刻步驟430。
儘管兩步驟循環被用於多步驟循環蝕刻製程420，但應理解，一個循環可包括多於兩個的連續蝕刻步驟。例如，可在選擇性電漿蝕刻步驟422與貧電漿蝕刻步驟424之間插入去除在選擇性電漿蝕刻步驟422期間形成之固體副產物但對目標材料具選擇性的蝕刻製程。
圖2A示出多步驟循環蝕刻製程420之選擇性電漿蝕刻步驟422之後的半導體晶圓100剖面圖。在圖2A中，開口(例如，開口222、242及252)底部處的表面相對於圖1中進入半導體晶圓100的表面(例如，開口220、240及250)凹入。
本示例中的選擇性電漿蝕刻步驟422可為RIE，其使用基於溴化氫(HBr)的電漿，以相對於氧化矽約5至200之蝕刻選擇性蝕刻矽。蝕刻選擇性及矽去除速率一般取決於電漿參數。在一實施例中，選擇性電漿蝕刻步驟422可使用由包含製程氣體溴化氫(HBr)及氧(O2 )之氣體混合物以及包含Ar之載氣所產生的電漿。半導體晶圓100之中心/邊緣處的氣體流速可基於形成之特徵部來調控。
在具有可選中心/邊緣氣流分流器之一或更多實施例中，HBr之中心至邊緣氣體流速可在1 : 1至1 : 10之間變化，且於一實施例中在1 : 2至1 : 5之間變化。在一或更多實施例中，HBr的中心流速可在100 sccm至1000 sccm之間變化，且於一實施例中在200 sccm至300 sccm之間變化。在一或更多實施例中，HBr的邊緣流速可在500 sccm至2000 sccm之間變化，且於一實施例中在800 sccm至1200 sccm之間變化。
在具有可選中心/邊緣氣流分流器之一或更多實施例中，氧之中心至邊緣氣體流速可在1 : 1至1 : 10之間變化，且於一實施例中在1 : 2至1 : 5之間變化。在一或更多實施例中，氧的中心流速可在1 sccm至100 sccm之間變化，且於一實施例中在1 sccm至10 sccm之間變化。在一或更多實施例中，氧的邊緣流速可在10 sccm至200 sccm之間變化，且於一實施例中在10 sccm至20 sccm之間變化。
在具有可選中心/邊緣氣流分流器之一或更多實施例中，氬之中心至邊緣氣體流速可在1 : 1至1 : 10之間變化，且於一實施例中在1 : 2至1 : 5之間變化。在一或更多實施例中，氬的中心流速可在100 sccm至1000 sccm之間變化，且於一實施例中在100 sccm至300 sccm之間變化。在一或更多實施例中，氬的邊緣流速可在500 sccm至2000 sccm之間變化，且在一實施例中在500 sccm至1000 sccm之間變化。
低製程壓力可透過真空排氣系統530來維持，示意性地示於圖5中。在一實施例中，可在電漿處理腔室510中維持約10 mT至約500 mT之間的低製程壓力，且於一實施例中在100 mT至200 mT之間。
ESC溫度可透過溫度控制器540來調控，以將基板固件554加熱/冷卻至所欲溫度。在一或更多實施例中，基板固件554之所欲溫度可為約-10℃至100℃，且於一實施例中為約30℃至40℃。
電漿可藉由約1000 W至2000 W之連續波(CW)RF功率的RF或微波(MW)功率源550在約2 MHz至2.45 GHz之頻率下維持。RF偏壓功率源570可用以在頻率約0.4 MHz至約27.12MHz下額外供應約200 W至500 W之連續波(CW)或脈衝RF功率，以維持電漿，例如示意性示於圖5中的電漿560。
上述參考圖2A用於示例實施例中之選擇性電漿蝕刻步驟422的高選擇性可部分歸因於具有低揮發性的蝕刻副產物，例如SiBrx Oy 錯合物。一些低揮發性副產物可能會沉積為固體材料。此沉積可發生在整個表面上，但其主要是聚集在圖案化層210之頂表面上或附近，如圖2A中蘑菇形沉積物260所示。此透過保護圖案化層210而提供了高選擇性的優點。即使是可能沉積在開口中較深矽側壁上之少量低揮發性產物亦可能透過降低矽從開口側壁的去除速率來提高蝕刻非等向性。然而，蘑菇形沉積物260之過度生長可能有限制氣態蝕刻反應物到達開口底部(例如開口252、242及222)處的矽表面之不希望的作用。可調控選擇性電漿蝕刻步驟422的蝕刻時間，以限制蘑菇形沉積物260的橫向範圍，進而避免抑制了往開口252、242及222的氣流。
若允許蘑菇形沉積物260進一步延伸，較窄的開口頂部接著可能會被堵塞。此將影響蝕刻特性，因為蝕刻離子及自由基被蘑菇形沉積物260偏轉，因而導致開口之空腔內蝕刻劑之耗盡。離子的偏轉亦將蝕刻劑的角度分佈改變成較無方向性，因而影響側壁角度。蝕刻劑的耗盡及方向性損失在較窄開口中更為嚴重，因為相對於較寬開口而言，其有較大比例的頂部尺寸受阻。例如，開口252中底表面處的矽去除速率可能低於開口242中的矽去除速率，且開口242中底表面處的矽去除速率可能低於開口222中的矽去除速率。窄開口中的側壁相對於寬開口中的側壁可能較不垂直。
在上述示例實施例中，基於溴化氫的蝕刻化學物質係用於蝕刻半導體晶圓100表面。其他實施例可使用另一化學物質。例如，可使用氯(例如，Cl2 或氯化合物)代替HBr。在使用氯的實施例中，SiClx Oy 沉積物可保護個別的硬遮罩(例如，氧化矽硬遮罩)。
在多步驟循環蝕刻製程420之第一循環的選擇性電漿蝕刻步驟422完成後，可調控影響電漿處理腔室510內部環境之氣體混合物及其他製程參數(例如，於一實施例中沖洗)，以執行第一循環的貧電漿蝕刻步驟424。
在圖2B中，半導體晶圓100在同一電漿處理腔室510中經歷貧電漿蝕刻步驟424。圖2B所示之開口223、243及253底部處的矽表面相對於圖2A中半導體晶圓100之矽表面(例如，開口222、242及252)進一步凹入。貧電漿蝕刻步驟424可使用基於氟的化學物質，其亦蝕刻蘑菇形沉積物260，例如SiBrx Oy 。在貧電漿蝕刻步驟424期間，大部分蘑菇形沉積物260(如圖2A所示)被去除，留下如圖2B所示之例如包括SiBrx Oy 的薄保護層261。
在圖2B所示之示例中，貧電漿蝕刻步驟424可為RIE，其使用由包括製程氣體C4 F8 及HBr之氣態混合物產生的電漿。在使用於貧電漿蝕刻步驟424中之諸多實施例中，除了氟之外，氣體混合物還可包括溴或氯。
在具有可選中心/邊緣氣流分流器之一或更多實施例中，C4 F8 之中心至邊緣氣體流速可在1 : 1至1 : 10之間變化，且於一實施例中在1 : 1至1 : 3之間變化。在一或更多實施例中，C4 F8 的中心流速可在1 sccm至200 sccm之間變化，且於一實施例中在1 sccm至10 sccm之間變化。在一或更多實施例中，C4 F8 的邊緣流速可在10 sccm至100 sccm之間變化，且於一實施例中在10 sccm至30 sccm之間變化。
在具有可選中心/邊緣氣流分流器之一或更多實施例中，HBr之中心至邊緣氣體流速可在1 : 1至1 : 10之間變化，且於一實施例中在1 : 2至1 : 5之間變化。在一或更多實施例中，HBr的中心流速可在50 sccm至500 sccm之間變化，且於一實施例中在100 sccm至300 sccm之間變化。在一或更多實施例中，HBr的邊緣流速可在200 sccm至2000 sccm之間變化，且於一實施例中在600 sccm至1000 sccm之間變化。
在具有可選中心/邊緣氣流分流器之一或更多實施例中，氬之中心至邊緣氣體的流速可在1 : 1至1:10之間變化，且於一實施例中在1 : 3至1 : 6之間變化。在一或更多實施例中，氬的中心流速可在10 sccm至100 sccm之間變化，且於一實施例中在30 sccm至60 sccm之間變化。在一或更多實施例中，氬的邊緣流速可在100 sccm至1000 sccm之間變化，且於一實施例中在200 sccm至300 sccm之間變化。
相較於上面討論之選擇性電漿蝕刻步驟422，可降低電漿處理腔室510中的製程壓力。低製程壓力可透過真空排氣系統530來維持，示意性地示於圖5中。在一實施例中，可在電漿處理腔室510中維持約10 mT至約150 mT之間的低製程壓力，且於一實施例中在20 mT至50 mT之間。
ESC溫度可藉由溫度控制器540來調控，以將基板固件554加熱/冷卻至所欲溫度。在一或更多實施例中，基板固件554之所欲溫度可為約-10℃至100℃，且於一實施例中為約30℃至40℃。
電漿可僅使用RF偏壓源570來維持。RF偏壓源570可在頻率約0.4 MHz至27.12 MHz下供應約100W至200W的連續波(CW)RF功率，以維持電漿，例如示意性示於圖5中之電漿560。
在上述示例實施例中，C4 F8 已用作氟的來源。其他實施例可使用一些其他氣態氟化合物，例如CF4 、C4 F6 、CH3 F、CHF3 、CH2 F2 、NF3 及/或SF6 。
貧電漿蝕刻步驟424的副產物可能具高度揮發性，幾乎未留下阻礙或偏轉蝕刻劑離子及自由基的固體殘留物。在大多數剩餘的蘑菇形沉積物260亦被貧電漿蝕刻步驟424中所使用之蝕刻劑去除下，矽凹部可以所欲近垂直側壁蝕刻輪廓進展至加大深度。然而，因失去蘑菇形沉積物260導致的保護下降可能會導致圖案化層210有些損失。據此，剩餘圖案化層212(示於圖2B中)的厚度可能小於圖1及2A中圖案化層210的厚度。一旦剩餘蘑菇形沉積物260之保護層261被完全去除，圖案化層210的去除速率即會劇升，因而損害對蝕刻遮罩之厚度的控制。蝕刻選擇性接著將劇降超過閥值蝕刻時間。一循環中的貧電漿蝕刻步驟424之持續時間可保持低於此閥值，以維持對製程之遮罩損失的控制。對選擇性電漿蝕刻步驟422及貧電漿蝕刻步驟424之持續時間的限制可能無法容許在一循環中去除足夠的矽以達到所欲蝕刻深度。可能需執行包括交替的選擇性電漿蝕刻步驟422及貧電漿蝕刻步驟424之幾個蝕刻循環。
圖3示出在多步驟循環蝕刻製程420結束時之半導體晶圓100剖面圖。在一實施例中，從圖案化層210保留之遮罩層214的厚度可為多步驟循環蝕刻製程420開始時之圖案化層210厚度的約70%。在蝕刻製程期間，可能已損失大約30%之圖案化層210。多步驟循環蝕刻製程420之總選擇性可顯著高於透過使用單一貧蝕刻製程以獲得矽凹部之目標深度所達到的選擇性。降低遮罩損失提供改善半導體晶圓100範圍從晶圓中心至晶圓邊緣之圖案化層210厚度均勻性之益處。
如圖3所示，矽表面已凹入所欲深度H，因而去除了蝕刻目標層205。在示例實施例中，半導體晶圓100的表面已經以近垂直側壁均勻在具有諸多寬度的多個開口(例如圖3中的開口224、244及254)選擇性地凹入。據此，透過組合選擇性電漿蝕刻步驟422及貧電漿蝕刻步驟424，多步驟循環蝕刻製程420提供了兩步驟所提供的優點。
在圖示中，第一開口224具有深度H及第一寬度W224，其中深度H比上第一寬度W224之比約1 : 1。第二開口244具有深度H及第二寬度W244，其中深度H比上第二寬度W244之比約4 : 1。第三開口254具有深度H及第三寬度W254，其中深度H比上第三寬度W254之比約8 : 1。因此，本發明的實施例能夠形成具有大深寬比變化的開口，例如從1 : 2至10 : 1。雖然圖3示出理想的結果，其中所有開口(例如，開口224、244及254)具有相等深度H，但應當理解，製造期間會存在一些深度變化。
在上述參考多步驟循環電漿蝕刻製程流程400(圖4所示)以及圖2A與2B剖面圖之示例實施例中，在選擇性電漿蝕刻步驟422期間不存在(或為可忽略不計的低濃度) 較大電負度鹵素(例如氟)，並使用較小電負度鹵素(例如，溴)作為反應物。在貧電漿蝕刻步驟424期間，將較大電負度鹵素(例如氟)引入腔室中，以用作反應物。然而，電漿之氣體混合物中並非不存在較小電負度鹵素，例如溴。較小電負度鹵素(例如，溴)的濃度係透過調控貧電漿蝕刻步驟424之電漿處理參數(例如， HBr的氣體流量)來降低(相對於選擇性電漿蝕刻步驟422期間所使用的濃度)。
應當理解，在諸多實施例中，較大電負度鹵素(例如氟)在選擇性電漿蝕刻步驟422期間可能實質上不存在。較低濃度的例如氟之較大電負度鹵素(相對於貧電漿蝕刻步驟424期間所使用的濃度)可與較小電負度鹵素(例如溴)一起存在(或代替之)。例如，在一實施例中，選擇性電漿蝕刻步驟422包括CF4 、C4 F8 、C4 F6 、CH3 F、CHF3 或CH2 F2 。可調控選擇性電漿蝕刻步驟422的電漿處理參數(例如，反應氣體(例如HBr、Cl2 、CF4 、C4 F8 、C4 F6 、CH3 F、CHF3 或CH2 F2 )的氣體流量、氧流速、電漿操作條件)，使得可有固體副產物之淨沉積以保護蝕刻遮罩，例如，保護圖案化層210之蘑菇形沉積物260，如圖2A所示。同樣地，在貧電漿蝕刻步驟424期間，可調控電漿處理參數，使得可有固體副產物之淨去除量。例如，圖2A中之蘑菇形沉積物260可在貧電漿蝕刻424期間被去除，僅留下薄的保護層261，如圖2B所示。
在一些實施例中，可執行可選的過蝕刻步驟430。晶圓之進一步處理可遵循習知處理，因此不再進一步討論。
上述參考圖1-3之示例實施例示出多步驟循環蝕刻技術使用圖案化氧化矽硬遮罩於矽中蝕刻凹部中所提供的優點。多步驟循環蝕刻技術可應用於使用氧化矽硬遮罩來蝕刻矽以形成其他結構，或者使用一些其他遮罩材料來蝕刻一些其他材料。例如，本領域技術人員可使多步驟循環蝕刻技術之示例實施例適用於在替代閘極互補金屬氧化物半導體(CMOS)製造製程流程中形成包括非晶矽或多晶矽之犧牲閘極結構。可應用多步驟循環蝕刻技術之又另一示例是使用圖案化氮化矽作為硬遮罩材料來蝕刻氧化矽中之溝槽或孔。在此情況下，碳-氟化學物質可在不同碳比氟比例下加以使用，該等碳比氟比例係透過添加不同量的氧至生成電漿的氣體混合物中來控制。例如，選擇性電漿蝕刻步驟422可透過使用相對少量的氧來使用高C : F比，而貧電漿蝕刻步驟424可透過使用相對大量的氧來使用低C : F比。
本發明之示例實施例總結於此。其他實施例亦可從說明書之整體及本文所提申之申請專利範圍加以理解。
示例1. 處理基板之方法包括接收基板至處理腔室中，該基板具有位於待蝕刻之底層上方的蝕刻遮罩，其中該底層為含矽層。該方法包括執行第一蝕刻製程，其包括從包含溴化氫或氯之第一製程氣體形成第一電漿，並使用第一電漿之產物蝕刻該底層。該方法包括執行第二蝕刻製程，其包括從包含氟之第二製程氣體形成第二電漿，並使用來自第二電漿之產物蝕刻基板。該方法可包括在第一蝕刻製程與第二蝕刻製程之間交替。
示例2. 示例1之方法，其中該蝕刻遮罩為介電遮罩。
示例3. 示例1或2之一者的方法，其中該蝕刻遮罩選自由氮化矽、氧化矽、含矽抗反射塗層及有機材料所組成之群組。
示例4. 示例1至3之一者的方法，其中該底層是矽或矽鍺。
示例5. 示例1至4中之一者的方法，其中第一製程氣體包括CF4 、C4 F8 、C4 F6 、CH3 F、CHF3 或CH2 F2 。
示例6. 示例1至5之一者的方法，其中第二製程氣體選自由CF4 、C4 F8 、C4 F6 、CH3 F、CHF3 、CH2 F2 、NF3 及SF6 所組成之群組。
示例7. 示例1至6中之一者的方法，其中第一蝕刻製程為非等向性蝕刻製程。
示例8. 示例1至7中之一者的方法，其中第一蝕刻製程包括非等向性蝕刻製程及等向性蝕刻製程。
示例9. 示例1至8之一者的方法，其中第二蝕刻製程為非等向性蝕刻製程。
示例10.示例1至9中之一者的方法，其中，在第一蝕刻製程與第二蝕刻製程之間交替持續直至底層之預定量已被蝕刻為止。
示例11. 示例1至10之一者的方法，其中第二蝕刻製程除氟之外還包括溴或氯。
示例12. 處理基板之方法包括接收基板至處理腔室中，該基板包括設置於待圖案化之層上方的圖案化層，其中該待圖案化之層包括矽。該方法包括使用包括第一鹵素元素之第一製程氣體，以第一電漿蝕刻製程，在該待圖案化之層中形成凹部至第一深度。該方法包括透過利用使用包括第二鹵素元素之第二製程氣體的第二電漿蝕刻製程，將凹部延伸至第二深度，其中第二鹵素元素比第一鹵素元素有更大電負度，其中第一電漿蝕刻比第二電漿蝕刻製程有更高選擇性。
示例13. 示例12的方法，其中第一鹵素元素包括溴或氯，且其中第二鹵素元素包括氟。
示例14. 示例12或13中之一者的方法，更包括 : 在執行第一蝕刻工製程之前，在處理腔室中執行穿透蝕刻。
示例15. 示例12至14之一者的方法，更包括 : 在執行第二電漿蝕刻製程之後，使用包括第一鹵素元素之第一製程氣體，以另一第一電漿蝕刻製程，將凹部延伸至第三深度；在執行另一第一電漿蝕刻製程之後，透過利用使用包括第二鹵素元素之第二製程氣體的另一第二電漿蝕刻製程，將凹部延伸至第四深度。
示例16. 處理基板之方法包括接收基板至處理腔室中，該基板包括設置於待圖案化之層上方的圖案化層，其中該待圖案化之層包括矽。該方法包括使用該圖案化層作為蝕刻遮罩，在處理腔室中之基板上執行第一蝕刻製程，其中第一蝕刻製程在該待圖案化之層中形成凹部及覆蓋圖案化層頂表面之副產物。該方法包括在處理腔室中之基板上執行第二蝕刻製程，其中第二蝕刻製程將凹部延伸至該待圖案化之層中，並蝕刻一部分的副產物。
示例17. 示例16的方法，其中第二蝕刻製程去除所有副產物。
示例18. 示例16或17之一者的方法，其中該等副產物包括矽、氧及鹵素。
示例19. 示例16至18中之一者的方法，其中第一蝕刻製程包括包含溴化氫或氯之第一製程氣體，且其中第二蝕刻製程包括包含氟之第二製程氣體。
示例20. 示例16至19中之一者的方法，其中該第一蝕刻製程包括包含氟之第一製程氣體，且其中該第二蝕刻製程包括包含氟之第二製程氣體，其中第一製程氣體中之氟量小於第二製程氣體中之氟量。
示例21. 示例16至20之一者的方法，更包括 : 在執行第二蝕刻製程之後，在處理腔室中之基板上執行另一第一蝕刻製程，其中，該另一第一蝕刻製程延伸該待圖案化之層中的凹部，並形成覆蓋圖案化層頂表面之額外副產物；在執行另一第一蝕刻製程之後，在處理腔室中之基板上執行另一第二蝕刻製程，其中另一第二蝕刻製程將凹部進一步延伸至該待圖案化之層中，並蝕刻一部分的額外副產物。
儘管本發明已參考說明性實施例進行描述，但此描述的用意不應被解釋為限制性意義。一旦參考描述，說明性實施例以及本發明之其他實施例的諸多修改及組合對本領域技術人員將是顯而易見的。因此，其旨在於隨附申請專利範圍涵蓋任何此等修改或實施例。
100:半導體晶圓 200:基板 205:蝕刻目標層 210:圖案化層 212:圖案化層 214:遮罩層 220:開口 222:開口 223:開口 224:開口 W224:第一寬度 240:開口 242:開口 243:開口 244:開口 W244:第二寬度 250:開口 252:開口 253:開口 254:開口 W254:第三寬度 260:蘑菇形沉積物 261:保護層 400:製程流程 401:步驟 410:步驟 420:步驟 422:步驟 424:步驟 430:步驟 500:電漿處理系統 510:電漿處理腔室 520:氣體輸送系統 530:真空排氣系統 540:溫度控制器 550:RF功率源 552:頂部電極 554:基板固件 560:電漿 570:RF偏壓功率源
為了更完整地理解本發明及其優點，現結合附圖參考以下描述，其中 :
圖1-3示出根據本發明實施例之半導體裝置在一示例性序列之用以在半導體基板中蝕刻出溝槽的製程步驟之諸多階段的剖面圖，其中圖1示出基板之剖面圖，其具有待圖案化之蝕刻目標層及形成於基板上方之圖案化層，其中圖2A示出多步驟循環蝕刻製程之選擇性電漿蝕刻步驟後的基板剖面圖，其中圖2B示出多步驟循環蝕刻製程之貧電漿蝕刻步驟後的基板剖面圖，且其中圖3示出多步驟循環蝕刻製程結束時之基板剖面圖；
圖4是根據本發明實施例之多步驟循環電漿蝕刻技術的流程圖；以及
圖5示出根據本發明實施例之電漿處理系統的概略示意圖。
400:製程流程
401:步驟
410:步驟
420:步驟
422:步驟
424:步驟
430:步驟

Claims (20)

  1. 一種處理基板之方法，該方法包括： 接收一基板至一處理腔室中，該基板具有位於待蝕刻之一底層上方的一蝕刻遮罩，該底層為一含矽層； 執行一第一蝕刻製程，其包括從包含溴化氫或氯之一第一製程氣體形成一第一電漿，並使用該第一電漿之產物蝕刻該底層； 執行一第二蝕刻製程，其包括從包含氟之一第二製程氣體形成一第二電漿，並使用來自該第二電漿之產物蝕刻該基板；以及 在該第一蝕刻製程與該第二蝕刻製程之間交替 。
  2. 如請求項1所述之處理基板之方法，其中該蝕刻遮罩為一介電遮罩。
  3. 如請求項1所述之處理基板之方法，其中該蝕刻遮罩選自由氮化矽、氧化矽、含矽抗反射塗層及有機材料所組成之群組。
  4. 如請求項1所述之處理基板之方法，其中該底層是矽或矽鍺。
  5. 如請求項1所述之處理基板之方法，其中該第一製程氣體包括CF4 、C4 F8 、C4 F6 、CH3 F、CHF3 或CH2 F2 。
  6. 如請求項1所述之處理基板之方法，其中該第二製程氣體選自由CF4 、C4 F8 、C4 F6 、CH3 F、CHF3 、CH2 F2 、NF3 及SF6 所組成之群組。
  7. 如請求項1所述之處理基板之方法，其中該第一蝕刻製程為非等向性蝕刻製程。
  8. 如請求項1所述之處理基板之方法，其中該第一蝕刻製程包括非等向性蝕刻製程及等向性蝕刻製程。
  9. 如請求項1所述之處理基板之方法，其中該第二蝕刻製程為非等向性蝕刻製程。
  10. 如請求項1所述之處理基板之方法，其中在該第一蝕刻製程與該第二蝕刻製程之間交替持續直至該底層之一預定量已被蝕刻為止。
  11. 如請求項1所述之處理基板之方法，其中該第二蝕刻製程除了氟之外還包括溴或氯。
  12. 一種處理基板之方法，該方法包括： 接收一基板至一處理腔室中，該基板包括設置於一待圖案化之層上方的一圖案化層，該待圖案化之層包括矽； 使用包括一第一鹵素元素之一第一製程氣體，以一第一電漿蝕刻製程，在該待圖案化之層中形成凹部至一第一深度；以及 利用使用包括一第二鹵素元素之一第二製程氣體的一第二電漿蝕刻製程，將該等凹部延伸至一第二深度，該第二鹵素元素比該第一鹵素元素有更大電負度，該第一電漿蝕刻比該第二電漿蝕刻製程有更高選擇性。
  13. 如請求項12所述之處理基板之方法，其中該第一鹵素元素包括溴或氯，且其中該第二鹵素元素包括氟。
  14. 如請求項12所述之處理基板之方法，更包括： 在執行該第二電漿蝕刻製程之後，使用包括該第一鹵素元素之該第一製程氣體，以另一第一電漿蝕刻製程，將該等凹部延伸至一第三深度；以及 在執行該另一第一電漿蝕刻製程之後，透過利用使用包括該第二鹵素元素之該第二製程氣體的另一第二電漿蝕刻製程，將該等凹部延伸至一第四深度。
  15. 一種處理基板之方法，該方法包括： 接收一基板至一處理腔室中，該基板包括設置於一待圖案化之層上方的一圖案化層，其中該待圖案化之層包括矽； 使用該圖案化層作為一蝕刻遮罩，在該處理腔室中之該基板上執行一第一蝕刻製程，其中該第一蝕刻製程在該待圖案化之層中形成凹部且形成覆蓋該圖案化層之頂表面的副產物；以及 在該處理腔室中之該基板上執行一第二蝕刻製程，其中該第二蝕刻製程將該等凹部延伸至該待圖案化之層中，並蝕刻一部分的該等副產物。
  16. 如請求項15所述之處理基板之方法，其中該第二蝕刻製程去除所有的該等副產物。
  17. 如請求項15所述之處理基板之方法，其中該等副產物包括矽、氧及鹵素。
  18. 如請求項15所述之處理基板之方法，其中該第一蝕刻製程包括包含溴化氫或氯之一第一製程氣體，且其中該第二蝕刻製程包括包含氟之一第二製程氣體。
  19. 如請求項15所述之處理基板之方法，其中該第一蝕刻製程包括包含氟之一第一製程氣體，且其中該第二蝕刻製程包括包含氟之一第二製程氣體，其中該第一製程氣體中之氟量小於該第二製程氣體中之氟量。
  20. 如請求項15所述之處理基板之方法，更包括： 在執行該第二蝕刻製程之後，在該處理腔室中之該基板上執行另一第一蝕刻製程，其中該另一第一蝕刻製程延伸該待圖案化之層中的該等凹部，並形成覆蓋該圖案化層之頂表面的額外副產物；以及 在執行該另一第一蝕刻製程之後，在該處理腔室中之該基板上執行另一第二蝕刻製程，其中該另一第二蝕刻製程將該等凹部進一步延伸至該待圖案化之層中，並蝕刻一部分之該等額外副產物。
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