KR20200102952A - 플라즈마 에칭 프로세스 - Google Patents

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KR20200102952A
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etching
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layer
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유스케 요시다
세르게이 보로닌
샴 스리드하르
케이틀린 필리피
크리스토퍼 탈로네
알록 란잔
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도쿄엘렉트론가부시키가이샤
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Abstract

하나의 예에서, 기판을 처리하는 방법은 프로세싱 챔버에서 기판을 수용하는 단계를 포함하며, 상기 기판은 에칭될 하부 층 위에 위치된 에칭 마스크를 가지며, 상기 하부 층은 실리콘 함유 층이다. 방법은, 브롬화수소 또는 염소를 포함하는 제1 프로세스 가스로부터 제1 플라즈마를 형성하고 상기 제1 플라즈마의 산물(product)을 사용하여 상기 하부 층을 에칭하는 것을 포함하는, 제1 에칭 프로세스를 실행하는 단계를 포함한다. 방법은, 불소를 포함하는 제2 프로세스 가스로부터 제2 플라즈마를 형성하고 상기 제2 플라즈마로부터의 산물을 사용하여 상기 기판을 에칭하는 것을 포함하는, 제2 에칭 프로세스를 실행하는 단계를 포함한다. 방법은, 상기 제1 에칭 프로세스와 상기 제2 에칭 프로세스를 번갈아 실행하는 단계를 포함할 수 있다.

Description

플라즈마 에칭 프로세스 {PLASMA ETCH PROCESSES}
관련 출원에 대한 상호참조
본 출원은, 2019년 2월 22일 출원된 미국 가특허 출원 번호 제62/809,041호의 우선권을 주장하며, 이 출원은 참조에 의해 여기에 포함된다.
기술분야
본 발명은 일반적으로 제조 프로세스 및 특히 실시예에서 플라즈마 에칭 프로세스에 관한 것이다.
반도체 집적 회로(IC; integrated circuit)의 발전은, 감소된 비용으로 더 높은 기능에 대한 요구에 의해 이루어지며, 이는 일반적으로 컴포넌트들의 패킹 밀도를 증가시킴으로써 제공된다. IC는 전도성 라인, 콘택 및 비아의 멀티레벨 시스템에 의해 상호접속된 전자 컴포넌트들(예컨대, 트랜지스터, 저항기, 및 커패시터)의 네트워크이다. 네트워크의 요소들은, 화학적 기상 증착(CVD; chemical vapor deposition), 포토리소그래피 및 에칭과 같은 프로세스 단계들을 포함하는 제조 플로우를 사용하여 반도체 기판 위에 유전체, 전도성 및 반도체 재료의 층들을 순차적으로 퇴적 및 패터닝함으로써, 함께 집적된다. 침지 리소그래피 및 복수의 패터닝과 같은 혁신 뿐만 아니라, 디바이스 풋프린트의 감소를 달성하기 위한 3차원(3D) 디바이스 구조물(예컨대, FinFET 및 적층형 커패시터 메모리 셀)로써 최소 피처 크기를 주기적으로 감소시킴으로써 회로 요소들의 패킹 밀도가 증가되었다.
반응성 이온 에칭(RIE; reactive ion etching), 플라즈마 강화 CVD(PECVD; plasma-enhanced CVD), 플라즈마 강화 원자층 에칭 및 퇴적(PEALE and PEALD; plasma-enhanced atomic layer etch and deposition) 그리고 주기적(cyclic) 플라즈마 프로세스(예컨대, 교대의 퇴적 및 에칭의 사이클)와 같은 플라즈마 프로세스가 반도체 IC 제조에서 사용되는 퇴적 및 패터닝 단계에 일반적으로 사용된다. 그러나, 구조적 피처가 원자 스케일 치수로 제어되며 수 나노미터까지 스케일링 다운된 피처 크기의 출현으로써, 진보된 IC 설계에 대하여 제조가능 플라즈마 기술을 제공하는 것의 난제가 강화되었다. 제조가능 플라즈마 프로세스는 정밀 치수 및 정밀 제어된 피처를 갖는 구조물을 제공하도록 예상된다. 예를 들어, 플라즈마 에칭 프로세스는 선폭, 공간, 에칭 깊이, 에칭 프로파일(예컨대, 측벽 각도), 및 마스킹 층과 에칭 정지 층에 대한 에칭 선택도에 대한 정밀 사양을 충족시켜야 한다. 높은 제조 수율을 위해, 넓은(예컨대, 300 mm) 웨이퍼에 걸쳐 구조적 치수 및 피처의 균일도가 유지되어야 할 수 있다. 따라서, 플라즈마 프로세스 기술 및 방법에 있어서의 혁신이, 진보된 IC 설계의 생산에 필요할 수 있다.
본 발명의 실시예에 따르면, 기판을 처리하는 방법은 프로세싱 챔버에서 기판을 수용하는 단계를 포함하며, 상기 기판은 에칭될 하부 층 위에 위치된 에칭 마스크를 가지며, 상기 하부 층은 실리콘 함유 층이다. 방법은, 브롬화수소 또는 염소를 포함하는 제1 프로세스 가스로부터 제1 플라즈마를 형성하고 상기 제1 플라즈마의 산물(product)을 사용하여 상기 하부 층을 에칭하는 것을 포함하는, 제1 에칭 프로세스를 실행하는 단계를 포함한다. 방법은, 불소를 포함하는 제2 프로세스 가스로부터 제2 플라즈마를 형성하고 상기 제2 플라즈마로부터의 산물을 사용하여 상기 기판을 에칭하는 것을 포함하는, 제2 에칭 프로세스를 실행하는 단계를 포함한다. 방법은, 상기 제1 에칭 프로세스와 상기 제2 에칭 프로세스를 번갈아 실행하는 단계를 포함할 수 있다.
기판을 처리하는 방법은 프로세싱 챔버에서 기판을 수용하는 단계를 포함하며, 상기 기판은 패터닝될 층 위에 배치된 패터닝된 층을 포함하며, 상기 패터닝될 층은 실리콘을 포함한다. 방법은, 제1 할로겐 원소를 포함하는 제1 프로세스 가스를 사용하는 제1 플라즈마 에칭 프로세스를 이용해 제1 깊이로 상기 패터닝될 층에 리세스를 형성하는 단계를 포함한다. 방법은, 제2 할로겐 원소를 포함하는 제2 프로세스 가스를 사용하는 제2 플라즈마 에칭 프로세스를 사용함으로써 제2 깊이로 상기 리세스를 연장하는 단계를 포함하고, 상기 제2 할로겐 원소는 상기 제1 할로겐 원소보다 더 전기음성적(more electronegative)이며, 상기 제1 플라즈마 에칭 프로세스는 상기 제2 플라즈마 에칭 프로세스보다 더 선택적이다.
기판을 처리하는 방법은 프로세싱 챔버에서 기판을 수용하는 단계를 포함하며, 상기 기판은 패터닝될 층 위에 배치된 패터닝된 층을 포함하며, 상기 패터닝될 층은 실리콘을 포함한다. 방법은, 상기 패터닝된 층을 에칭 마스크로서 사용하여, 상기 프로세싱 챔버에서 상기 기판에 대해 제1 에칭 프로세스를 수행하는 단계를 포함하며, 상기 제1 에칭 프로세스는 상기 패터닝될 층에 리세스를 형성하고 상기 패터닝된 층의 상부 표면을 덮는 부산물(byproduct)을 형성한다. 방법은, 상기 프로세싱 챔버에서 상기 기판에 대해 제2 에칭 프로세스를 수행하는 단계를 포함하며, 상기 제2 에칭 프로세스는 상기 패터닝될 층 안으로 상기 리세스를 연장하며 상기 부산물의 일부를 에칭한다.
본 발명 및 이의 이점을 보다 완전히 이해하기 위해, 이제 첨부 도면과 함께 취한 다음의 설명을 참조한다.
도 1 내지 도 3은 본 발명의 실시예에 따라 반도체 기판에 트렌치를 에칭하는데 사용되는 프로세스 단계들의 예시적인 시퀀스의 다양한 단계들에서의 반도체 디바이스의 단면도들을 예시하며, 도 1은 패터닝될 에칭 타겟 층을 갖는 기판 및 기판 위에 형성된 패터닝된 층의 단면도를 예시하고, 도 2a는 다단계 주기적 에칭 프로세스의 선택적 플라즈마 에칭 단계 후의 기판의 단면도를 예시하고, 도 2b는 다단계 주기적 에칭 프로세스의 린(lean) 플라즈마 에칭 단계 후의 기판의 단면도를 예시하고, 도 3은 다단계 주기적 에칭 프로세스의 종료시 기판의 단면도를 예시한다.
도 4는 본 발명의 실시예에 따른 다단계 주기적 플라즈마 에칭 기술의 흐름도이다.
도 5는 본 발명의 실시예에 따른 플라즈마 프로세싱 시스템의 일반적인 개략도를 예시한다.
본 개시는 패터닝된 플라즈마 에칭 프로세스의 실시예에 대해 기재하며, 마스크 패턴 치수의 보다 넓은 범위에 걸쳐 에칭 프로파일 및 에칭 깊이의 균일도가 개선된 이방성 플라즈마 에칭 프로세스를 위한 개선된 에칭 선택도를 제공하도록 다단계 주기적 플라즈마 에칭 기술이 사용된다. 표면의 덮인 영역을 에천트에의 노출로부터 보호하도록 타겟 재료의 상부 표면의 일부 위의 마스크 재료가 사용된다. 패터닝된 마스킹 층에서의 개구는 플라즈마 프로세싱 챔버 안으로 도입된 에천트에 남은 표면을 노출시킨다. 개구는 패터닝된 마스킹 층에서 피처들(예컨대, 라인들) 사이의 공간에 형성된 캐비티이고, 다양한 형상 및 치수로 이루어질 수 있다(예컨대, 길고 좁은 직사각형 트렌치, 또는 정사각형 또는 원형 홀). 패터닝된 유전체 마스크(예컨대, 패터닝된 실리콘 산화물 마스크)를 사용하여 실리콘의 반응성 이온 에칭(RIE)에 적용되는 다단계 주기적 플라즈마 에칭 프로세스의 예시적인 실시예가 본 기술을 예시하도록 기재되었다. 다른 재료에의 다단계 주기적 플라즈마 에칭 기술의 적용도 또한 설명된다.
다단계 주기적 플라즈마 에칭의 각 사이클은 순차적으로 수행되는 적어도 두 번의 플라즈마 에칭 단계를 포함한다.
선택적 플라즈마 에칭이라 지칭되는 제1 단계는 가스 혼합물을 이용하는데, 그에 의해 에칭 프로세스는 마스크 재료에 선택적인 타겟 재료를 제거한다. 선택적 플라즈마 에칭 단계는 패터닝된 마스크 재료에 대해 원하는 에칭 선택도를 제공하도록 돕는다. 여기에서, 패터닝된 마스크 재료에 대해 “선택적인” 타겟 재료의 제거는, 타겟 재료에 대한 제거율(removal rate)이 패터닝된 마스크 재료에 대한 제거율보다 더 높은 것을 의미하고, “에칭 선택도”는 패터닝된 마스크 재료의 제거율에 대한, 타겟 재료의 제거율의 비(ratio)를 지칭한다.
선택적 플라즈마 에칭 동안, 개구의 상단 근처에 퇴적되는 고체 부산물(by-products)이 있을 수 있으며, 그에 의해 상단에서의 개구의 폭을 감소시킨다. 이방성 RIE 플라즈마 프로세스에서, 바닥 표면에서의 제거율은 상단에서의 개구의 폭에 따라 좌우될 수 있다. 일반적으로, 캐비티의 바닥 벽으로부터 타겟 재료의 제거율은 개구의 상단에서의 폭 감소에 따라 감소될 수 있다. 바닥 벽 제거율은 에칭이 진행됨에 따라 더 떨어질 수 있고, 바닥 표면은 더 깊게 리세싱된다. 측벽 각도도 또한, 원하는 준-수직(near-vertical) 각도로부터 벗어날 수 있다.
린(lean) 플라즈마 에칭이라 지칭되는 제2 단계는, 선택적 플라즈마 에칭으로부터의 고체 부산물의 일부를 제거하며 타겟 재료를 에칭하는 가스 혼합물을 사용함으로써 이 효과를 감소시킨다. 린 플라즈마 에칭의 프로세스 파라미터는, 원하는 대략(roughly) 일정한 제거율 및 원하는 준-수직 측벽 각도를 제공하도록 조정될 수 있다. 그러나, 린 플라즈마 에칭은 선택적 플라즈마 에칭에 비해, 패터닝된 마스크 재료에 대해 상대적으로 열악한 선택도를 가질 수 있다.
선택적 플라즈마 에칭과 린 플라즈마 에칭을 번갈아 수행함으로써, 다단계 주기적 플라즈마 에칭은 에칭 선택도에 있어서 그리고 측벽 각도와 에칭 깊이와 같은 에칭 특성에 있어서 개선된 균일도를 제공하도록 돕는다. 웨이퍼에 걸쳐 에지에서 중심으로 그 뿐만 아니라 에칭된 개구의 폭의 보다 넓은 범위에 걸쳐 더 엄격한 변형이 제공될 수 있다.
원하는 에칭 깊이 및 각 사이클에서 제거되는 타겟 재료의 양에 따라 다단계 주기적 플라즈마 에칭 프로세스의 임의의 수의 사이클이 수행될 수 있다. 프로세스 레시피에서 지정되는 고정된 수의 사이클 후에 또는 엔드 포인트 검출 시스템을 사용함으로써 프로그램가능 컨트롤러가 사이클링 루프를 종결할 수 있다. 린 플라즈마 에칭 단계의 대략 일정한 제거율 및 준-수직 측벽 각도와 결합된 선택적 플라즈마 에칭 단계의 에칭 선택도는, 패터닝된 다단계 주기적 플라즈마 에칭이, 에칭 프로파일 및 에칭 깊이의 균일도와 함께 에칭 선택도의 균일도의 바람직한 특성을 달성할 수 있게 해준다. 다단계 주기적 플라즈마 에칭 프로세스의 모든 프로세스 단계들은, 연속적인 프로세스 단계들 사이에 웨이퍼(또는 웨이퍼들)의 언로딩 없이 플라즈마 프로세싱 챔버에서 반도체 웨이퍼(또는 웨이퍼들)를 로딩한 후에 연속으로 수행될 수 있다. 예시적인 실시예가 아래에 더 상세하게 기재된다.
실리콘 기판에 트렌치를 에칭하는데 사용되는 다단계 주기적 플라즈마 에칭 프로세스의 예시적인 실시예가 도 1 내지 도 3에 예시된 반도체 웨이퍼의 단면도들을 참조하여 기재된다. 예시적인 실시예(도 1 내지 도 3에 예시됨)의 프로세싱 플로우는, 도 4의 흐름도에 의해 예시된 보다 일반적인 다단계 주기적 플라즈마 에칭 프로세스 플로우(400)에 관련하여 기재되었다. 프로세싱 세부사항은 도 5에 개략적으로 예시된 예시적인 플라즈마 프로세싱 시스템(500)을 참조한다.
도 1 내지 도 3에 예시된 예시적인 에칭 프로세스에서, 노출된 실리콘을 준-수직 측벽 프로파일로 미리 결정된 깊이로 리세싱하는 것이 바람직할 수 있다. 도 1은 인입(incoming) 반도체 웨이퍼(100)의 단면도를 예시한다. 예시적인 인입 반도체 웨이퍼(100)는, 패터닝될 에칭 타겟 층(205)을 갖는 기판(200) 및 기판(200) 위에 형성된 패터닝된 층(210)을 포함한다. 하나의 예시적인 실시예에서, 에칭 타겟 층(205) 및 기판(200)은 실리콘 기판 또는 SOI(silicon-on-insulator) 기판을 포함한다. 그리하여, 패터닝된 층(210)의 피처들 사이에 실리콘의 표면이 노출될 수 있다. 부가의 실시예에서, 기판(200)은 실리콘의 층, 실리콘 게르마늄의 층, 또는 InP와 같은 화합물 반도체의 층을 포함한다.
마찬가지로, 하나의 예시적인 실시예에서, 패터닝된 층(210)은 실리콘 산화물 층을 포함할 수 있다. 추가의 실시예에서, 패터닝된 층(210)은 실리콘 질화물, 실리콘 함유 반사방지 코팅 또는 유기 재료를 포함한다.
이 예에서, 예를 들어 실리콘을 포함하는 에칭 타겟 층(205)은 다단계 주기적 플라즈마 에칭 프로세스에 대한 에칭 타겟이고, 패터닝된 층(210)은 에칭 마스크이다.
사용되는 패터닝된 층(210)의 두께는, 패터닝된 층(210)이 하드 마스크로서 사용되는 후속 에칭의 에칭 선택도에 따라 좌우될 수 있다. 패터닝된 층(210)의 두께를 감소될 수 있게 해주기 때문에 높은 선택도가 바람직할 수 있으며, 이는 종횡비(aspect ratio)를 감소시키도록 돕고, 에천트 가스가 좁은 개구로 들어가는 것을 용이하게 한다. 예를 들어, 도 1에서의 패터닝된 층(210)의 두께는, 약 20 nm - 1000 nm의 원하는 실리콘 리세스에 대한 하드 마스크로서 사용되도록 약 10 nm - 500 nm일 수 있다.
패터닝된 층(210)은 저압 CVD(LPCVD; low-pressure CVD) 또는 고밀도 플라즈마 CVD(HDP-CVD; high-density plasma CVD)와 같은 적합한 퇴적 기술 또는 실리콘의 열 산화 등, 또는 이들의 조합을 사용함으로써 조기 프로세싱 동안 형성될 수 있고, 적합한 포토리소그래피(예컨대, DUV(deep ultra-violet) 리소그래피) 및 에칭 기술을 사용하여 패터닝될 수 있다. 하나의 예로서, 패터닝된 포토레지스트 마스크를 이용한 실리콘 산화물의 이방성 반응성 이온 에칭(RIE)은, 당해 기술 분야에서의 통상의 지식을 가진 자에게 알려진 대로 CF4/H2, 또는 CHF3/O2, 또는 C2F6와 같은 프로세스 가스를 포함한 가스 혼합물을 사용하는 플라즈마를 이용해 수행될 수 있다.
패터닝된 층(210)을 통해 연장하는 다양한 폭의 개구는 에칭 타겟 층(205)의 상부 표면의 일부를 노출시킬 수 있다. 예를 들어, 도 1에 예시된 바와 같이, 개구(220)는 개구(240 및 250)보다 더 넓고, 개구(250)는 개구(240)보다 더 좁다.
도 1에서의 패터닝된 층(210)과 같은, 패터닝된 마스킹 층을 형성하는데 사용된 프로세싱 단계들은 도 4의 흐름도에 예시된 프로세스 플로우(400)의 박스 401에 의해 나타나 있다. 도 1에서의 인입 반도체 웨이퍼(100)와 같은 인입 반도체 웨이퍼는 그 다음, 플라즈마 프로세싱 챔버, 예를 들어 도 5에 개략적으로 예시된 예시적인 플라즈마 프로세싱 시스템(500)의 플라즈마 프로세싱 챔버(510) 안으로 로딩된다.
설명을 위한 목적으로, 도 5는 바닥 근처에 플라즈마 프로세싱 챔버(510) 안의 기판 홀더(554)(예컨대, 원형 정전 척(ESC; circular electrostatic chuck)) 상에 배치된 반도체 웨이퍼(100)를 예시한다. 반도체 웨이퍼(100)는 기판 홀더(554)에 연결된 온도 컨트롤러(540)를 사용하여 원하는 온도로 유지될 수 있다. ESC는 기판 홀더(554)에 대한 전기적 접속이 이루어질 수 있도록 전도성 재료로 코팅될 수 있다(예컨대, 탄소 기반 또는 금속 질화물 기반 코팅).
도 5에 개략적으로 예시된 바와 같이, 기판 홀더(554)는 플라즈마 프로세싱 챔버(510)의 하부 전극일 수 있다. 도 5의 예시적인 예에서, 기판 홀더(554)는 RF-바이어스 전원(570)에 연결된다. 상단 근처의 플라즈마 프로세싱 챔버(510) 안의 전도성 원형 플레이트는 상부 전극(552)이다. 도 5에서, 상부 전극(552)은 예시적인 플라즈마 프로세싱 시스템(500)의 RF 전원(550)에 연결된다. 일부 다른 실시예에서, 상부 전극은 상부 세라믹 윈도우 위의 플라즈마 프로세싱 챔버(510) 밖에 위치된 전도성 코일일 수 있다.
플라즈마 프로세싱 챔버(510)에서 인입 반도체 웨이퍼(100)를 로딩한 후의 제1 에칭 단계는 도 4에 표시된 인시추(in situ) 브레이크스루(breakthrough) 에칭 단계(410)일 수 있다. 브레이크스루 에칭 단계(410)는 후속 에칭 전에 표면을 컨디셔닝하도록 상부 표면 위에 존재할 수 있는 임의의 오염물 또는 자연 산화물을 제거하는데 사용될 수 있다. 예시적인 인입 반도체 웨이퍼(100)에 대하여, 브레이크스루 에칭 단계(410)는, 예를 들어 스퍼터링 에이전트로서 아르곤 이온을 사용한 스퍼터 에칭, 또는 예를 들어 염소(Cl2), 또는 삼염화붕소(BCl3), 또는 CF4와 같은 플루오로카본 전구체를 사용한 화학적 플라즈마, 또는 이들의 조합 등일 수 있다. 하나의 실시예에서, 브레이크스루 에칭 단계(410)는 프로세스 가스 염소(Cl2) 및 아르곤(Ar)을 포함한 가스상 혼합물로부터 발생된 플라즈마를 사용할 수 있다. 도 5에 개략적으로 예시된 바와 같이 가스는 가스 전달 시스템(520)에 의해 플라즈마 프로세싱 챔버(510) 안으로 도입될 수 있다.
가스 전달 시스템(520)은 챔버 안으로의 화학물질의 유동을 제어하도록 가스 유동 컨트롤러를 포함한다. 일부 실시예에서, 인입 반도체 웨이퍼(100)의 중심 및 에지에서의 가스 유량을 독립적으로 조정하도록 선택적인 중심/에지 스플리터가 사용될 수 있다.
선택적인 중심/에지 가스 유동 스플리터를 이용한 하나 이상의 실시예에서, Cl2의 중심 대 에지 가스 유량은 1:0.2 내지 1:5 사이에 그리고 하나의 실시예에서 1:1 내지 1:1.5 사이에 다양할 수 있다. 하나 이상의 실시예에서, Cl2의 중심 유량은 20 sccm과 200 sccm 사이에 그리고 하나의 실시예에서 40 sccm과 80 sccm 사이에 다양할 수 있다. 하나 이상의 실시예에서, Cl2의 에지 유량은 20 sccm과 200 sccm 사이에 그리고 하나의 실시예에서 60 sccm과 120sccm 사이에 다양할 수 있다. 하나의 실시예에서, 아르곤의 중심 대 에지 가스 유량은 1:0.2 내지 1:5 사이에 그리고 하나의 실시예에서 1:1 내지 1:1.5 사이에 다양할 수 있다. 하나 이상의 실시예에서, 아르곤의 중심 유량은 20 sccm과 200 sccm 사이에 그리고 하나의 실시예에서 40 sccm과 180 sccm 사이에 다양할 수 있다. 하나 이상의 실시예에서, 아르곤의 에지 유량은 40 sccm과 400 sccm 사이에 그리고 하나의 실시예에서 80 sccm과 150 sccm 사이에 다양할 수 있다. 도 5에 개략적으로 도시된 진공 배기 시스템(530)에 의해 낮은 프로세스 압력이 유지될 수 있다. 하나의 실시예에서, 약 1mT와 약 500mT 사이의 낮은 프로세스 압력이 플라즈마 프로세싱 챔버(510)에서 그리고 하나의 실시예에서 10 mT와 20 mT 사이에 유지될 수 있다.
ESC 온도는 기판 홀더(554)를 원하는 온도로 가열/냉각시키도록 온도 컨트롤러(540)에 의해 조정될 수 있다. 하나 이상의 실시예에서, 기판 홀더(554)의 원하는 온도는 약 -10 ℃ 내지 100 ℃, 그리고 하나의 실시예에서 약 30 ℃ 내지 40 ℃일 수 있다. RF-바이어스 전원(570)은, 도 5에 예시된 개략도에서의 플라즈마(560)와 같은 플라즈마를 유지하도록 약 0.4 MHz 내지 27.12 MHz 의 주파수에서 약 20 W 내지 1000 W의 연속파(CW; continuous wave) 또는 펄스형 RF 전력을 공급하도록 사용될 수 있다. 펄스 변조 주파수는 약 2 Hz 내지 약 1 kHz일 수 있고, 듀티 사이클은 약 1% 내지 100%일 수 있는데, 100%는 CW RF 전력을 의미한다.
상부 전극(552)과 하부 전극(기판 홀더(554)이기도 함) 사이에 도시된 플라즈마(560)는, 예시적인 플라즈마 프로세싱 시스템(500)의 플라즈마 프로세싱 챔버(510)에서 반도체 웨이퍼(100)에 가까이 발생된 직접 플라즈마를 예시한다. 표면 컨디셔닝이 완료된 후에, 플라즈마 프로세싱 챔버는 세척된 반도체 웨이퍼(100)에 대해 다단계 주기적 에칭 프로세스의 제1 단계를 수행하도록 준비될 수 있다.
도 4에서의 프로세스 플로우(400)에서, 다단계 주기적 에칭 프로세스(420)의 하나의 사이클은 2번의 연속 에칭 단계, 즉 제1 에칭 프로세스(선택적 플라즈마 에칭 단계(422)로 표시됨) 및 제2 에칭 프로세스(린 플라즈마 에칭 단계(424)로 표시됨)를 포함한다. 선택적 플라즈마 에칭 단계(422) 및 린 플라즈마 에칭 단계(424)는 둘 다, 상기에 설명된 바와 같이 타겟 재료를 제거하는 에천트를 사용할 수 있다.
하나의 실시예에서, 선택적 플라즈마 에칭 단계(422) 및 린 플라즈마 에칭 단계(424) 둘 다가 할로겐 기반의 화학물질을 사용하는 반면에, 선택적 플라즈마 에칭 단계(422)는 린 플라즈마 에칭 단계(424)보다 덜(less) 전기음성적인(electronegative) 할로겐을 사용할 수 있다. 부분적으로 이 때문에, 선택적 플라즈마 에칭 단계(422)는 린 플라즈마 에칭 단계(424)보다 더 선택적일 수 있다. 도 4에서의 곡선 화살표는 다단계 주기적 에칭 프로세스(420)가 하나 이상의 사이클을 통해 순환할 수 있음을 나타낸다. 일부 실시예에서(예컨대, 도 1 내지 도 3에 예시된 프로세스에서), 고정된 수의 사이클이 프로세스 레시피에서 지정될 수 있으며, 다른 실시예에서, 사이클의 수는 엔드 포인트 검출 시스템을 사용하여 결정될 수 있다. 다단계 주기적 에칭 프로세스(420)를 통한 루프를 완료한 후에, 선택적인 오버에칭 단계(430)(도 4에서의 흐름도에 도시됨)가 수행될 수 있다. 플라즈마 프로세싱 챔버(510)가 브레이크스루 에칭 단계(410)를 수행하도록 로딩되면, 프로세스 플로우(400)에서의 모든 프로세싱 단계들은 선택적인 오버에칭 단계(430)를 비롯하여 인시추로 수행될 수 있다.
2단계 사이클이 다단계 주기적 에칭 프로세스(420)에 사용되지만, 하나의 사이클은 둘보다 더 많은 연속 에칭 단계를 포함할 수 있다는 것을 이해하여야 한다. 예를 들어, 선택적 플라즈마 에칭 단계(422) 동안 형성된 고체 부산물을 제거하지만 타겟 재료에 대해 선택적인 에칭 프로세스가, 선택적 플라즈마 에칭 단계(422)와 린 플라즈마 에칭 단계(424) 사이에 삽입될 수 있다.
도 2a는 다단계 주기적 에칭 프로세스(424)의 선택적 플라즈마 에칭 단계(422) 후의 반도체 웨이퍼(100)의 단면도를 예시한다. 도 2a에서, 개구(예컨대, 개구(222, 242, 및 252))의 바닥에서의 표면은 도 1(예컨대, 개구(220, 240, 및 250))에서의 인입 반도체 웨이퍼(100)의 표면에 비해 리세싱된다.
이 예에서 선택적 플라즈마 에칭 단계(422)는, 실리콘 산화물에 대하여 약 5 내지 200의 에칭 선택도로 실리콘을 에칭하도록 브롬화수소(HBr) 기반의 플라즈마를 사용하는 RIE일 수 있다. 에칭 선택도 및 실리콘 제거율은 일반적으로 플라즈마 파라미터에 따라 좌우된다. 하나의 실시예에서, 선택적 플라즈마 에칭 단계(422)는 프로세스 가스 브롬화수소(HBr)와 산소(O2) 및 Ar를 포함한 캐리어 가스를 포함하는 가스상 혼합물로부터 발생된 플라즈마를 사용할 수 있다. 반도체 웨이퍼(100)의 중심/에지에서의 가스 유량은 형성되고 있는 피처에 기초하여 조정될 수 있다.
선택적인 중심/에지 가스 유동 스플리터를 이용한 하나 이상의 실시예에서, HBr의 중심 대 에지 가스 유량은 1:1 내지 1:10 사이에 그리고 하나의 실시예에서 1:2 내지 1:5 사이에 다양할 수 있다. 하나 이상의 실시예에서, HBr의 중심 유량은 100 sccm과 1000 sccm 사이에 그리고 하나의 실시예에서 200 sccm과 300 sccm 사이에 다양할 수 있다. 하나 이상의 실시예에서, HBr의 에지 유량은 500 sccm과 2000 sccm 사이에 그리고 하나의 실시예에서 800 sccm과 1200 sccm 사이에 다양할 수 있다.
선택적인 중심/에지 가스 유동 스플리터를 이용한 하나 이상의 실시예에서, 산소의 중심 대 에지 가스 유량은 1:1 내지 1:10 사이에 그리고 하나의 실시예에서 1:2 내지 1:5 사이에 다양할 수 있다. 하나 이상의 실시예에서, 산소의 중심 유량은 1 sccm과 100 sccm 사이에 그리고 하나의 실시예에서 1 sccm과 10 sccm 사이에 다양할 수 있다. 하나 이상의 실시예에서, 산소의 에지 유량은 10 sccm과 200 sccm 사이에 그리고 하나의 실시예에서 10 sccm과 20 sccm 사이에 다양할 수 있다.
선택적인 중심/에지 가스 유동 스플리터를 이용한 하나 이상의 실시예에서, 아르곤의 중심 대 에지 가스 유량은 1:1 내지 1:10 사이에 그리고 하나의 실시예에서 1:2 내지 1:5 사이에 다양할 수 있다. 하나 이상의 실시예에서, 아르곤의 중심 유량은 100 sccm과 1000 sccm 사이에 그리고 하나의 실시예에서 100 sccm과 300 sccm 사이에 다양할 수 있다. 하나 이상의 실시예에서, 아르곤의 에지 유량은 500 sccm과 2000 sccm 사이에 그리고 하나의 실시예에서 500 sccm과 1000 sccm 사이에 다양할 수 있다.
도 5에 개략적으로 도시된 진공 배기 시스템(530)에 의해 낮은 프로세스 압력이 유지될 수 있다. 하나의 실시예에서, 약 10 mT와 약 500 mT 사이의 낮은 프로세스 압력이 플라즈마 프로세싱 챔버(510)에서 그리고 하나의 실시예에서 100 mT와 200 mT 사이에 유지될 수 있다.
ESC 온도는 기판 홀더(554)를 원하는 온도로 가열/냉각시키도록 온도 컨트롤러(540)에 의해 조정될 수 있다. 하나 이상의 실시예에서, 기판 홀더(554)의 원하는 온도는 약 -10 ℃ 내지 100 ℃, 및 하나의 실시예에서 약 30 ℃ 내지 40 ℃일 수 있다.
플라즈마는 약 2 MHz 내지 2.45 GHz의 주파수에서 약 1000 W 내지 2000 W의 연속파(CW) RF 전력의 RF 또는 마이크로파(MW; microwave) 전원(550)에 의해 유지될 수 있다. RF-바이어스 전원(570)은, 도 5에 예시된 개략도에서의 플라즈마(560)와 같은 플라즈마를 유지하도록 약 0.4 MHz 내지 약 27.12 MHz의 주파수에서 약 200 W 내지 500 W의 연속파(CW) 또는 펄스형 RF 전력을 추가적으로 공급하도록 사용될 수 있다.
도 2a에 관련하여 상기에 기재된 예시적인 실시예에서 사용되는 선택적 플라즈마 에칭 단계(422)의 높은 선택도는, 휘발성이 낮은 에칭 부산물, 예를 들어 SiBrxOy 착물에 부분적으로 기인할 수 있다. 저휘발성 부산물의 일부는 고체 재료로서 퇴적될 수 있다. 이러한 퇴적은 전체 표면 위에서 일어날 수 있지만, 버섯 형상의 퇴적물(260)에 의해 도 2a에 예시된 바와 같이, 주로 패터닝된 층(210)의 상부 표면 상에 또는 그에 가까이 축적된다. 이는 패터닝된 층(210)을 보호함으로써 높은 선택도의 이점을 제공한다. 개구에서 더 깊이 실리콘 측벽 상에 퇴적할 수 있는 저휘발성 부산물의 작은 양이라도, 개구의 측벽으로부터 실리콘의 제거율을 감소시킴으로써 에칭 이방성을 강화할 수 있다. 그러나, 버섯 형상의 퇴적물(260)의 과도한 성장은, 가스상 에칭 반응물이 개구(252, 242 및 222)와 같은 개구의 바닥에서의 실리콘 표면에 도달하는 것을 제한하는 원치않는 효과를 가질 수 있다. 개구(252, 242 및 222)에의 가스 유동의 쓰로틀링(throttling)을 피하도록 버섯 형상 퇴적물(260)의 측방향 범위를 한정하기 위해 선택적 플라즈마 에칭 단계(422)에 대한 에칭 시간이 조정될 수 있다.
버섯 형상의 퇴적물(260)이 더 확장하도록 허용되었다면, 더 좁은 개구의 상부가 막히게 될 수 있다. 이는 에칭 이온 및 라디칼이 버섯 형상의 퇴적물(260)에 의해 편향될 때에 에칭 특성에 영향을 미칠 것이며, 그에 의해 개구의 캐비티 안의 에천트의 고갈을 초래할 것이다. 이온의 편향은 또한, 에천트의 각도 분포를 덜 방향성이도록 변경하며, 그에 의해 측벽 각도에 영향을 미친다. 에천트의 고갈 및 방향성의 손실은 더 좁은 개구에서 더 심각한데, 더 넓은 개구에 비해 더 큰 비율의 상부 치수가 차단되기 때문이다. 예를 들어, 개구(252)의 바닥 표면에서의 실리콘 제거율은 개구(242)에서보다 더 낮을 수 있고, 개구(242)의 바닥 표면에서의 실리콘 제거율은 개구(222)에서보다 더 낮을 수 있다. 좁은 개구에서의 측벽은 넓은 개구에서의 측벽에 비해 덜 수직일 수 있다.
상기에 기재된 예시적인 실시예에서, 브롬화수소 기반의 에칭 화학물질이 반도체 웨이퍼(100) 표면을 에칭하는데 사용된다. 다른 실시예는 대안의 화학물질을 사용할 수 있다. 예를 들어, HBr 대신에 염소(예컨대, Cl2 또는 염소 화합물)가 사용될 수 있다. 염소를 사용한 실시예에서, SiClxOy 퇴적물이 해당 하드 마스크(예컨대, 실리콘 산화물 하드 마스크)를 보호할 수 있다.
다단계 주기적 에칭 프로세스(420)의 제1 사이클의 선택적 플라즈마 에칭 단계(422)가 완료된 후에, 플라즈마 프로세싱 챔버(510) 안의 환경에 영향을 미치는 가스 혼합물 및 다른 프로세스 파라미터가 제1 사이클의 린 플라즈마 에칭 단계(424)를 수행하도록 조정될 수 있다(예컨대, 하나의 실시예에서 퍼징됨).
도 2b에서, 반도체 웨이퍼(100)는 동일 플라즈마 프로세싱 챔버(510)에서 린 플라즈마 에칭 단계(424)를 겪는다. 도 2b에 예시된 개구(223, 243 및 253)의 바닥에서의 실리콘 표면은 도 2a(예컨대, 개구(222, 242, 및 252))에서의 반도체 웨이퍼(100)의 실리콘 표면에 비해 더 리세싱된다. 린 플라즈마 에칭 단계(424)는 버섯 형상의 퇴적물(260)도 에칭하는 불소 기반의 화학물질, 예컨대 SiBrxOy를 사용할 수 있다. 린 플라즈마 에칭 단계(424) 동안, 대부분의 버섯 형상의 퇴적물(260)(도 2a에 도시됨)이 제거되었으며, 도 2b에 예시된 바와 같이, 예컨대 SiBrxOy를 포함하는 얇은 보호 층(261)을 남는다.
도 2b에 예시된 예에서, 린 플라즈마 에칭 단계(424)는 프로세스 가스(C4F8 및 HBr)를 포함하는 가스상 혼합물로부터 발생된 플라즈마를 사용하는 RIE일 수 있다. 린 플라즈마 에칭 단계(424)에서 사용되는 다양한 실시예에서, 가스상 혼합물은 불소에 추가적으로 브롬 또는 염소도 또한 포함할 수 있다.
선택적인 중심/에지 가스 유동 스플리터를 이용한 하나 이상의 실시예에서, C4F8의 중심 대 에지 가스 유량은 1:1 내지 1:10 사이에 그리고 하나의 실시예에서 1:1 내지 1:3 사이에 다양할 수 있다. 하나 이상의 실시예에서, C4F8의 중심 유량은 1 sccm과 200 sccm 사이에 그리고 하나의 실시예에서 1 sccm과 10 sccm 사이에 다양할 수 있다. 하나 이상의 실시예에서, C4F8의 에지 유량은 10 sccm과 100 sccm 사이에 그리고 하나의 실시예에서 10 sccm과 30 sccm 사이에 다양할 수 있다.
선택적인 중심/에지 가스 유동 스플리터를 이용한 하나 이상의 실시예에서, HBr의 중심 대 에지 가스 유량은 1:1 내지 1:10 사이에 그리고 하나의 실시예에서 1:2 내지 1:5 사이에 다양할 수 있다. 하나 이상의 실시예에서, HBr의 중심 유량은 50 sccm과 500 sccm 사이에 그리고 하나의 실시예에서 100 sccm과 300 sccm 사이에 다양할 수 있다. 하나 이상의 실시예에서, HBr의 에지 유량은 200 sccm과 2000 sccm 사이에 그리고 하나의 실시예에서 600 sccm과 1000 sccm 사이에 다양할 수 있다.
선택적인 중심/에지 가스 유동 스플리터를 이용한 하나 이상의 실시예에서, 아르곤의 중심 대 에지 가스 유량은 1:1 내지 1:10 사이에 그리고 하나의 실시예에서 1:3 내지 1:6 사이에 다양할 수 있다. 하나 이상의 실시예에서, 아르곤의 중심 유량은 10 sccm과 100 sccm 사이에 그리고 하나의 실시예에서 30 sccm과 60 sccm 사이에 다양할 수 있다. 하나 이상의 실시예에서, 아르곤의 에지 유량은 100 sccm과 1000 sccm 사이에 그리고 하나의 실시예에서 200 sccm과 300 sccm 사이에 다양할 수 있다.
플라즈마 프로세싱 챔버(510)에서의 프로세스 압력은 상기에 설명된 선택적 플라즈마 에칭 단계(422)에 비교하여 감소될 수 있다. 도 5에 개략적으로 도시된 진공 배기 시스템(530)에 의해 낮은 프로세스 압력이 유지될 수 있다. 하나의 실시예에서, 약 10 mT와 약 150 mT 사이의 낮은 프로세스 압력이 플라즈마 프로세싱 챔버(510)에서 그리고 하나의 실시예에서 20 mT와 50 mT 사이에 유지될 수 있다.
ESC 온도는 기판 홀더(554)를 원하는 온도로 가열/냉각시키도록 온도 컨트롤러(540)에 의해 조정될 수 있다. 하나 이상의 실시예에서, 기판 홀더(554)의 원하는 온도는 약 -10 ℃ 내지 100 ℃, 및 하나의 실시예에서 약 30 ℃ 내지 40 ℃일 수 있다.
플라즈마는 RF-바이어스 전원(570)만 사용하여 유지될 수 있다. RF-바이어스 전원(570)은, 도 5에 예시된 개략도에서의 플라즈마(560)와 같은 플라즈마를 유지하도록 약 0.4 MHz 내지 27.12 MHz의 주파수에서 약 100 W 내지 200 W의 연속파(CW) RF 전력을 공급할 수 있다.
상기에 기재된 예시적인 실시예에서, C4F8가 불소를 위한 소스로서 사용되었다. 다른 실시예는 CF4, C4F6, CH3F, CHF3, CH2F2, NF3, 및/또는 SF6와 같은 일부 다른 가스상 불소 화합물을 사용할 수 있다.
린 플라즈마 에칭 단계(424)의 부산물은 휘발성이 높을 수 있으며, 에천트 이온 및 라디칼을 방해하거나 편향시키는 고체 부산물을 거의 남기지 않는다. 대부분의 남아있는 버섯 형상의 퇴적물(260)도 또한 린 플라즈마 에칭 단계(424)에서 사용되는 에천트에 의해 제거되며, 실리콘 리세스는 원하는 준-수직 측벽 에칭 프로파일로 증가하는 깊이로 진행할 수 있다. 그러나, 버섯 형상의 퇴적물(260)의 손실로 인한 보호 감소로 인해 패터닝된 층(210)의 일부 손실을 초래할 수 있다. 따라서, 도 2b에 예시된 남은 패터닝된 층(212)의 두께가 도 1 및 도 2a에서의 패터닝된 층(210)의 두께보다 더 작을 수 있다. 남은 버섯 형상의 퇴적물(260)의 보호 층(261)이 완전히 제거되면, 패터닝된 층(210)의 제거율이 급격하게 오를 수 있으며, 그에 의해 에칭 마스크의 두께에 대한 제어를 손상시킬 수 있다. 그러면, 에칭 선택도는 임계 에칭 시간을 넘어서 가파르게 떨어질 것이다. 하나의 사이클에서 린 플라즈마 에칭 단계(424)의 지속기간은 프로세스의 마스크 손실에 대한 제어를 유지하기 위하여 이 임계치 아래로 유지될 수 있다. 선택적 플라즈마 에칭 단계(422) 및 린 플라즈마 에칭 단계(424)의 지속기간에 대한 제한은, 한 번의 사이클로 원하는 에칭 깊이를 달성하도록 충분한 실리콘이 제거되게 할 수 없을 수 있다. 교대의 선택적 플라즈마 에칭 단계(422) 및 린 플라즈마 에칭 단계(424)를 포함하는 여러 번의 에칭 사이클이 수행되어야 할 수 있다.
도 3은 다단계 주기적 에칭 프로세스(420)의 종료시 반도체 웨이퍼(100)의 단면도를 예시한다. 하나의 실시예에서, 패터닝된 층(210)으로부터 남은 마스킹 층(214)의 두께는 다단계 주기적 에칭 프로세스(420)의 시작시 패터닝된 층(210)의 두께의 약 70%일 수 있다. 패터닝된 층(210)의 약 30%가 에칭 프로세스 동안 손실되었을 수 있다. 다단계 주기적 에칭 프로세스(420)의 전체 선택도는, 실리콘 리세스의 타겟 깊이를 얻도록 단일 린 에칭 프로세스를 사용함으로써 달성되었을 것보다 상당히 더 높을 수 있다. 마스크 손실 감소는 웨이퍼 중심에서 웨이퍼 에지로 반도체 웨이퍼(100)에 걸쳐 패터닝된 층(210)의 개선된 두께 균일도의 이점을 제공한다.
도 3에 예시된 바와 같이, 실리콘 표면은 원하는 깊이 H로 리세싱되었으며, 그에 의해 에칭 타겟 층(205)을 제거하였다. 예시적인 실시예에서, 반도체 웨이퍼(100)의 표면은 다양한 폭을 갖는 개구(예컨대, 도 3에서의 개구(224, 244 및 254))에 걸쳐 균일하게 준-수직 측벽으로 선택적으로 리세싱되었다. 따라서, 선택적 플라즈마 에칭 단계(422) 및 린 플라즈마 에칭 단계(424)를 결합함으로써, 다단계 주기적 에칭 프로세스(420)는 둘 다의 단계에 의해 제공되는 이점을 제공한다.
도면에서, 제1 개구(224)는 깊이(H)와 제1 폭(W224)을 가지며, 제1 폭(W224)에 대한 깊이(H)의 비는 약 1:1이다. 제2 개구(244)는 깊이(H)와 제2 폭(W244)을 가지며, 제2 폭(W244)에 대한 깊이(H)의 비는 약 1:1이다. 제3 개구(254)는 깊이(H)와 제3 폭(W254)을 가지며, 제3 폭(W254)에 대한 깊이(H)의 비는 약 1:1이다. 따라서, 본 발명의 실시예는 종횡비에 있어서의 큰 변동을 갖는 개구, 예를 들어 1:2 내지 10:1의 개구를 형성하는 것을 가능하게 한다. 도 3은 모든 개구(예컨대, 개구(224, 244, 및 254))가 동일 깊이(H)를 갖는 이상적인 결과를 예시하지만, 제조 동안 깊이에 있어서의 일부 변동이 존재할 것임을 이해하여야 한다.
다단계 주기적 플라즈마 에칭 프로세스 플로우(400)(도 4에 도시됨) 및 도 2a와 도 2b에서의 단면도에 관련하여 상기에 기재된 예시적인 실시예에서, 선택적 플라즈마 에칭 단계(422) 동안 더 전기음성적인(more electronegative) 할로겐, 예컨대 불소가 없었고(또는 무시할 만큼 낮은 농도로 있었음), 덜 전기음성적인(less electronegative) 할로겐, 예컨대 브롬이 반응물로서 사용되었다. 린 플라즈마 에칭 단계(424) 동안, 더 전기음성적인 할로겐, 예컨대 불소가 반응물로서의 사용을 위해 챔버 안으로 도입되었다. 그러나, 덜 전기음성적인 할로겐, 예컨대 브롬이 플라즈마의 가스상 혼합물로부터 없지는 않았다. 덜 전기음성적인 할로겐, 예컨대 브롬의 농도는 린 플라즈마 에칭 단계(424)의 플라즈마 프로세싱 파라미터(예컨대, HBr에 대한 가스 유동)를 조정함으로써 감소되었다(선택적 플라즈마 에칭 단계(422) 동안 사용된 농도에 비해).
다양한 실시예에서, 더 전기음성적인 할로겐, 예컨대 불소는 선택적 플라즈마 에칭 단계(422) 동안 실질적으로 없지 않을 수 있다는 것을 이해하여야 한다. 더 전기음성적인 할로겐, 예컨대 불소의 더 낮은 농도(린 플라즈마 에칭 단계(424) 동안 사용된 농도에 비해)가, 덜 전기음성적인 할로겐, 예컨대 브롬과 함께(또는 그 대신에) 존재할 수 있다. 예를 들어, 하나의 실시예에서, 선택적 플라즈마 에칭 단계(422)는 CF4, C4F8, C4F6, CH3F, CHF3, 또는 CH2F2를 포함한다. 선택적 플라즈마 에칭 단계(422)의 플라즈마 프로세싱 파라미터(예컨대, 반응 가스(예컨대, HBr, Cl2, CF4, C4F8, C4F6, CH3F, CHF3, 또는 CH2F2)의 가스 유동, 산소 유량, 플라즈마 동작 조건)는, 에칭 마스크를 보호하기 위한 고체 부산물의 순 퇴적, 예를 들어 도 2a에 예시된 바와 같이 패터닝된 층(210)을 보호하는 버섯 형상의 퇴적물(260)이 있을 수 있도록, 조정될 수 있다. 마찬가지로, 린 플라즈마 에칭 단계(424) 동안, 플라즈마 프로세싱 파라미터는 고체 부산물의 순 제거가 있을 수 있도록 조정될 수 있다. 예를 들어, 도 2a에서의 버섯 형상의 퇴적물(260)은 린 플라즈마 에칭(424) 동안 제거될 수 있으며, 도 2b에 예시된 바와 같이 얇은 보호 층(261)만 남길 수 있다.
일부 실시예에서, 선택적인 오버에칭 단계(430)가 수행될 수 있다. 웨이퍼의 부가의 프로세싱은 종래의 프로세싱을 따를 수 있으며, 그러므로 더 설명되지 않는다.
도 1 내지 도 3에 관련하여 상기에 기재된 예시적인 실시예는, 패터닝된 실리콘 산화물 하드 마스크를 사용하여 실리콘에 리세스를 에칭하는데 있어서 다단계 주기적 에칭 기술에 의해 제공되는 이점을 예시한다. 다단계 주기적 에칭 기술은, 다른 구조물을 형성하기 위해 실리콘 산화물 하드 마스크를 사용하여 실리콘을 에칭하도록, 또는 일부 다른 마스킹 재료를 사용하여 일부 다른 재료를 에칭하도록 적용될 수 있다. 예를 들어, 당해 기술 분야에서의 숙련자는 대체 게이트 상보형 금속 산화물 반도체(CMPS) 제조 프로세스 플로우에서 비정질 실리콘 또는 다결정질 실리콘을 포함하는 희생 게이트 구조물을 형성하도록 다단계 주기적 에칭 기술의 예시적인 실시예를 적응시킬할 수 있다. 다단계 주기적 에칭 기술이 적용될 수 있는 또 다른 예는 하드 마스크 재료로서 패터닝된 실리콘 질화물을 사용하여 실리콘 산화물에 트렌치 또는 홀을 에칭하는 데 있다. 이 경우에, 탄소-불소 화학물질이 사용될 수 있으며, 플라즈마가 발생되는 가스 혼합물에 대해 상이한 양의 산소를 추가함으로써 상이한 탄소 대 불소 비가 제어될 수 있다. 예를 들어, 선택적 플라즈마 에칭 단계(422)는 상대적으로 작은 양의 산소를 사용함으로써 높은 C:F 비를 사용할 수 있고, 린 플라즈마 에칭 단계(424)는 상대적으로 많은 양의 산소를 사용함으로써 낮은 C:F를 사용할 수 있다.
본 발명의 예시적인 실시예가 여기에 요약된다. 다른 실시예도 또한, 본 명세서의 전체 뿐만 아니라 여기에 제출된 청구항으로부터 이해될 수 있다.
예 1. 기판을 처리하는 방법은 프로세싱 챔버에서 기판을 수용하는 단계를 포함하며, 상기 기판은 에칭될 하부 층 위에 위치된 에칭 마스크를 가지며, 상기 하부 층은 실리콘 함유 층이다. 방법은, 브롬화수소 또는 염소를 포함하는 제1 프로세스 가스로부터 제1 플라즈마를 형성하고 상기 제1 플라즈마의 산물(product)을 사용하여 상기 하부 층을 에칭하는 것을 포함하는, 제1 에칭 프로세스를 실행하는 단계를 포함한다. 방법은, 불소를 포함하는 제2 프로세스 가스로부터 제2 플라즈마를 형성하고 상기 제2 플라즈마로부터의 산물을 사용하여 상기 기판을 에칭하는 것을 포함하는, 제2 에칭 프로세스를 실행하는 단계를 포함한다. 방법은, 상기 제1 에칭 프로세스와 상기 제2 에칭 프로세스를 번갈아 실행하는 단계를 포함할 수 있다.
예 2. 예 1의 방법에 있어서, 상기 에칭 마스크는 유전체 마스크이다.
예 3. 예 1 또는 예 2 중의 하나의 예의 방법에 있어서, 상기 에칭 마스크는 실리콘 질화물, 실리콘 산화물, 실리콘 함유 반사방지 코팅, 및 유기 재료로 구성된 그룹으로부터 선택된다.
예 4. 예 1 내지 예 3 중의 하나의 예의 방법에 있어서, 상기 하부 층은 실리콘 또는 실리콘-게르마늄이다.
예 5. 예 1 내지 예 4 중의 하나의 예의 방법에 있어서, 상기 제1 프로세스 가스는 CF4, C4F8, C4F6, CH3F, CHF3, 또는 CH2F2를 포함한다.
예 6. 예 1 내지 예 5 중의 하나의 예의 방법에 있어서, 상기 제2 프로세스 가스는 CF4, C4F8, C4F6, CH3F, CHF3, CH2F2, NF3, 및 SF6로 구성된 그룹으로부터 선택된다.
예 7. 예 1 내지 예 6 중의 하나의 예의 방법에 있어서, 상기 제1 에칭 프로세스는 이방성 에칭 프로세스이다.
예 8. 예 1 내지 예 7 중의 하나의 예의 방법에 있어서, 상기 제1 에칭 프로세스는 이방성 에칭 프로세스 및 등방성 에칭 프로세스를 포함한다.
예 9. 예 1 내지 예 8 중의 하나의 예의 방법에 있어서, 상기 제2 에칭 프로세스는 이방성 에칭 프로세스이다.
예 10. 예 1 내지 예 9 중의 하나의 예의 방법에 있어서, 상기 제1 에칭 프로세스와 상기 제2 에칭 프로세스를 번갈아 실행하는 단계는, 상기 하부 층의 미리 결정된 양이 에칭될 때까지 계속된다.
예 11. 예 1 내지 예 10 중의 하나의 예의 방법에 있어서, 상기 제2 에칭 프로세스는 상기 불소에 더하여 브롬 또는 염소를 포함한다.
예 12. 기판을 처리하는 방법은 프로세싱 챔버에서 기판을 수용하는 단계를 포함하며, 상기 기판은 패터닝될 층 위에 배치된 패터닝된 층을 포함하며, 상기 패터닝될 층은 실리콘을 포함한다. 방법은, 제1 할로겐 원소를 포함하는 제1 프로세스 가스를 사용하는 제1 플라즈마 에칭 프로세스를 이용해 제1 깊이로 상기 패터닝될 층에 리세스를 형성하는 단계를 포함한다. 방법은, 제2 할로겐 원소를 포함하는 제2 프로세스 가스를 사용하는 제2 플라즈마 에칭 프로세스를 사용함으로써 제2 깊이로 상기 리세스를 연장하는 단계를 포함하고, 상기 제2 할로겐 원소는 상기 제1 할로겐 원소보다 더 전기음성적(more electronegative)이며, 상기 제1 플라즈마 에칭 프로세스는 상기 제2 플라즈마 에칭 프로세스보다 더 선택적이다.
예 13. 예 12의 방법에 있어서, 상기 제1 할로겐 원소는 브롬 또는 염소를 포함하고, 상기 제2 할로겐 원소는 불소를 포함한다.
예 14. 예 12 또는 예 13 중의 하나의 예의 방법에 있어서, 상기 제1 에칭 프로세스를 수행하기 전에 상기 프로세싱 챔버에서 브레이크스루(breakthrough) 에칭을 수행하는 단계를 더 포함한다.
예 15. 예 12 내지 예 14 중의 하나의 예의 방법에 있어서, 상기 제2 플라즈마 에칭 프로세스를 수행한 후에, 상기 제1 할로겐 원소를 포함하는 상기 제1 프로세스 가스를 사용하는 또다른 제1 플라즈마 에칭 프로세스를 이용해 제3 깊이로 상기 리세스를 연장하는 단계; 및 상기 또다른 제1 플라즈마 에칭 프로세스를 수행한 후에, 상기 제2 할로겐 원소를 포함하는 상기 제2 프로세스 가스를 사용하여 또다른 제2 플라즈마 에칭 프로세스를 사용함으로써 제4 깊이로 상기 리세스를 연장하는 단계를 더 포함한다.
예 16. 기판을 처리하는 방법은 프로세싱 챔버에서 기판을 수용하는 단계를 포함하며, 상기 기판은 패터닝될 층 위에 배치된 패터닝된 층을 포함하며, 상기 패터닝될 층은 실리콘을 포함한다. 방법은, 상기 패터닝된 층을 에칭 마스크로서 사용하여, 상기 프로세싱 챔버에서 상기 기판에 대해 제1 에칭 프로세스를 수행하는 단계를 포함하며, 상기 제1 에칭 프로세스는 상기 패터닝될 층에 리세스를 형성하고 상기 패터닝된 층의 상부 표면을 덮는 부산물(byproduct)을 형성한다. 방법은, 상기 프로세싱 챔버에서 상기 기판에 대해 제2 에칭 프로세스를 수행하는 단계를 포함하며, 상기 제2 에칭 프로세스는 상기 패터닝될 층 안으로 상기 리세스를 연장하며 상기 부산물의 일부를 에칭한다.
예 17. 예 16의 방법에 있어서, 상기 제2 에칭 프로세스는 상기 부산물의 전부를 제거한다.
예 18. 예 16 또는 예 17 중의 하나의 예의 방법에 있어서, 상기 부산물은 실리콘, 산소 및 할로겐을 포함한다.
예 19. 예 16 내지 예 18 중의 하나의 예의 방법에 있어서, 상기 제1 에칭 프로세스는 브롬화수소 또는 염소를 포함하는 제1 프로세스 가스를 포함하고, 상기 제2 에칭 프로세스는 불소를 포함하는 제2 프로세스 가스를 포함한다.
예 20. 예 16 내지 예 19 중의 하나의 예의 방법에 있어서, 상기 제1 에칭 프로세스는 불소를 포함하는 제1 프로세스 가스를 포함하고, 상기 제2 에칭 프로세스는 불소를 포함하는 제2 프로세스 가스를 포함하며, 상기 제1 프로세스 가스에서의 불소의 양은 상기 제2 프로세스 가스에서의 불소의 양보다 더 적다.
예 21. 예 16 내지 예 20 중의 하나의 예의 방법에 있어서, 상기 제2 에칭 프로세스를 수행한 후에, 상기 프로세싱 챔버에서 상기 기판에 대해 또다른 제1 에칭 프로세스를 수행하는 단계로서, 상기 또다른 제1 에칭 프로세스는 상기 패터닝될 층에서 상기 리세스를 연장하며 상기 패터닝된 층의 상부 표면을 덮는 추가의 부산물을 형성하는 것인, 상기 또다른 제1 에칭 프로세스를 수행하는 단계; 및 상기 또다른 제1 에칭 프로세스를 수행한 후에, 상기 프로세싱 챔버에서 상기 기판에 대해 또다른 제2 에칭 프로세스를 수행하는 단계로서, 상기 또다른 제2 에칭 프로세스는 상기 패터닝될 층 안으로 더 상기 리세스를 연장하며 상기 추가의 부산물의 일부를 에칭하는 것인, 상기 또다른 제2 에칭 프로세스를 수행하는 단계를 더 포함한다.
본 발명은 예시적인 실시예에 관련하여 기재되었지만, 이러한 기재는 한정하는 의미로 해석되도록 의도되지 않는다. 예시적인 실시예의 다양한 수정 및 조합 뿐만 아니라 발명의 다른 실시예도, 본 명세서를 참조하면 당해 기술 분야에서의 숙련자에게 명백할 것이다. 따라서, 첨부된 청구항은 임의의 이러한 수정 또는 실시예를 포함하는 것으로 의도된다.

Claims (20)

  1. 기판을 처리하는 방법에 있어서,
    프로세싱 챔버에서 기판을 수용하는 단계로서, 상기 기판은 에칭될 하부 층 위에 위치된 에칭 마스크를 가지며, 상기 하부 층은 실리콘 함유 층인 것인, 상기 기판을 수용하는 단계;
    브롬화수소 또는 염소를 포함하는 제1 프로세스 가스로부터 제1 플라즈마를 형성하고 상기 제1 플라즈마의 산물(product)을 사용하여 상기 하부 층을 에칭하는 것을 포함하는, 제1 에칭 프로세스를 실행하는 단계;
    불소를 포함하는 제2 프로세스 가스로부터 제2 플라즈마를 형성하고 상기 제2 플라즈마로부터의 산물을 사용하여 상기 기판을 에칭하는 것을 포함하는, 제2 에칭 프로세스를 실행하는 단계; 및
    상기 제1 에칭 프로세스와 상기 제2 에칭 프로세스를 번갈아 실행하는 단계
    를 포함하는, 기판 처리 방법.
  2. 청구항 1에 있어서, 상기 에칭 마스크는 유전체 마스크인 것인, 기판 처리 방법.
  3. 청구항 1에 있어서, 상기 에칭 마스크는 실리콘 질화물, 실리콘 산화물, 실리콘 함유 반사방지 코팅, 및 유기 재료로 구성된 그룹으로부터 선택되는 것인, 기판 처리 방법.
  4. 청구항 1에 있어서, 상기 하부 층은 실리콘 또는 실리콘-게르마늄인 것인, 기판 처리 방법.
  5. 청구항 1에 있어서, 상기 제1 프로세스 가스는 CF4, C4F8, C4F6, CH3F, CHF3, 또는 CH2F2를 포함하는 것인, 기판 처리 방법.
  6. 청구항 1에 있어서, 상기 제2 프로세스 가스는 CF4, C4F8, C4F6, CH3F, CHF3, CH2F2, NF3, 및 SF6로 구성된 그룹으로부터 선택되는 것인, 기판 처리 방법.
  7. 청구항 1에 있어서, 상기 제1 에칭 프로세스는 이방성 에칭 프로세스인 것인, 기판 처리 방법.
  8. 청구항 1에 있어서, 상기 제1 에칭 프로세스는 이방성 에칭 프로세스 및 등방성 에칭 프로세스를 포함하는 것인, 기판 처리 방법.
  9. 청구항 1에 있어서, 상기 제2 에칭 프로세스는 이방성 에칭 프로세스인 것인, 기판 처리 방법.
  10. 청구항 1에 있어서, 상기 제1 에칭 프로세스와 상기 제2 에칭 프로세스를 번갈아 실행하는 단계는, 상기 하부 층의 미리 결정된 양이 에칭될 때까지 계속되는 것인, 기판 처리 방법.
  11. 청구항 1에 있어서, 상기 제2 에칭 프로세스는 상기 불소에 더하여 브롬 또는 염소를 포함하는 것인, 기판 처리 방법.
  12. 기판을 처리하는 방법에 있어서,
    프로세싱 챔버에서 기판을 수용하는 단계로서, 상기 기판은 패터닝될 층 위에 배치된 패터닝된 층을 포함하며, 상기 패터닝될 층은 실리콘을 포함하는 것인, 상기 기판을 수용하는 단계;
    제1 할로겐 원소를 포함하는 제1 프로세스 가스를 사용하는 제1 플라즈마 에칭 프로세스를 이용해 제1 깊이로 상기 패터닝될 층에 리세스를 형성하는 단계; 및
    제2 할로겐 원소를 포함하는 제2 프로세스 가스를 사용하는 제2 플라즈마 에칭 프로세스를 사용함으로써 제2 깊이로 상기 리세스를 연장하는 단계를 포함하고,
    상기 제2 할로겐 원소는 상기 제1 할로겐 원소보다 더 전기음성적(more electronegative)이며, 상기 제1 플라즈마 에칭 프로세스는 상기 제2 플라즈마 에칭 프로세스보다 더 선택적인 것인, 기판 처리 방법.
  13. 청구항 12에 있어서, 상기 제1 할로겐 원소는 브롬 또는 염소를 포함하고, 상기 제2 할로겐 원소는 불소를 포함하는 것인, 기판 처리 방법.
  14. 청구항 12에 있어서,
    상기 제2 플라즈마 에칭 프로세스를 수행한 후에, 상기 제1 할로겐 원소를 포함하는 상기 제1 프로세스 가스를 사용하는 또다른 제1 플라즈마 에칭 프로세스를 이용해 제3 깊이로 상기 리세스를 연장하는 단계; 및
    상기 또다른 제1 플라즈마 에칭 프로세스를 수행한 후에, 상기 제2 할로겐 원소를 포함하는 상기 제2 프로세스 가스를 사용하는 또다른 제2 플라즈마 에칭 프로세스를 사용함으로써 제4 깊이로 상기 리세스를 연장하는 단계를 더 포함하는, 기판 처리 방법.
  15. 기판을 처리하는 방법에 있어서,
    프로세싱 챔버에서 기판을 수용하는 단계로서, 상기 기판은 패터닝될 층 위에 배치된 패터닝된 층을 포함하며, 상기 패터닝될 층은 실리콘을 포함하는 것인, 상기 기판을 수용하는 단계;
    상기 패터닝된 층을 에칭 마스크로서 사용하여, 상기 프로세싱 챔버에서 상기 기판에 대해 제1 에칭 프로세스를 수행하는 단계로서, 상기 제1 에칭 프로세스는 상기 패터닝될 층에 리세스를 형성하고 상기 패터닝된 층의 상부 표면을 덮는 부산물(byproduct)을 형성하는 것인, 상기 제1 에칭 프로세스를 수행하는 단계; 및
    상기 프로세싱 챔버에서 상기 기판에 대해 제2 에칭 프로세스를 수행하는 단계로서, 상기 제2 에칭 프로세스는 상기 패터닝될 층 안으로 상기 리세스를 연장하며 상기 부산물의 일부를 에칭하는 것인, 상기 제2 에칭 프로세스를 수행하는 단계
    를 포함하는, 기판 처리 방법.
  16. 청구항 15에 있어서, 상기 제2 에칭 프로세스는 상기 부산물의 전부를 제거하는 것인, 기판 처리 방법.
  17. 청구항 15에 있어서, 상기 부산물은 실리콘, 산소 및 할로겐을 포함하는 것인, 기판 처리 방법.
  18. 청구항 15에 있어서, 상기 제1 에칭 프로세스는 브롬화수소 또는 염소를 포함하는 제1 프로세스 가스를 포함하고, 상기 제2 에칭 프로세스는 불소를 포함하는 제2 프로세스 가스를 포함하는 것인, 기판 처리 방법.
  19. 청구항 15에 있어서, 상기 제1 에칭 프로세스는 불소를 포함하는 제1 프로세스 가스를 포함하고, 상기 제2 에칭 프로세스는 불소를 포함하는 제2 프로세스 가스를 포함하며, 상기 제1 프로세스 가스에서의 불소의 양은 상기 제2 프로세스 가스에서의 불소의 양보다 더 적은 것인, 기판 처리 방법.
  20. 청구항 15에 있어서,
    상기 제2 에칭 프로세스를 수행한 후에, 상기 프로세싱 챔버에서 상기 기판에 대해 또다른 제1 에칭 프로세스를 수행하는 단계로서, 상기 또다른 제1 에칭 프로세스는 상기 패터닝될 층에서 상기 리세스를 연장하며 상기 패터닝된 층의 상부 표면을 덮는 추가의 부산물을 형성하는 것인, 상기 또다른 제1 에칭 프로세스를 수행하는 단계; 및
    상기 또다른 제1 에칭 프로세스를 수행한 후에, 상기 프로세싱 챔버에서 상기 기판에 대해 또다른 제2 에칭 프로세스를 수행하는 단계로서, 상기 또다른 제2 에칭 프로세스는 상기 패터닝될 층 안으로 더 상기 리세스를 연장하며 상기 추가의 부산물의 일부를 에칭하는 것인, 상기 또다른 제2 에칭 프로세스를 수행하는 단계
    를 더 포함하는, 기판 처리 방법.
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US11651970B2 (en) * 2020-05-19 2023-05-16 Tokyo Electron Limited Systems and methods for selective ion mass segregation in pulsed plasma atomic layer etching
EP4044216A1 (en) * 2021-02-16 2022-08-17 Siltronic AG Method for testing the stress robustness of a semiconductor substrate
WO2023239617A1 (en) * 2022-06-09 2023-12-14 Lam Research Corporation In situ declogging in plasma etching
GB202209654D0 (en) * 2022-06-30 2022-08-17 Spts Technologies Ltd Post-processing of indium-containing compound semiconductors

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6136211A (en) * 1997-11-12 2000-10-24 Applied Materials, Inc. Self-cleaning etch process
US6544838B2 (en) * 2001-03-13 2003-04-08 Infineon Technologies Ag Method of deep trench formation with improved profile control and surface area
US7368394B2 (en) * 2006-02-27 2008-05-06 Applied Materials, Inc. Etch methods to form anisotropic features for high aspect ratio applications
US9595451B1 (en) * 2015-10-19 2017-03-14 Applied Materials, Inc. Highly selective etching methods for etching dielectric materials

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