KR20080046087A - 습식 에칭 언더컷팅들을 최소화하고 ｋ가 2.5 미만인 최저ｋ 유전체들의 공극 밀봉을 제공하는 방법 - Google Patents

습식 에칭 언더컷팅들을 최소화하고 ｋ가 2.5 미만인 최저ｋ 유전체들의 공극 밀봉을 제공하는 방법 Download PDF

Info

Publication number
KR20080046087A
KR20080046087A KR1020070108170A KR20070108170A KR20080046087A KR 20080046087 A KR20080046087 A KR 20080046087A KR 1020070108170 A KR1020070108170 A KR 1020070108170A KR 20070108170 A KR20070108170 A KR 20070108170A KR 20080046087 A KR20080046087 A KR 20080046087A
Authority
KR
South Korea
Prior art keywords
layer
film
substrate
nitrogen
oxygen
Prior art date
Application number
KR1020070108170A
Other languages
English (en)
Other versions
KR100939593B1 (ko
Inventor
휴이웬 수
메이-이 쉬크
리-쿤 시아
아미르 알-바야티
데렉 위티
히쳄 엠'사드
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/694,856 external-priority patent/US20070287301A1/en
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20080046087A publication Critical patent/KR20080046087A/ko
Application granted granted Critical
Publication of KR100939593B1 publication Critical patent/KR100939593B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

기판들상의 막들을 처리하는 방법이 제공된다. 일 실시예에서, 방법들은 실리콘, 탄소, 및 선택적으로 산소 및/또는 질소를 포함하는 얇은 층을 상기 막상에 증착함으로써 상기 막으로부터 포토레지스트를 제거한 이후, 패턴화된 낮은 유전상수 막을 처리하는 단계를 포함한다. 얇은 층은 상기 패턴화된 낮은 유전상수 막에 대해 고-탄소, 소수성 표면을 제공한다. 얇은 층은 또한 후속하는 습식 세정 프로세스들로부터 낮은 유전상수 막을 보호하고, 낮은 유전상수 막상에 후속하여 증착되는 층들에 대한 프리커서들의 침투로부터 낮은 유전상수 막을 보호한다.

Description

습식 에칭 언더컷팅들을 최소화하고 ｋ가 2.5 미만인 최저 ｋ 유전체들의 공극 밀봉을 제공하는 방법{METHOD TO MINIMIZE WET ETCH UNDERCUTS AND PROVIDE PORE SEALING OF EXTREME LOW K LESS THAN 2.5 DIELECTRICS}
본 발명의 실시예들은 일반적으로 집적회로들의 제조에 관한 것이다. 보다 구체적으로는, 본 발명의 실시예들은 실리콘, 탄소, 및 선택적으로 산소 및/또는 질소를 포함하는 얇은 층들을 낮은 유전상수 층들상에 증착하기 위한 프로세스에 관한 것이다.
집적회로 기하학적 구조들은 소자들이 수십년 전에 처음 소개된 이래로 크기가 현저하게 감소되었다. 그 이후, 집적회로들은 일반적으로 2년/절반-사이즈 규칙(종종 무어의 법칙이라 불림)을 따랐고, 이는 2년마다 칩상의 소자들의 수가 두배가 됨을 의미한다. 오늘날의 제조 설비들은 0.13㎛ 및 심지어 0.1㎛ 피쳐 크기들을 가진 소자들을 반복적으로 생산하고 있고, 차세대 설비들은 보다 더 작은 피쳐 크기들을 가진 소자들을 생산할 것이다.
소자 기하학적 구조들의 지속적인 감소는 인접한 금속 라인들간의 용량성 커플링이 집적회로들상의 소자들의 크기를 추가로 감소시키기 위해 감소되어야 하기 때문에 보다 낮은 유전상수(k)를 갖는 층간 유전체 막들에 대한 요구를 발생시켰다. 특히, 약 4.0 미만의 낮은 유전상수들을 갖는 절연체들이 바람직하다.
보다 최근에는, 약 3.0 미만의 유전상수들을 갖는 낮은 유전상수 유기실리콘 막들이 개발되었다. 2.5 미만의 유전상수들을 갖는 최저(extreme low) k(ELK) 유기실리콘 막들도 개발되었다. 낮은 유전상수 및 최저 유전상수 유기실리콘 막들을 개발하는데 사용된 한가지 방법은 열적으로 불안정한 종 또는 휘발성 그룹들을 포함하는 탄화수소와 같은, 화합물 및 유기실리콘 화합물을 포함하는 가스 혼합물로부터 막들을 증착한 다음, 증착된 막들을 후-처리(post-treat)하여 유기 그룹들과 같은 열적으로 불안정한 종 또는 휘발성 그룹들을 증착된 막들로부터 제거하는 것이었다. 증착된 막들로부터 열적으로 불안정한 종 또는 휘발성 그룹들의 제거는 나노미터-크기의 보이들 또는 공극들을 막들에 생성하고, 이는 공기가 약 1의 유전상수를 갖기 때문에, 막들의 유전상수를 감소시킨다.
포토레지스트들 또는 저면 반사-방지 코팅들(BARC)을 제거하는 애슁(ashing) 프로세스들은 낮은 k 막들로부터 탄소를 고갈시킬 수 있고, 막들의 표면을 산화시킬 수 있다. 낮은 k 막들의 산화된 표면은 후속하는 습식(wet) 에칭 프로세스들 동안 제거되고, 언더커팅들과 임계 치수(CD) 손실을 초래한다.
낮은 유전상수 막들의 공극률(porosity)은 BARC 층들 또는 금속간 배리어층들(TaN 등)과 같은, 막들상에 후속 층들의 증착에 사용되는 프리커서들의 침투(penetration)를 초래할 수 있다. 공극성 낮은 유전상수 막들로의 배리어층 프리커서들의 확산은 소자에서 전류 누출을 초래한다.
따라서, 습식 에칭 프로세스들, 및 BARC 층들과 배리어층들과 같은 후속 층들의 증착과 같은, 후속 처리 단계들로부터 막들에 대한 손상을 최소화하는 낮은 유전상수 막들을 처리하는 방법이 필요하다.
본 발명은 일반적으로 챔버의 기판상의 낮은 유전상수 막에 얇고 컨포멀한(conformal) 공극-밀봉 표면층을 증착하는 방법을 제공한다. 방법은 패턴화된 낮은 유전상수 막으로부터 포토레지스트를 제거하는 단계, 및 그 다음, 약 4Å 내지 약 100Å의 제어되는 두께를 갖는 얇고 컨포멀한 층을 증착함으로써 임의의 종횡비 또는 비아 치수를 갖는 상기 패턴화된 낮은 유전상수 막을 처리하는 단계를 포함하고, 상기 컨포멀한 층은 상기 패턴화된 낮은 유전상수 막의 표면상에 실리콘과 탄소 및 선택적으로 산소 및/또는 질소를 포함한다. 일 실시예에서, 상기 층을 증착하는 단계는 낮은 레벨의 RF 전력의 존재에서 옥타메틸사이클로테트라실록산(octamethylcyclotetrasiloxane)을 반응시키는 단계를 포함한다. 포토레지스트의 애슁은 낮은 유전상수 막의 표면으로부터 탄소를 고갈시키고, 표면이 친수성(hydrophilic)이 된다. 공극 밀봉 층 표면은 애슁 이후 낮은 유전상수 막의 표면 탄소 농도를 복구시키고, 패턴화된 낮은 유전상수 막에 소수성(hydrophobic) 표면을 제공한다. 낮은 유전상수 막의 습식 에칭율은 그 표면이 소수성일 때 최소화된다. 층은 기판상에 수행될 수 있는 후속하는 습식 세정 프로세스들로부터 낮은 유전상수 막을 보호하고, 언더커트들과 CD 손실을 방지한다. 얇은 층에 의해 제공되는 소수성 표면은 낮은 유전상수 막들로의 수분 흡수를 방지한다.
낮은 유전상수 막 표면은 산화되고 포토레지스트 애슁 이후 히드록실(OH)을 함유한다. 표면은 수분을 흡수하고, 유전상수를 크게 증가시킨다. 포토레지스트 애슁 이후 얇은 층의 증착은 표면에 흡수된 수분을 방출시키고, 낮은 유전상수 막 의 표면에서 OH 그룹들을 제거하므로, 낮은 유전상수를 복구시킨다. 얇은 층의 증착은 추가적인 수분 흡수를 방지하는 소수성 밀봉층을 제공한다.
얇고 컨포멀한 층은 표면에 산화물을 가진 금속 막들과 유전체 막들을 포함하면서, 표면에서 OH, NH, 또는 NH2를 포함하는 패턴화된 막 또는 임의의 블랭킷상에, 수분 흡수 및 습식 화학제 에칭을 방지하는 보호층으로서, 또는 프리커서들 또는 화학제들의 침투를 방지하는 공극-밀봉층으로서 증착될 수 있다. 얇은 층은 또한 표면에서 OH, NH, 또는 NH2 그룹들을 갖는 금속 막들 또는 다공성 유전체 막들에 대한 공극-밀봉층으로서 작용할 수 있다.
본 발명의 상기 인용된 특징들이 상세히 이해될 수 있는 방식으로, 상기에서 간략히 요약된 본 발명의 보다 상세한 설명이 실시예들을 참조로 이루어질 수 있으며, 그 일부는 첨부된 도면들에 도시된다. 그러나, 첨부된 도면들은 본 발명의 전형적인 실시예들만을 도시하므로, 그 범주를 제한하는 것으로 간주되어서는 안되며, 본 발명은 다른 동일한 효과적인 실시예들에 적용될 수 있다는 것을 유의해야 한다.
본 발명의 실시예들은 실리콘, 탄소, 및 선택적으로 산소 및/또는 질소를 포함하는 얇고 컨포멀한 층을 패턴화된 기판상에 증착하는 방법을 제공한다. 일 특징으로서, 본 발명의 실시예들은 낮은 유전상수 막을 패턴화하는데 사용된 포토레지스트가 막으로부터 제거된 이후, 패턴화된 낮은 유전상수 막을 보호하는 방법을 제공한다. 다른 특징들로서, 본 발명의 실시예들은 상호접속부의 금속 라인의 임계 치수를 제어하는 방법을 제공하고, 약 4Å 내지 약 100Å로 증착된 층의 두께를 제어하는 방법을 제공한다.
일 실시예에서, 기판상의 낮은 유전상수 막은 포토레지스트와 포토리소그래피를 이용하여 패턴화되어 수직 상호접속 또는 수평 상호접속 개구를 그 내부에 형성한다. 낮은 유전상수 막은 실리콘, 탄소, 및 선택적으로 산소 및/또는 질소를 포함하는 막일 수 있다. 낮은 유전상수 막은 유기실란 또는 유기실록산과 같은 유기실리콘 화합물을 포함하는 가스 혼합물로부터 증착될 수 있다. 가스 혼합물은 또한 산화 가스를 포함할 수 있다. 일 실시예에서, 가스 혼합물은 막이 증착되어 막에 보이드들 또는 공극들이 생성되고 막의 유전상수가 낮아진 이후 막으로부터 제거되는 탄화 수소와 같은, 유기실리콘 화합물 및 포로겐(porogen)을 포함한다. 포로겐은 UV 처리, 전자빔 처리, 열 처리, 또는 이들의 조합에 의해 제거될 수 있다. 다공성 낮은 유전상수 막들을 형성하는 방법은 공동 출원된 미국특허 제6,936,551호 및 공동 출원된 미국특허 제7,060,330호에서 추가로 기술되고, 이들은 참조로 본 발명에 포함된다. 다른 조성물들을 갖거나 및/또는 상이한 가스 혼합물들로부터 증착되는 낮은 유전상수 막들이 본 발명의 실시예들에 사용될 수 있다는 것을 유의한다.
또한, 표면에서 OH, NH, 또는 NH2 그룹들을 함유한 임의의 막들과 같이, 낮은 유전상수 막들 이외의 막들이 실시예들에 사용될 수 있다는 것을 유의한다. 일 반적으로, 사용될 수 있는 막들은 실리콘, 탄소, 및 선택적으로 산소 및/또는 질소를 그 상부에 포함하는 박막의 선택적 증착을 허용하는 고-산소(oxygen-rich) 또는 고-질소(nitrogen-rich) 표면을 갖는다. 본 발명에서 규정되는 것처럼, 고-산소 표면은 약 1:1 내지 약 1:3의 Si:O(실리콘:산소) 비율을 갖는다. 본 발명에서 규정되는 것처럼, 고-질소 표면은 약 1:1 내지 약 1:2의 Si:N(실리콘:질소) 비율을 갖는다.
막들이 고-산소 또는 고-질소 표면상에 증착될 수 있지만, 막들은 전형적으로 고-탄소 표면들상에서 성장하지 않고, 이에 따라 고-산소 또는 고-질소 표면들상에 막들의 증착은 선택적인 증착 프로세스들로서 기술될 수 있다.
옥타메틸사이클로테트라실록산(OMCTS)은 본 발명에서 기술되는 얇은 층들을 증착시키는데 사용될 수 있는 프리커서의 일 예이다. 옥타메틸사이클로테트라실록산과 더불어, 디메틸디메톡시실란 (CH3)2-Si-(O-CH3)2와 같은 일반식 Rx-Si-(OR')y를 갖는 프리커서들이 적절한 프로세스 윈도우를 가진 얇고 컨포멀한 층을 증착시키는데 사용될 수도 있으며, 여기서 각각 R= H, CH3, CH2CH3, 또는 다른 알킬 그룹이고, 각각 R'= CH3, CH2CH3 또는 다른 알킬 그룹이며, x는 0 내지 4이고, y는 0 내지 4이며, x+y는 4이다. 사용될 수 있는 다른 프리커서들은 1,3-디메틸디실록산 (CH3-SiH2-O-SiH2-CH3),1,1,3,3-테트라메틸디실록산 ((CH3)2-SiH-O-SiH-(CH3)2), 헥사메틸디실록산 ((CH3)3-Si-O-Si-(CH3)3) 등과 같이, 구조 (RX-Si-O-Si-RY)Z를 갖는 유기디 실록산들을 포함한다. 사용될 수 있는 다른 프리커서들은 사이클릭 유기실록산들 (RX-Si-O)Y를 포함하고, 여기서 y는 2보다 더 크고, x는 1 내지 2이며, RX= CH3, CH2CH3, 또는 다른 알킬 그룹이다. 사용될 수 있는 사이클릭 유기실리콘 화합물들은 3개 이상의 실리콘 원다들을 갖는 링 구조를 포함할 수 있고, 링 구조는 하나 이상의 산소 원자들을 추가로 포함할 수 있다. 상업적으로 이용가능한 사이클릭 유기실리콘 화합물들은 실리콘 원자들에 결합된 하나 또는 2개의 알킬 그룹들을 가진 교번하는(alternating) 실리콘 및 산소 원자들을 갖는 링들을 포함한다. 예를 들어, 사이클릭 유기실리콘 화합물들은 이하의 화합물들 중 하나 이상을 포함할 수 있다:
헥사메틸사이클로트리실록산 (-Si(CH3)2-O-)3- 사이클릭,
1,3,5,7-테트라메틸사이클로테트라실록산 (TMCTS) (-SiH(CH3)-O-)4- 사이클릭,
옥타메틸사이클로테트라실록산 (OMCTS) (-Si(CH3)2-O-)4- 사이클릭, 및
1,3,5,7,9-펜타메틸사이클로펜타실록산 (-SiH(CH3)-O-)5- 사이클릭.
얇은 층은 실리콘, 탄소, 및 선택적으로 산소를 포함한다. 다른 실시예에서, 프리커서는 실리콘, 질소, 및 선택적으로 탄소를 포함하는 얇고 컨포멀한 층을 증착하는데 사용되는 실리콘 및 질소-함유 프리커서일 수 있다. 프리커서는 선형 실라제인들(linear silazanes)과 사이클릭 실라제인들을 포함할 수 있다. 선형 실 라제인들은 R-Si-NH-Si-R' 구조를 포함할 수 있으며, 여기서 R= CH3, CH2CH3, 또는 다른 알킬 그룹이고, R'= H, CH3, CH2CH3, 또는 다른 알킬 그룹이다. 사이클릭 실라제인들은 (RX-Si-NH)Y 구조를 포함할 수 있으며, 여기서 y는 2보다 더 크고, x는 1 내지 2이며, RX= CH3, CH2CH3, 또는 다른 알킬 그룹이다. 사이클릭 실라제인 화합물들은 3개 이상의 실리콘 원자들을 갖는 링 구조를 포함할 수 있고, 링 구조는 하나 이상의 질소 원자들을 추가로 포함할 수 있다. 상업적으로 이용가능한 사이클릭 실라제인 화합물들은 실리콘 원자들에 결합된 하나 또는 2개의 알킬 그룹들을 가진 교번하는 실리콘 및 질소 원자들을 갖는 링들을 포함한다. 예를 들어, 사이클릭 실라제인 화합물들은 다음을 포함할 수 있다:
1,2,3,4,5,6,7,8-옥타메틸사이클로테트라실라제인,
1,2,3,4,5,6-헥사메틸사이클로트리실라제인,
1,1,3,3,5,5-헥사메틸사이클로트리실라제인, 및
1,1,3,3,5,5,7,7-옥타메틸사이클로테트라실라제인.
도 1a는 기판(100)상의 낮은 유전상수 막(102)의 일 예를 도시한다. 도 1b는 낮은 유전상수 막(102)상의 패턴화된 포토레지스트(104)를 도시한다.
그 다음, 포토레지스트는 예를 들어, 스트립핑(stripping) 또는 애슁에 의해 낮은 유전상수 막으로부터 제거된다. 도 1c는 상호접속부(106)를 형성하기 위해 포토레지스트(104)에 의해 패턴화되고 포토레지스트가 제거된 이후, 낮은 유전상수 막(102)을 도시한다. 그 다음, 실리콘, 탄소, 및 선택적으로 산소 및/또는 질소를 포함하는 얇고 컨포멀한 층(108), 즉 약 4Å 내지 약 100Å의 두께를 갖는 층이 도 1d에 도시된 것처럼, 패턴화된 낮은 유전상수 막의 표면상에 증착된다. 층은 RF 전력의 존재에서, 실리콘, 산소, 및 탄소를 포함하는 가스 혼합물과 같은 가스 혼합물을 반응시킴으로써 증착될 수 있다. 옥타메틸사이클로테트라실록산과 같은 유기실리콘 화합물에 의해 실리콘, 산소, 및 탄소가 제공될 수 있다. 유기실리콘 화합물은 전형적으로 캐리어 가스를 통해 챔버로 유입된다. 바람직하게는, 캐리어 가스는 헬륨이다. 그러나, 아르곤 또는 질소와 같은 다른 불활성 가스들이 사용될 수 있다.
층이 증착된 이후, 기판은 예를 들어, 100:1 HF 용액을 통해 습식 세정될 수 있다. 그 다음, 도 1e에 도시된 것처럼, 예를 들어 ALD 알루미늄 질화물(TaN) 층과 같이, PVD 배리어 층 또는 ALD 배리어 층과 같은 층(110)이 상기 층에 증착될 수 있다. 선택적으로, 도 1f에 도시된 것처럼, 배리어 반사-방지 코팅(BARC) 층(120)과 같은 층이 층(108)상에 증착되고 상호접속부(106)를 충진시킬 수 있다.
실리콘, 탄소, 및 선택적으로 산소 및/또는 질소를 포함하는 층은 화학적 기상 증착 챔버 또는 플라즈마 강화 화학적 기상 증착 챔버에서 RF 전력의 존재하에 유기실리콘 화합물을 포함하는 가스 혼합물을 반응시킴으로써 증착될 수 있다. 층을 증착하는데 사용될 수 있는 챔버들의 예들은 2개의 고립된 처리 영역들을 가진 PRODUCER® 챔버 및 DxZ® 챔버를 포함하고, 이 둘은 캘리포니아, 산타클레라의 어플라이드 머티어리얼스 사로부터 이용가능하다. 본 발명에서 제공되는 처리 조건들은 2개의 고립된 처리 영역들을 가진 300mm PRODUCER® 챔버에 제공된다. 따라 서, 기판과 각각의 기판 처리 영역당 제공되는 유량들은 챔버로의 유량들의 절반이다.
챔버에서 기판상의 층의 증착 동안, 기판은 전형적으로 약 150℃ 내지 약 400℃의 온도에서 유지된다. 300mm 기판에 대해, 약 30W 내지 약 75W와 같은 약 100W 이하의 전력 레벨에서 RF 전력이 제공된다. 일반적으로, RF 전력은 약 0.033 W/cm2 내지 약 0.082 W/cm2 과 같이, 약 0.109 W/cm2 이하로 제공될 수 있다. RF 전력은 샤워헤드, 즉 가스 분배 어셈블리 및/또는 챔버의 기판 지지체에 제공될 수 있다. RF 전력은 약 13 MHz 내지 14 MHz, 바람직하게는 약 13.56 MHz의 고주파수에서 제공된다. RF 전력은 주기적일 수 있거나 펄스화될 수 있다. RF 전력은 연속적 또는 비연속적일 수도 있다. 샤워헤드와 기판 지지체 사이의 간격은 약 200mils 내지 약 400mils와 같이, 약 200mils보다 더 크다. 챔버의 압력은 약 1.5 Torr 내지 약 8 Torr와 같이, 약 1.5 Torr 이상이다.
유기실리콘 화합물은 약 100sccm 내지 약 1000sccm의 유량에서 챔버로 유입될 수 있다. 캐리어 가스는 약 100sccm 내지 약 7,000sccm의 유량에서 챔버로 유입될 수 있다. 챔버로 유입되는, 예를 들어 옥타메틸사이클로테트라실록산(OMCTS, sccm)과 같은 유기실리콘 화합물의 유량 대 예를 들어 헬륨(sccm)과 같은 캐리어 가스의 유량의 비율은 약 0.1 이상이다. 층은 약 4Å 내지 약 100Å의 두께로 층을 증착하기 위해, 패턴화된 구조물의 종횡비에 따라, 약 0.1초 내지 약 600초와 같은 시간 주기 동안 증착될 수 있다. 전형적으로, 층은 보다 높은 종횡비들이 컨 포멀한 표면을 제공하기 위해 사용될 때 더 긴 시간 주기 동안 증착된다.
자체-포화(self-saturating) 유기실리콘 화합물이 층을 증착시키기 위한 프리커서로서 사용될 때, 전술한 RF 전력 레벨들, 간격, 압력, 및 유량 비율들을 이용하여, 단지 약 4Å 내지 약 100Å의 두께를 갖는 얇고 균일하고 컨포멀한 층이 신뢰성있게 증착될 수 있다는 것이 발견되었다. 단일의 300mm 기판내에서 1Å 두께 범위의 층이 본 발명에서 제공된 조건들을 이용하여 획득되었다. 본 발명에서 규정되는 바와 같이, "자체-포화 프리커서"는 예를 들어, 기판상에 증착 시간 길이를 무시하는 프리커서의 단지 하나의 분자층과 같이, 하나의 얇은 층을 증착시키는 프리커서이다. 상이한 프리커서들이 상이한 분자 크기들을 갖고, 상이한 프리커서들에 대한 하나의 분자층에 대해 상이한 두께들을 초래하기 때문에, 프리커서의 선택에 의해 두께가 제어될 수 있다. 얇은 층의 존재는 얇은 층을 증착하는데 사용되는 처리 조건들 하에서 프리커서로부터 부가적인 층들의 추가적인 증착을 장지한다. 일반적으로, 자체-포화 프리커서는 얇은 층의 지속적인 성장을 억제하도록 선택된 메틸 그룹을 포함할 수 있다. 메틸 그룹들의 탄소는 상부에 추가적 증착을 실질적으로 방지하는 고-탄소 막 표면을 제공하기 때문에, OMCTS는 층의 자체-포화 증착을 초래하는 다수의 메틸 그룹들을 포함함으로써 바람직한 자체-포화 프리커서이다. 즉, 하부에 놓이는 기판의 표면이 OMCTS 분자들로 커버되자마자, 증착된 층의 표면에서 Si-CH3 결합들의 존재가 몇몇 메틸 그룹들이 층의 몇몇 다른 처리에 의해 제거될 때까지 추가적인 증착을 방지하는 고-탄소 표면을 제공하기 때문에, 컨 포멀한 제 1 층이 OMCTS로부터 증착될 수 있다. 따라서, OMCTS의 각 분자층의 증착은 양호하게 제어될 수 있고, 최종 층의 스텝 커버리지를 향상시킨다.
옥타메틸사이클로테트라실록산 이외에, 사용될 수 있는 프리커서들은 디에톡시메틸실란(DEMS), 헥사메틸디실록산(HMDOS), 및 헥사메틸디실란(HMDS)을 포함한다. 트리메틸실란, 테트라메틸실란 등과 같이, Si, C, 및 H를 포함하는 다른 프리커서들이 프로세스에 사용될 수 있다.
X-선 광전자 현미경(XPS) 분석이 애슁 프로세스에 노출되지 않았던 낮은 유전상수 막들, 및 포토레지스트 애슁에 노출되지 않았던 낮은 유전상수 막들에 수행된다. XPS 분석은 또한 포토레지스트 애슁에 노출된 다음 그 상부에 얇은 층을 증착함으로써 처리된 낮은 유전상수 막들에 수행되며, 얇은 층은 본 발명의 실시예들에 따라 OMCTS로부터 증착되고 실리콘, 탄소, 및 산소를 포함한다. XPS 분석은 애슁된 낮은 유전상수 막들상에 얇은 층을 증착하는 것이 그 상부에 얇은 층을 증착함으로써 처리되지 않은 낮은 유전상수 막들에 비해 그러한 막들의 표면에서 더 높은 탄소 함량(원자%의 탄소)을 제공한다는 것을 보여준다. 예를 들어, 애슁된 낮은 유전상수 막들은 약 3원자%의 탄소를 가질 수 있는 반면에, 애슁된 낮은 유전상수 막들상의 얇은 층은 표면에서 약 15원자% 탄소를 제공한다. 따라서, 일 실시예에서, 얇은 층은 고-탄소 층이다. 얇은 층은 약 5원자% 내지 약 30원자%의 탄소 함량을 가질 수 있다. 애슁은 낮은 유전상수 막의 표면에서 탄소 농도를 고갈시키는 반면에, 애슁된 낮은 유전상수 막상에 얇은 층을 증착하는 것은 표면 탄소 농도를 복구시킨다.
XPS 분석은 또한 애슁된 막들의 표면에서 OH 그룹들이 탄소를 포함하는 얇은 층으로 대체되기 때문에, 얇은 층으로 처리된 낮은 유전상수 막들의 표면에서 산소 함량이 애슁 이후 얇은 층으로 처리되지 않은 낮은 유전상수 막들의 표면에서 산소 함량보다 더 낮다는 것을 보여준다. 또한, 애슁된 막들의 표면에서 OH 그룹들을 탄소를 포함하는 얇은 층으로 대체하는 것은 애슁된 막들의 유전상수를 낮춘다. 도 2는 낮은 유전상수 막들상에서 OMCTS를 이용하여 얇은 층을 증착하는 것이 3개의 상이한 애슁 프로세스들 중 하나를 받는 막들의 후-애슁(post-ashing) 유전상수를 감소시킨다는 것을 보여준다.
낮은 유전상수 막들 전-애슁 및 후-애슁(도 3에서 각각, ELK ILD, 즉 최저 k 층간 유전체, 및 애슁된 ELK ILD)에 대한 습윤 각도, 및 낮은 유전상수 막들 후-애슁 및 그 상부에 얇은 OMCTS 층을 구비하는 것(도 3에 OMCTS 증착에 의한 애슁된 ELK ILD)에 대한 습윤 각도가 측정된다. 그 결과들은 도 3에 도시된다. 도 3에 도시된 것처럼, 낮은 유전상수 막들 후-애슁에 얇은 OMCTS 층을 증착하는 것은 낮은 유전상수 막들의 습윤 각도를 증가시켰다. 증가된 습윤 각도는 얇은 OMCTS 층이 낮은 유전상수 막들의 표면들의 소수성을 증가시켰음을 나타낸다. 소수성의 그러한 증가는 소수성 표면이 막 성능에 영향을 미치거나 적어도 수분을 제거하기 위해 시간 소모적인 단계들의 필요성을 초래할 수 있는 낮은 유전상수 막들로의 수분 흡수를 방지하기 때문에 바람직하다.
또한, 후 애슁 습식 세정 이후 상호접속부들의 프로파일 상에 얇고 컨포멀한 OMCTS 층의 증착 효과가 검사되었다. 막들이 습식 세정 프로세스에서 100:1 HF 용 액에서 딥핑된 이후, 그 상부에 얇은 OMCTS 층이 있는 것과 없는 것의 낮은 유전상수 막들에서, 고밀도들의 트랜치들과 저밀도들의 트랜치들을 갖는 영역들의 트랜치 프로파일들이 검사되었다.
도 4a-4c는 고밀도의 트랜치들을 갖는 영역들의 트랜치 프로파일들을 나타낸다. 도 4a는 애슁 이후 및 습식 세정 이후 트랜치 프로파일을 나타낸다. 도 4b 및 도 4c는 각각, 그 상부에 얇은 OMCTS 층이 있는 것과 없는 것의 낮은 유전상수 막들에 대해, 애슁 이후 및 습식 세정 이후 트랜치 프로파일을 나타낸다. 도 4b는 습식 세정이 상부에 얇은 OMCTS 층이 없는 낮은 유전상수 막의 트랜치들에 대해 약 30nm의 임계 치수 손실을 초래한다는 것을 보여준다. 도 4c는 낮은 유전상수 막이 습식 세정 이전에 상부에 증착되는 얇은 OMCTS 층을 가질 때 그러한 CD 손실이 관찰되지 않음을 보여준다.
도 5a-5c는 저밀도의 트랜치들을 갖는 영역들의 트랜치 프로파일들을 나타낸다. 도 5a는 애슁 이후 및 습식 세정 이전 트랜치 프로파일을 나타낸다. 도 5b 및 도 5c는 각각, 그 상부에 얇은 OMCTS 층을 갖는 것과 없는 것의 낮은 유전상수 막들에 대해, 애슁 이후 및 습식 세정 이후 트랜치 프로파일을 나타낸다. 도 5b는 습식 세정이 그 상부에 얇은 OMCTS 층이 없는 낮은 유전상수 막의 트랜치들에 대해 약 30nm보다 더 큰 언더컷팅을 초래한다는 것을 나타낸다. 도 5c는 낮은 유전상수 막이 습식 세정이전에 그 상부에 증착되는 얇은 OMCTS 층을 가질 때 그러한 언더컷팅이 관찰되지 않았음을 나타낸다.
따라서, 얇은 OMCTS 층은 고 탄소 표면을 제공하고, 또한 습식 에칭 프로세 스들 동안 낮은 k 막들의 언더컷팅과 임계 치수 손실을 방지하는 소수성 표면을 제공한다.
또한, 본 발명의 실시예들에 따라 제공되는 얇은 층들은 후속적으로 증착되는 BARC 층에 대한 BARC 물질과 같은 물질, 또는 후속적으로 증착되는 배리어 층에 대한 PVD 배리어 프리커서 또는 ALD TaN 프리커서와 같은 ALD 배리어 프리커서와 같은 물질이 얇은 층들을 증착시킬 수 있는 다공성 낮은 k 막들로 침투하는 것을 방지할 수 있는, 조밀한 공극-밀봉 층들로서 작용한다는 것을 발견하였다.
예를 들어, 얇은 층은 비아 제 1 다마신 프로세스에서 비아 에칭 및 포토레지스트 애슁 이후 낮은 유전상수 막상에 증착될 수 있다. 후속적인 BARC 충진이 얇은 층상에 수행될 수 있다. 얇은 층은 BARC 물질이 유전체 막으로 침투하는 것을 방지하는 공극-밀봉 층을 제공한다. 그 다음, 낮은 유전상수 막, 및 구리와 같은 하부에 놓인 전도성 물질 사이에 있는 유전체 배리어는 트랜치 에칭과 포토레지스트 제거 이후 하부에 놓인 전도성 물질을 노출시키도록 에칭될 수 있다. 유전체 배리어 에칭 이후, 유전체 배리어의 제거에 의해 노출된 전도성 표면을 세정하고 구리 산화물(CuO)과 같은 표면으로부터 산화물을 제거하기 위해, 환원 화학제가 사용될 수 있다. 그 다음, 얇은 층이 비아 및 트랜치의 측벽들상에 증착된다. 얇은 층은 후속하는 배리어 층 프리커서들이 낮은 유전상수 막으로 침투하는 것을 방지하는 공극-밀봉 층을 제공한다.
기판의 습식 세정 이후 BARC 층이 얇은 층상에 증착되는 실시예들에서, 얇은 층은 얇은 층의 표면에서 탄소 농도 및 얇은 층의 습윤 각도를 조절하기 위해 후- 처리되는 헬륨(또는 다른 불활성 가스) 플라즈마일 수 있다. 습윤 각도는 BARC 층의 습윤 및 증착을 개선하기 위해 약 70도 이하로 감소될 수 있다. 도 6은 습윤 각도가 플라즈마 처리 시간을 증가시킴으로써 감소되는 것을 나타낸다. 플라즈마 처리가 얇은 층의 공극-밀봉 특성을 손상시키지 않도록, 관대한(mild) 처리 조건들, 즉 약 30W 내지 약 100W의 RF 전력, 및 약 100sccm 내지 약 10,000sccm의 He 유량이 사용된다.
또한, 표면 습윤 또는 접촉 각도가 조절될 필요가 있는 경우, 얇은 층은 ALD 배리어 층들과 같이, 그 상부의 BARC 층들 이외의 층들의 증착 이전에 헬륨 플라즈마 후-처리될 수 있다. 얇은 층은 O2, CO2, N2O, NH3, H2, 헬륨, 질소, 아르곤, 또는 이들의 조합물과 같은 상이한 가스들로 플라즈마 후-처리될 수 있다. 플라즈마 후-처리는 표면 장력 및 표면 접촉 각도와 같은, 층의 표면 특성 및 특징들을 변경시킬 수 있다.
다른 실시예에서, 상호접속부에서 금속 라인의 임계 치수를 제어하는 방법이 제공된다. 상기 방법은 상기 실시예들에 기술된 것처럼, 패턴화된 낮은 유전상수 막상에 얇은 층을 증착시키는 단계를 포함한다. 패턴화된 낮은 유전상수 막은 그 상부에 얇은 층의 증착 이전에 고-산소 또는 고-질소 표면을 포함할 수 있다. 층이 증착된 이후, OMCTS와 같은 층을 증착시키는데 사용된 프리커서의 유동이 종료된 다음, 임의의 잔류 프리커서는 He 캐리어 가스와 같은 캐리어 가스만을 챔버로 유입시킴으로써 챔버로부터 정화된다. 챔버는 정화 또는 펌핑, 또는 정화 및 펌핑 될 수 있다.
챔버가 정화 및/또는 펌핑된 이후, 일 실시예에서, 산소 플라즈마 처리가 챔버에 수행되어, 프리커서로부터 기판상에 증착되는 층을 처리하고 OMCTS 증착과 같은 증착의 다음 사이클을 개시한다. 다른 실시예에서, 질소-도핑된 산화물 또는 SiN 층이 바람직하다면, H2의 부가가 있거나 부가가 없는 NH3 플라즈마 처리가 사용될 수 있다. 산소 플라즈마는 층의 표면을 산화시키는 산소 라디칼들을 생성할 수 있는 임의의 산소-함유 가스에 의해 제공될 수 있다. 예를 들어, 가스는 O2, CO2, N2O, 또는 이들의 조합물을 포함할 수 있다. 산소-함유 가스는 일정 유량에서 챔버로 유입될 수 있다. 산소-함유 가스는 비아/트랜치 패턴 프로파일에 따라 약 0.1초 내지 약 60초와 같은 시간 주기 동안 챔버로 유동될 수 있다. 산소 플라즈마는 13.56MHz의 주파수에서 챔버에 약 50W 내지 약 1000W의 RF 전력을 인가함으로써 제공될 수 있다. 혼합된 주파수 RF 전력이 사용될 수 있다. 하부층(낮은 유전상수 막과 같은)상에 플라즈마 처리의 손상 또는 충격을 최소화하기 위해, 약 0.033W/cm2 내지 약 0.082 W/cm2에 해당하는 약 30W 내지 약 100W와 같은 낮은 레벨의 고주파수 RF 전력이 바람직하다.
플라즈마 처리는 챔버로의 산소-함유 가스의 유동을 종료시킴으로써 종료될 수 있다. 선택적으로, 증착된 층의 두께가 후속 측정된다. 그 다음, 부가적인 양의 얇은 층을 증착하기 위해 챔버로의 프리커서의 유동이 재개된다. 챔버가 정화 된 다음, 전술한 바와 같은 산소 플라즈마 처리도 수행된다. 증착, 정화, 및 플라즈마 처리의 다중 사이클들이 목표된 두께의 층이 획득될 때까지 수행될 수 있다. 상호접속부에 증착된 층의 두께를 제어함으로써, 상호접속부에 후속 증착된 금속 라인의 두께가 제어될 수 있다.
다른 실시예에서, 기판 상에 약 4Å 내지 약 100Å으로 층의 두께를 제어하는 방법이 제공된다. 고-산소 또는 고-질소 표면을 포함할 수 있는 기판은 플라즈마의 존재에서 실리콘-함유 프리커서에 노출되어 기판상에 층이 증착되고, 그 다음 O2, CO2 및 N2O로 이루어진 그룹에서 선택된 산소-함유 가스로부터의 플라즈마를 통해, 또는 H2를 갖거나 갖지 않는 NH3로부터의 플라즈마를 통해 층이 처리된다. 층을 증착시키기 위해 실리콘-함유 프리커서에 기판의 노출 및 플라즈마를 통한 층의 처리는 목표된 두께의 층이 획득될 때까지 반복된다.
추가적인 실시예에서, 산화물 또는 질화물을 포함하는 조밀한 유전체 스페이서를 형성하는 방법이 제공된다. 방법은 고-산소 또는 고-질소 표면을 포함할 수 있는 게이트를 포함하는 패턴화된 기판을 플라즈마의 존재에서 실리콘-함유 프리커서에 노출시켜서 게이트상에 층을 증착시키는 단계, 및 그 다음, O2, CO2, N2O, 질소-함유 가스, 및 H2를 갖거나 갖지 않는 NH3로 이루어진 그룹에서 선택된 산소-함유 가스 또는 질소-함유 가스로부터의 플라즈마로 상기 층을 처리하는 단계를 포함한다. 상호접속부의 금속 라인의 임계 치수를 제어하는 방법에 관하여 제공된 플라즈마 처리들과 실리콘-함유 프리커서들은 조밀한 유전체 스페이서를 형성하는 방 법 및 약 4Å 내지 약 100Å으로 층의 두께를 제어하는 방법에 모두 사용될 수도 있다.
전술한 상세한 설명은 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 실시예들과 추가적인 실시예들이 그 기본 범주를 벗어남이 없이 안출될 수 있으며, 그 범주는 이하의 청구범위에 의해 결정된다.
도 1a-1e는 본 발명의 일 실시예에 따른 프로세스 시퀀스의 상이한 단계들에서 기판 구조물의 개념적 단면도들을 도시한다.
도 2는 본 발명의 일 실시예에 따른 애슁 이후 그 상부에 증착되는 얇은 OMCTS 층을 가진 낮은 유전상수 막들의 애슁 이전 및 이후 낮은 유전상수 막들의 유전상수(k)를 나타내는 그래프이다.
도 3은 본 발명의 일 실시예에 따른 애슁 이후 그 상부에 장착되는 얇은 OMCTS 층을 갖는 낮은 유전상수 막들의 애슁 이전 및 이후 낮은 유전상수 막들의 습윤 각도를 나타내는 그래프이다.
도 4a는 종래기술에 따른 습식 에칭 이전 및 애슁 이후 트랜치 프로파일(조밀한 어레이)의 스케치이다.
도 4b는 종래기술에 따른 습식 세정 및 애슁 이후 트랜치 프로파일(조밀한 어레이)의 스케치이다.
도 4c는 본 발명의 일 실시예에 따른 습식 세정 및 애슁 이후 트랜치 프로파일(조밀한 어레이)의 스케치이다.
도 5a는 종래기술에 따른 습식 세정 이전 및 애슁 이후 트랜치 프로파일(iso 구조물/개방 영역)의 스케치이다.
도 5b는 종래기술에 따른 습식 세정 및 애슁 이후 트랜치 프로파일(iso 구조물/개방 영역)의 스케치이다.
도 5c는 본 발명의 일 실시예에 따른 습식 세정 및 애슁 이후 트랜치 프로파 일(iso 구조물/개방 영역)의 스케치이다.
도 6은 층의 헬륨 플라즈마 후-처리의 시간 길이에 대한 본 발명의 일 실시예에 따른 얇은 OMCTS 층의 습윤 각도를 나타내는 그래프이다.

Claims (20)

  1. 챔버에서 기판상의 막을 처리하는 방법으로서,
    4Å 내지 100Å의 두께를 가지며 실리콘, 탄소, 및 선택적으로 산소 또는 질소를 포함하는 얇은 층을 상기 막의 고-산소(oxygen-rich) 또는 고-질소(nitrogen-rich) 표면상에 선택적으로 증착함으로써 상기 막을 처리하는 단계 - 상기 얇은 층의 증착은 RF 전력의 존재에서 Si, C, 및 H를 포함하는 프리커서를 반응시키는 단계를 포함함 -
    를 포함하는 기판상의 막 처리 방법.
  2. 제 1 항에 있어서,
    상기 프리커서는,
    일반식 Rx-Si-(OR')y를 갖는 프리커서들 - 여기서 R=H, CH3, CH2CH3, 또는 다른 알킬(alkyl) 그룹이고, R'=CH3, CH2CH3, 또는 다른 알킬 그룹이며, x는 0 내지 4이고, y는 0 내지 4이며, x+y=4임 -;
    (RX-Si-O-Si-RY)z 구조를 갖는 유기디실록산들(organodisiloxanes) - 여기서 RX=CH3, CH2CH3, 또는 다른 알킬 그룹이고, RY=H, CH3, CH2CH3, 또는 다른 알킬 그룹임 -;
    (RX-Si-O)Y 구조를 포함하는 사이클릭 유기실록산들 - 여기서 RX= CH3, CH2CH3, 또는 다른 알킬 그룹임 -;
    3개 이상의 실리콘 원자들을 갖는 링 구조를 포함하는 사이클릭 유기실리콘 화합물들 - 상기 링 구조는 하나 이상의 산소 원자들을 선택적으로 포함함 -; 및
    실리콘 원자들에 결합된 하나 또는 두 개의 알킬 그룹들을 가진 교번하는 실리콘 및 산소 원자들을 갖는 링들을 포함하는 사이클릭 유기실리콘 화합물들
    로 이루어진 그룹에서 선택되는 것을 특징으로 하는 기판상의 막 처리 방법.
  3. 제 1 항에 있어서,
    상기 프리커서는 상기 얇은 층의 지속적인 성장을 억제하도록 선택되는 메틸(methyl) 그룹을 포함하는 것을 특징으로 하는 기판상의 막 처리 방법.
  4. 제 1 항에 있어서,
    상기 얇은 층은 상기 막의 고-산소 표면 또는 고-질소 표면보다 더 높은 탄소 함량을 가지며, 상기 얇은 층은 상기 막상에 탄소-포화된(carbon-saturated) 표면층을 제공하는 것을 특징으로 하는 기판상의 막 처리 방법.
  5. 제 1 항에 있어서,
    상기 얇은 층이 증착된 이후 상기 기판을 습식 세정하는 단계를 더 포함하는 것을 특징으로 하는 기판상의 막 처리 방법.
  6. 제 1 항에 있어서,
    상기 RF 전력은 약 0.109 W/cm2 이하의 전력 레벨에서 인가되는 것을 특징으로 하는 기판상의 막 처리 방법.
  7. 제 1 항에 있어서,
    상기 챔버내의 압력은 약 1.5 Torr 이상인 것을 특징으로 하는 기판상의 막 처리 방법.
  8. 제 1 항에 있어서,
    상기 챔버내의 샤워헤드와 상기 챔버내의 기판 지지체 사이의 간격은 약 200mils 보다 더 큰 것을 특징으로 하는 기판상의 막 처리 방법.
  9. 제 1 항에 있어서,
    O2, CO2, N2O, NH3, H2, 헬륨, 아르곤, 및 질소로 이루어진 그룹에서 선택된 가스를 이용하여, 상기 얇은 층을 플라즈마 후-처리(post-treating)하는 단계를 더 포함하는 것을 특징으로 하는 기판상의 막 처리 방법.
  10. 제 1 항에 있어서,
    상기 얇은 층을 플라즈마 후-처리하는 단계를 더 포함하고, 상기 플라즈마 후-처리는 상기 얇은 층의 표면 특성들을 변경시키며, 상기 표면 특성들은 표면 장력 및 표면 접촉 각도로 이루어진 그룹에서 선택되는 것을 특징으로 하는 기판상의 막 처리 방법.
  11. 제 1 항에 있어서,
    상기 얇은 층상에 저면 반사-방지 코팅(BARC)을 증착하는 단계를 더 포함하는 것을 특징으로 하는 기판상의 막 처리 방법.
  12. 제 1 항에 있어서,
    약 4Å 내지 약 100Å의 두께를 가지며 실리콘과 탄소, 및 선택적으로 산소 및 질소 중 하나 이상을 포함하는 상기 얇은 층상에, 원자층 증착 또는 물리적 기상 증착에 의해 배리어 층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 기판상의 막 처리 방법.
  13. 제 1 항에 있어서,
    상기 얇은 층은 BARC 물질과 ALD 또는 PVD 배리어 층 프리커서들이 상기 막으로 침투하는 것을 방지하는 조밀한 층을 제공하는 것을 특징으로 하는 기판상의 막 처리 방법.
  14. 그 표면상에 낮은-k 유전체 막을 갖는 기판을 처리하는 방법으로서,
    RF 전력의 존재에서 프리커서를 반응시킴으로써 상기 막의 고-산소 또는 고-질소 표면상에 고-탄소(carbon-rich) 층을 선택적으로 증착하는 단계 - 상기 프리커서는 실리콘, 탄소, 산소, 및 질소로 이루어진 그룹에서 선택된 엘리먼트들을 포함함 -
    를 포함하는 기판 처리 방법.
  15. 제 14 항에 있어서,
    상기 고-탄소 층은 4Å 내지 100Å의 두께를 갖는 것을 특징으로 하는 기판 처리 방법.
  16. 제 14 항에 있어서,
    상기 프리커서는 자체-포화(self-saturating)되는 것을 특징으로 하는 기판 처리 방법.
  17. 제 14 항에 있어서,
    상기 프리커서는,
    일반식 Rx-Si-(OR')y를 갖는 프리커서들 - 여기서 R=H, CH3, CH2CH3, 또는 다 른 알킬(alkyl) 그룹이고, R'=CH3, CH2CH3, 또는 다른 알킬 그룹이며, x는 0 내지 4이고, y는 0 내지 4이며, x+y=4임 -;
    (RX-Si-O-Si-RY)z 구조를 갖는 유기디실록산들(organodisiloxanes) - 여기서 RX=CH3, CH2CH3, 또는 다른 알킬 그룹이고, RY=H, CH3, CH2CH3, 또는 다른 알킬 그룹임 -;
    (RX-Si-O)Y 구조를 포함하는 사이클릭 유기실록산들 - 여기서 RX= CH3, CH2CH3, 또는 다른 알킬 그룹임 -;
    3개 이상의 실리콘 원자들을 갖는 링 구조를 포함하는 사이클릭 유기실리콘 화합물들 - 상기 링 구조는 하나 이상의 산소 원자들을 선택적으로 포함함 -; 및
    실리콘 원자들에 결합된 하나 또는 두 개의 알킬 그룹들을 가진 교번하는 실리콘 및 산소 원자들을 갖는 링들을 포함하는 사이클릭 유기실리콘 화합물들
    로 이루어진 그룹에서 선택되는 것을 특징으로 하는 기판 처리 방법.
  18. 제 14 항에 있어서,
    O2, CO2, N2O, NH3, H2, 헬륨, 아르곤, 및 질소로 이루어진 그룹에서 선택된 가스를 이용하여, 상기 고-탄소 층을 플라즈마 후-처리하는 단계를 더 포함하는 것을 특징으로 하는 기판 처리 방법.
  19. 챔버에서 기판상의 막을 처리하는 방법으로서,
    RF 전력의 존재에서 프리커서를 반응시킴으로써 상기 기판의 고-산소 또는 고-질소 표면상에 4Å 내지 100Å의 두께를 가진 고-탄소 층을 증착하는 단계 - 상기 프리커서는 실리콘, 탄소, 산소, 및 질소로 이루어진 그룹에서 선택된 엘리먼트들을 포함함 -
    를 포함하는 기판상의 막 처리 방법.
  20. 제 19 항에 있어서,
    O2, CO2, N2O, NH3, H2, 헬륨, 아르곤, 및 질소로 이루어진 그룹에서 선택된 화합물들로부터 형성되는 플라즈마에 상기 고-탄소 층을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 기판상의 막 처리 방법.
KR1020070108170A 2006-11-21 2007-10-26 습식 에칭 언더컷팅들을 최소화하고 ｋ가 2.5 미만인 최저ｋ 유전체들의 공극 밀봉을 제공하는 방법 KR100939593B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US86677006P 2006-11-21 2006-11-21
US60/866,770 2006-11-21
US11/694,856 2007-03-30
US11/694,856 US20070287301A1 (en) 2006-03-31 2007-03-30 Method to minimize wet etch undercuts and provide pore sealing of extreme low k (k<2.5) dielectrics

Publications (2)

Publication Number Publication Date
KR20080046087A true KR20080046087A (ko) 2008-05-26
KR100939593B1 KR100939593B1 (ko) 2010-02-01

Family

ID=39517296

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070108170A KR100939593B1 (ko) 2006-11-21 2007-10-26 습식 에칭 언더컷팅들을 최소화하고 ｋ가 2.5 미만인 최저ｋ 유전체들의 공극 밀봉을 제공하는 방법

Country Status (4)

Country Link
JP (1) JP5174435B2 (ko)
KR (1) KR100939593B1 (ko)
CN (1) CN100550318C (ko)
TW (1) TWI392024B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8236684B2 (en) * 2008-06-27 2012-08-07 Applied Materials, Inc. Prevention and reduction of solvent and solution penetration into porous dielectrics using a thin barrier layer
CN101740332B (zh) * 2008-11-13 2012-04-25 中芯国际集成电路制造(北京)有限公司 一种半导体元件的蚀刻方法
US20120122320A1 (en) * 2010-11-17 2012-05-17 Applied Materials, Inc. Method Of Processing Low K Dielectric Films
US9034770B2 (en) * 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
CN103839871B (zh) * 2012-11-21 2017-09-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN105448705B (zh) * 2014-06-18 2018-05-04 无锡华润上华科技有限公司 一种消除晶圆氧化膜上微粒的方法及其氧化膜
CN105244257B (zh) * 2014-07-08 2020-06-23 中芯国际集成电路制造(上海)有限公司 改善多孔低k薄膜的突起缺陷的方法
CN105702619A (zh) * 2014-11-27 2016-06-22 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN111863610A (zh) * 2020-05-12 2020-10-30 中国电子科技集团公司第十一研究所 一种制备电极孔的方法及计算机可读存储介质
CN113667976A (zh) * 2021-08-27 2021-11-19 中国科学院兰州化学物理研究所 一种具有封孔顶层的耐蚀dlc薄膜及其制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077196A (ja) * 1999-09-08 2001-03-23 Sony Corp 半導体装置の製造方法
TW535253B (en) * 2000-09-08 2003-06-01 Applied Materials Inc Plasma treatment of silicon carbide films
US6890850B2 (en) * 2001-12-14 2005-05-10 Applied Materials, Inc. Method of depositing dielectric materials in damascene applications
US6936551B2 (en) * 2002-05-08 2005-08-30 Applied Materials Inc. Methods and apparatus for E-beam treatment used to fabricate integrated circuit devices
US6927178B2 (en) * 2002-07-11 2005-08-09 Applied Materials, Inc. Nitrogen-free dielectric anti-reflective coating and hardmask
US7005390B2 (en) * 2002-10-09 2006-02-28 Intel Corporation Replenishment of surface carbon and surface passivation of low-k porous silicon-based dielectric materials
KR100909175B1 (ko) * 2002-12-27 2009-07-22 매그나칩 반도체 유한회사 듀얼 다마신 패턴 형성 방법
KR100573484B1 (ko) * 2003-06-30 2006-04-24 에스티마이크로일렉트로닉스 엔.브이. 반도체 소자 및 그 제조 방법
KR20050014231A (ko) * 2003-07-30 2005-02-07 매그나칩 반도체 유한회사 반도체소자의 형성방법
JP2005050954A (ja) * 2003-07-31 2005-02-24 Toshiba Corp 半導体装置およびその製造方法
US20050037153A1 (en) * 2003-08-14 2005-02-17 Applied Materials, Inc. Stress reduction of sioc low k films
JP4015976B2 (ja) * 2003-08-28 2007-11-28 株式会社東芝 電子装置の製造方法
JP2005203568A (ja) * 2004-01-15 2005-07-28 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法及び半導体装置
JP2006332408A (ja) * 2005-05-27 2006-12-07 Sony Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
TWI392024B (zh) 2013-04-01
KR100939593B1 (ko) 2010-02-01
JP2008147644A (ja) 2008-06-26
JP5174435B2 (ja) 2013-04-03
TW200826196A (en) 2008-06-16
CN100550318C (zh) 2009-10-14
CN101202227A (zh) 2008-06-18

Similar Documents

Publication Publication Date Title
US8445075B2 (en) Method to minimize wet etch undercuts and provide pore sealing of extreme low k (k&lt;2.5) dielectrics
KR100939593B1 (ko) 습식 에칭 언더컷팅들을 최소화하고 ｋ가 2.5 미만인 최저ｋ 유전체들의 공극 밀봉을 제공하는 방법
KR102447498B1 (ko) 리모트 플라즈마 처리를 사용한 실리콘 카바이드 막의 치밀화
KR101061331B1 (ko) 층간 부착 개선 방법
US7851384B2 (en) Method to mitigate impact of UV and E-beam exposure on semiconductor device film properties by use of a bilayer film
KR100960755B1 (ko) 다마신 분야에서 유전체 재료를 증착하는 방법
US7091137B2 (en) Bi-layer approach for a hermetic low dielectric constant layer for barrier applications
US7115534B2 (en) Dielectric materials to prevent photoresist poisoning
US6541397B1 (en) Removable amorphous carbon CMP stop
US6927178B2 (en) Nitrogen-free dielectric anti-reflective coating and hardmask
US20050277302A1 (en) Advanced low dielectric constant barrier layers
US8481422B2 (en) Prevention and reduction of solvent and solution penetration into porous dielectrics using a thin barrier layer
US20050250346A1 (en) Process and apparatus for post deposition treatment of low k dielectric materials
US7288205B2 (en) Hermetic low dielectric constant layer for barrier applications
CN1522313A (zh) 在低介电常数电介质上沉积化学气相沉积膜和原子层沉积膜的方法
JP2013520841A (ja) プラズマ化学気相堆積による、有機官能基と共にシリコンを含有するハイブリッド前駆体を使用する超低誘電材料
US7105460B2 (en) Nitrogen-free dielectric anti-reflective coating and hardmask
JP4408816B2 (ja) 半導体装置の製造方法
KR101106425B1 (ko) 질소-비함유 유전성 반사방지 코팅부 및 하드마스크

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121227

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20151230

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee