KR102447498B1 - 리모트 플라즈마 처리를 사용한 실리콘 카바이드 막의 치밀화 - Google Patents

리모트 플라즈마 처리를 사용한 실리콘 카바이드 막의 치밀화 Download PDF

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Abstract

리모트 플라즈마 처리를 사용하여 실리콘 카바이드 막을 치밀화하는 방법들 및 장치들이 제공된다. 실리콘 카바이드 막의 리모트 플라즈마 증착 동작 및 리모트 플라즈마 처리 동작은 막 밀도를 제어하기 위해 교번적으로 발생한다. 제 1 두께의 실리콘 카바이드 막이 증착되고 리모트 플라즈마 처리가 이어지고, 이어서 제 2 두께의 실리콘 카바이드 막이 증착되고 또 다른 리모트 플라즈마 처리가 이어진다. 리모트 플라즈마 처리는 실질적으로 저 에너지 상태의 소스 가스의 라디칼들, 예컨대 바닥 상태의 수소 라디칼들을 기판 상에 증착된 실리콘 카바이드 막을 향해 흘릴 수 있다. 실질적으로 저 에너지 상태의 소스 가스의 라디칼들은 실리콘 카바이드 막에서 교차-결합 및 막 치밀화를 촉진한다.

Description

리모트 플라즈마 처리를 사용한 실리콘 카바이드 막의 치밀화
관련 출원들에 대한 교차 참조
본 출원은 전체가 모든 목적들을 위해 본 명세서에 참조로서 인용된, 2016년 12월 16일 출원된, 명칭이 "DENSIFICATION OF SILICON CARBIDE FILM USING REMOTE PLASMA TREATMENT"인 미국 특허 출원번호 제 15/382,137 호의 우선권의 이익을 주장한다.
본 개시는 일반적으로 실리콘 카바이드 막들의 형성, 보다 구체적으로 실리콘 카바이드 막들을 치밀화하기 위한 리모트 플라즈마 증착 및 리모트 플라즈마 처리에 관한 것이다.
박막들의 실리콘 카바이드 (SiC) 분류는 고유한 물리적 속성, 화학적 속성, 및 기계적 속성을 갖고, 다양한 적용예들, 특히 집적 회로 적용예들에서 사용된다. SiC 박막들의 분류들은 또한 실리콘 옥시카바이드로 공지된 산소 도핑된 실리콘 카바이드, 또한 실리콘 니트리카바이드로 공지된 질소 도핑된 실리콘 카바이드, 및 또한 실리콘 옥시니트리카바이드로 공지된 산소 및 질소 도핑된 실리콘 카바이드, 및 도핑되지 않은 실리콘 카바이드를 포함한다.
본 개시는 실리콘 카바이드 막을 치밀화하는 방법에 관련된다. 방법은 반응 챔버 내에 기판을 제공하는 단계; 기판 상에 제 1 두께의 실리콘 카바이드 막을 증착하는 단계; 제 1 두께의 실리콘 카바이드 막이 치밀화되는, 제 1 두께의 실리콘 카바이드 막을 리모트 수소 플라즈마 처리에 노출하는 단계; 제 1 두께의 실리콘 카바이드 막 위에 제 2 두께의 실리콘 카바이드 막을 증착하는 단계; 및 제 2 두께의 실리콘 카바이드 막이 치밀화되는, 제 2 두께의 실리콘 카바이드 막을 리모트 수소 플라즈마 처리에 노출하는 단계를 포함한다.
일 구현예들에서, 제 1 두께 및 제 2 두께 각각은 약 5 Å 내지 약 30 Å이다. 일 구현예들에서, 제 1 두께의 실리콘 카바이드 막을 증착하는 단계는, (a) 하나 이상의 실리콘 함유 전구체들을 반응 챔버 내로 흘리는 동작; 및 (b) 하나 이상의 실리콘 함유 전구체들과 반응시키도록 리모트 플라즈마 소스로부터 생성된 하나 이상의 수소 라디칼들을 제 1 시간 기간 동안 흘리는 동작을 포함하고, 제 2 두께의 실리콘 카바이드 막을 증착하는 단계는 동작 (a) 및 동작 (b) 를 제 2 시간 기간 동안 반복하는 것을 포함한다. 일 구현예들에서, 하나 이상의 실리콘 함유 전구체들 각각은 (i) 하나 이상의 실리콘-수소 결합들 및/또는 실리콘-실리콘 결합들, 그리고 (ii) 하나 이상의 실리콘-탄소 결합들, 실리콘-질소 결합들, 및/또는 실리콘-산소 결합들을 갖는다. 일 구현예들에서, 하나 이상의 실리콘 함유 전구체들 각각은 고리형 실록산, 선형 실록산, 알콕시 실란, 알킬 실란, 및 실라잔으로 구성된 그룹으로부터 선택된다. 일 구현예들에서, 수소 라디칼들의 적어도 90 ％는 바닥 상태의 수소 라디칼들이다. 일 구현예들에서, 제 1 두께의 실리콘 카바이드 막을 리모트 수소 플라즈마 처리에 노출하는 단계는, (c) 수소 소스 가스를 리모트 플라즈마 소스 내로 흘리는 동작; (d) 수소 소스 가스와 함께 불활성 가스를 흘리는 동작; (e) 수소 소스 가스로부터, 리모트 플라즈마 소스 내에서 수소 라디칼들을 생성하는 동작; 및 (f) 수소 라디칼들을 제 1 두께의 실리콘 카바이드 막으로 흘리는 동작을 포함하고, 제 2 두께의 실리콘 카바이드 막을 리모트 수소 플라즈마 처리에 노출하는 단계는 제 2 두께의 실리콘 카바이드 막에 대해 동작 (c) 내지 동작 (f) 를 반복하는 것을 포함한다. 일 구현예들에서, 불활성 가스는 헬륨이고, 헬륨 내 수소 소스 가스는 1 내지 10 ％의 수소 농도를 갖는다. 일 구현예들에서, 제 1 두께의 실리콘 카바이드 막을 리모트 수소 플라즈마 처리에 노출하는 단계는, (g) 소스 가스와 함께 공-반응물질 가스를 흘리는 동작을 더 포함하고, 공-반응물질 가스는 산소 (O2), 질소 (N2), 이산화탄소 (CO2), 일산화탄소 (CO), 물 (H2O), 메탄올 (CH3OH), 오존 (O3), 아산화질소 (N2O), 암모니아 (NH3), 디아젠 (diazene) (N2H2), 메탄 (CH4), 에탄 (C2H6), 아세틸렌 (C2H2), 에틸렌 (C-2H4), 디보란 (B2H6), 또는 이들의 조합들을 포함하고, 제 2 두께의 실리콘 카바이드 막을 리모트 수소 플라즈마 처리에 노출하는 단계는 제 2 두께의 실리콘 카바이드 막에 대해 동작 (g) 를 반복하는 것을 더 포함한다. 일 구현예들에서, 반응 챔버 내 압력은 약 0.2 Torr 내지 약 5 Torr이다. 일 구현예들에서, 제 1 두께의 실리콘 카바이드 막을 리모트 수소 플라즈마 처리에 노출하는 단계는 약 5 초 내지 약 50 초의 지속기간 동안 발생하고, 그리고 제 2 두께의 실리콘 카바이드 막을 리모트 수소 플라즈마 처리에 노출하는 단계는 약 5 초 내지 약 50 초의 지속기간 동안 발생한다.
본 개시는 또한 실리콘 카바이드 막을 치밀화하는 장치에 관련된다. 장치는 반응 챔버, 반응 챔버로부터 리모트인 플라즈마 소스, 반응 챔버 내에서 기판을 홀딩하기 위한 기판 지지부, 및 다음의 단계들을 제공하기 위한 인스트럭션들로 구성된 제어기를 포함하고, 단계들은: 반응 챔버 내에 기판을 제공하는 단계; 기판 상에 제 1 두께의 실리콘 카바이드 막을 증착하는 단계; 제 1 두께의 실리콘 카바이드 막이 치밀화되는, 제 1 두께의 실리콘 카바이드 막을 리모트 수소 플라즈마 처리에 노출하는 단계; 제 1 두께의 실리콘 카바이드 막 위에 제 2 두께의 실리콘 카바이드 막을 증착하는 단계; 및 제 2 두께의 실리콘 카바이드 막이 치밀화되는, 제 2 두께의 실리콘 카바이드 막을 리모트 수소 플라즈마 처리에 노출하는 단계를 포함한다.
일 구현예들에서, 제 1 두께 및 제 2 두께 각각은 약 5 Å 내지 약 30 Å이다. 일 구현예들에서, 제 1 두께의 실리콘 카바이드 막을 증착하는 단계는, (a) 하나 이상의 실리콘 함유 전구체들을 반응 챔버 내로 흘리는 동작; 및 (b) 하나 이상의 실리콘 함유 전구체들과 반응시키도록 리모트 플라즈마 소스로부터 생성된 하나 이상의 수소 라디칼들을 제 1 시간 기간 동안 흘리는 동작을 포함하고, 제 2 두께의 실리콘 카바이드 막을 증착하는 단계는 동작 (a) 및 동작 (b) 를 제 2 시간 기간 동안 반복하는 것을 포함한다. 일 구현예들에서, 수소 라디칼들의 적어도 90 ％는 바닥 상태의 수소 라디칼들이다. 일 구현예들에서, 제 1 두께의 실리콘 카바이드 막을 리모트 수소 플라즈마 처리에 노출하는 단계는, (c) 수소 소스 가스를 리모트 플라즈마 소스 내로 흘리는 동작; (d) 수소 소스 가스와 함께 불활성 가스를 흘리는 동작; (e) 수소 소스 가스로부터, 리모트 플라즈마 소스 내에서 수소 라디칼들을 생성하는 동작; 및 (f) 수소 라디칼들을 제 1 두께의 실리콘 카바이드 막으로 흘리는 동작을 포함하고, 제 2 두께의 실리콘 카바이드 막을 리모트 수소 플라즈마 처리에 노출하는 단계는 제 2 두께의 실리콘 카바이드 막에 대해 동작 (c) 내지 동작 (f) 를 반복하는 것을 포함한다. 일 구현예들에서, 불활성 가스는 헬륨이고, 헬륨 내 수소 소스 가스는 1 내지 10 ％의 수소 농도를 갖는다. 일 구현예들에서, 반응 챔버 내 압력은 약 0.2 Torr 내지 약 5 Torr이다.
이들 및 다른 실시예들은 도면들을 참조하여 이하에 더 기술된다.
도 1a는 기판 위에 증착된 예시적인 실리콘 카바이드 막의 단면을 예시한다.
도 1b는 트랜지스터의 게이트 전극 구조체의 측벽들 상의 실리콘 카바이드 수직 구조체들을 예시한다.
도 1c는 에어 갭 타입 금속화 층의 구리 라인들의 노출된 측벽들 상의 실리콘 카바이드 수직 구조체들을 예시한다.
도 1d는 다공성 유전체 재료들에 대한 실리콘 카바이드 기공 실링제들 (pore sealants) 을 예시한다.
도 2는 대표적인 케이지된 (caged) 실록산 전구체들의 예들을 예시한다.
도 3은 리모트 플라즈마 소스를 갖는 장치의 개략적인 도면을 예시한다.
도 4a는 치밀화 전에 산소 도핑된 실리콘 카바이드의 화학 구조의 예시를 도시한다.
도 4b는 치밀화 후에 산소 도핑된 실리콘 카바이드의 화학적 구조의 예를 도시한다.
도 5a 내지 도 5d는 기판 상에 실리콘 카바이드 막을 증착하고 치밀화하는 다양한 단계들을 예시한다.
도 6a는 레이어링 (layering) 을 갖는 처리된 실리콘 카바이드 막 및 레이어링을 갖지 않는 처리된 실리콘 카바이드 막에서 특정한 결합 타입들을 검출하기 위해 다양한 진동 피크들을 갖는 FTIR (Fourier-Transform infrared spectroscopy) 흡수 스펙트럼을 도시한다.
도 6b 내지 도 6e는 레이어링을 갖는 처리된 실리콘 카바이드 막 및 레이어링을 갖지 않는 처리된 실리콘 카바이드 막에서 특정한 결합 타입들을 검출하기 위해 다양한 진동 피크들을 갖는 도 6a의 FTIR 흡수 스펙트럼의 확대된 도면들을 도시한다.
이하의 기술에서, 다수의 구체적인 상세들이 제시된 개념들의 전체적인 이해를 제공하기 위해 진술된다. 제시된 개념들은 이들 구체적인 상세들 중 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지의 프로세스 동작들은 기술된 개념들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 일부 개념들은 특정한 실시예들과 함께 기술되지만, 이들 실시예들은 제한하는 것으로 의도되지 않았다는 것이 이해될 것이다.
본 개시에서, "반도체 웨이퍼", "웨이퍼," "기판," "웨이퍼 기판" 및 "부분적으로 제조된 집적 회로"가 상호 교환가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"는 상부에서 집적 회로제조의 많은 스테이지들 중 임의의 스테이지 동안 실리콘 웨이퍼를 지칭할 수 있다는 것을 이해할 것이다. 반도체 디바이스 산업계에서 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 이하의 상세한 기술은 본 개시가 웨이퍼 상에서 구현된다는 것을 가정한다. 그러나, 본 개시는 이렇게 제한되지 않는다. 워크피스는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 더하여, 본 개시의 장점을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판들, 자기 기록 매체, 자기 기록 센서들, 미러들, 광학 엘리먼트들, 마이크로-기계 디바이스들 등과 같은 다양한 물품들을 포함한다.
도입
반도체 디바이스들의 제작은 통상적으로 집적 제조 프로세스에서 기판 상에 하나 이상의 박막들을 증착하는 단계를 수반한다. 제조 프로세스의 일부 양태들에서, 실리콘 카바이드, 실리콘 옥시카바이드, 실리콘 니트리카바이드, 및 실리콘 옥시니트리카바이드와 같은 박막들의 분류들은 ALD (atomic layer deposition), CVD (chemical vapor deposition), PECVD (plasma-enhanced chemical vapor deposition), 또는 다른 적합한 증착 방법을 사용하여 증착된다. 본 명세서에 사용된 바와 같이, 용어 실리콘 카바이드는, 산소 도핑된 실리콘 카바이드 (SiCO), 질소 도핑된 실리콘 카바이드 (SiCN), 그리고 질소 및 산소 도핑된 실리콘 카바이드 (SiOCN) 와 같은 도핑되지 않은 실리콘 카바이드 또는 도핑된 실리콘 카바이드를 포함한다. 대부분, 도핑된 실리콘 카바이드들은 이들 원자들이 산소, 질소, 또는 또 다른 원소의 원자들 중 어느 하나인, 도펀트 원자들의 최대 약 50원자 ％ ( ％ atomic) 를 갖는다. 도핑 레벨은 목표된 막 속성들을 제공한다.
실리콘 카바이드들을 증착하기 위한 전구체 분자들은 실리콘-수소 (Si-H) 및/또는 실리콘-실리콘 (Si-Si) 결합들, 및 실리콘-탄소 (Si-C) 결합들을 갖는 실리콘-함유 분자들을 포함할 수 있다. 실리콘 옥시카바이드들을 증착하기 위한 전구체 분자들은 실리콘-수소 (Si-H) 결합들 및/또는 실리콘-실리콘 (Si-Si) 결합들, 및 실리콘-산소 (Si-O) 결합들 및/또는 실리콘-탄소 (Si-C) 결합들을 갖는 실리콘-함유 분자들을 포함한다. 실리콘 니트리카바이드들을 증착하기 위한 전구체 분자들은 실리콘-수소 (Si-H) 결합들 및/또는 실리콘-실리콘 (Si-Si) 결합들, 및 실리콘-질소 (Si-N) 결합들 및/또는 실리콘-탄소 (Si-C) 결합들을 갖는 실리콘-함유 분자들을 포함한다. 실리콘 옥시니트리카바이드들을 증착하기 위한 전구체 분자들은 실리콘-수소 (Si-H) 결합들 및/또는 실리콘-실리콘 (Si-Si) 결합들, 및 실리콘-질소 (Si-N) 결합들, 실리콘-산소 (Si-O) 결합들, 및/또는 실리콘-탄소 (Si-C) 결합들을 갖는 실리콘-함유 분자들을 포함한다. 현재 PECVD 프로세스들은 플라즈마가 기판에 바로 인접하게 제공되는 인시츄 플라즈마 프로세싱을 사용할 수도 있다.
고품질 실리콘 카바이드 박막들을 증착하는 것은 우수한 단차 커버리지, 로우 유전 상수들, 고 파괴 전압들 (breakdown voltages), 저 누설 전류들, 고 다공성, 및/또는 금속 표면들을 산화시키지 않고 노출된 금속 표면들 위에 커버리지를 갖는 막들을 제공하는 것과 같은 특정한 과제들을 가질 수 있다는 것을 알게 되었다.
본 개시는 어떠한 특정한 이론에도 제한되지 않고, 바람직하지 않은 효과들을 생성하는 방식으로 통상적인 PECVD 프로세스들의 플라즈마 조건들은 실리콘 함유 전구체 분자들을 단편화한다고 (fragment) 여겨진다. 예를 들어, PECVD는 고 반응성 라디칼들 또는 고 부착 계수들을 갖는 다른 단편 타입들을 생성하기 위해 전구체 분자들의 Si-O 및/또는 Si-C 결합들을 분해할 (break) 수도 있다. 발생되는 도핑된 실리콘 카바이드 막의 단편들은 실리콘, 탄소, 및/또는 산소 원자들이 반응성 짝이 없는 원자가 전자들 (unpaired valence electrons) 을 갖는다는 것을 의미하는 "댕글링 (dangling)" 결합하는 실리콘, 탄소, 및/또는 산소 원자들을 포함할 수 있다. 전구체 분자들 및 이들의 단편들의 고 부착 계수들은, 반응성 전구체 단편들이 리세스된 피처들의 측벽들 및 다른 구조체들의 상부 영역들에 불균형적으로 부착될 수도 있기 때문에, 불량한 단차 커버리지를 갖는 실리콘 카바이드 막들을 증착할 수 있다.
댕글링 결합들은 증착된 실리콘 옥시카바이드 또는 실리콘 옥시니트리카바이드 막 내에 실라놀기들 (Si-OH) 을 생성할 수 있다. 그 결과, 막은 불리하게 고 유전 상수들을 가질 수도 있다. 막 품질은 직접 플라즈마 조건들은 증착된 막으로부터 탄소를 추출하는 경향이 있기 때문에 또한 악화될 수도 있다.
더욱이, 댕글링 결합들은 증착된 실리콘 카바이드 막들에서 증가된 실리콘-수소 결합 (Si-H) 을 생성할 수 있다. Si-C의 분해된 (break) 결합들은 직접 플라즈마 증착 조건들의 Si-H로 대체될 수 있다. 실리콘 카바이드 막들 내 Si-H 결합들의 존재는 불량한 전기적 속성들을 갖는 막들을 생성할 수 있다. 예를 들어, Si-H 결합들의 존재는 파괴 전압들을 감소시킬 수 있고 Si-H 결합들이 전자들에 대한 누설 경로를 제공하기 때문에 누설 전류들을 상승시킬 수 있다.
또한, 댕글링 결합들은 실리콘 카바이드 막들의 제어되지 않은 화학적 구조들 또는 형태론적 구조들을 야기할 수 있다. 일부 경우들에서, 이러한 구조들은 저 다공성을 갖거나 다공성을 갖지 않는 치밀한 필라멘트들이어서, 필라멘트들이 용인가능하지 않게 고 유전 상수를 갖는다. 다공성의 결핍은 고리형 실록산들의 Si-C 및/또는 Si-O 결합들을 분해하는 직접 플라즈마 조건들의 결과일 수 있고, 그렇지 않았다면 ULK (ultralow-k) 유전체 재료에 다공성을 제공했을 것이다.
PECVD에서 채용된 직접 플라즈마 조건들은 때때로 전구체 분자들을 분해하는 (break up) 에너지는 표면에서 많은 이온 충돌을 생성하는 저 주파수일 수 있기 때문에, 증착시 지향성을 야기할 수 있다. 지향성 증착은 또한 불량한 단차 커버리지를 갖는 실리콘 카바이드 막들의 증착을 야기할 수 있다. 직접 플라즈마는 플라즈마 (적절한 농도의 전자들 및 포지티브 이온들) 가 증착 동안 기판 표면에 근접하게 상주하고, 때때로 플라즈마 시스에 의해서만 기판 표면으로부터 분리되는 플라즈마이다.
통상적인 PECVD 프로세스들은 때때로 이러한 프로세스들이 금속을 산화시킬 수 있기 때문에 노출된 구리 또는 다른 금속 표면들 위에 실리콘 카바이드 막들을 증착하기 부적절하다. PECVD 프로세스는 실리콘 옥시카바이드 막을 형성하기 위한 산소 (O2), 오존 (O3), 이산화탄소 (CO2), 또는 다른 산화 종과 같은 산화제일 수도 있다.
증착 동안 기판 표면의 분위기
도 1a는 기판 위에 증착된 예시적인 실리콘 카바이드 막의 단면을 예시한다. 실리콘 카바이드 막 (101) 은 기판 (100) 에 인접하게 상대적으로 마일드한 (mild) 분위기를 생성하는 프로세스 조건들 하에서 형성될 수 있다. 기판 (100) 은 임의의 웨이퍼, 반도체 웨이퍼, 부분적으로 제조된 집적 회로, 인쇄 회로 기판, 디스플레이 스크린 또는 다른 적절한 워크피스일 수 있다. 실리콘 카바이드 막 (101) 을 증착하기 위한 프로세스는 생성될 도핑된 구조체의 타입에 따라, Si-C 결합들, Si-O 결합들, 및/또는 Si-N 결합들과 같은 다른 결합들과 함께, 하나 이상의 Si-H 결합들 및/또는 하나 이상의 Si-Si 결합들을 갖는 하나 이상의 실리콘 함유 전구체들을 수반할 수 있다.
실리콘 카바이드 막들을 채용하는 특정한 적용예들이 도 1b 내지 도 1d에 도시된다. 일부 실시예들에서, 실리콘 함유 전구체들은 실리콘-산소 함유 전구체들, 실리콘-질소 함유 전구체들, 및/또는 실리콘-탄소 함유 전구체들을 포함할 수 있다. 실리콘-산소 함유 전구체들은은 하나 이상의 Si-O 결합들을 포함할 수 있고, 실리콘-질소 함유 전구체들은 하나 이상의 Si-N 결합들을 포함할 수 있고, 실리콘-탄소 함유 전구체들은 하나 이상의 Si-C 결합들을 포함할 수 있다. 일부 실시예들에서, 예를 들어, 실리콘 함유 전구체들은 Si-O 및 Si-C 결합들, 또는 Si-N 및 Si-C 결합들을 갖는 단일 반응물질 A를 포함할 수 있다. 일부 실시예들에서, 실리콘 함유 전구체들은 Si-O 결합들 또는 Si-N 결합들을 갖는 반응물질 B, 및 Si-C 결합들을 갖는 반응물질 C를 포함할 수 있다. 임의의 수의 적합한 반응물질들이 본 개시의 범위 내에서 채용될 수도 있다는 것이 이해될 것이다. 예시적인 실리콘 함유 전구체들의 화학적 구조체들이 이하에 더 상세히 논의된다.
실리콘 함유 전구체들은 하나 이상의 Si-H 결합들 및/또는 하나 이상의 Si-Si 결합들을 포함한다. 증착 프로세스 동안, Si-H 결합들 및/또는 Si-Si 결합들이 분해되고 증착된 실리콘 카바이드 막 (101) 의 실리콘 함유 전구체들 사이에 결합들을 형성하기 위한 반응 사이트들 (sites) 로서 역할을 한다. 분해된 결합들은 또한 증착 동안 또는 증착 후에 수행된 열적 프로세싱 동안 교차-결합을 위한 사이트들로서 역할을 할 수 있다. 반응 사이트들에서 결합 및 교차-결합은 발생되는 실리콘 카바이드 막 (101) 에서 일차 백본 또는 매트릭스를 집합적으로 형성할 수 있다.
일부 실시예들에서, 프로세스 조건들은 Si-C 결합들, 그리고 존재한다면, 증착될 때 실리콘 카바이드 막 (101) 의 층에서 Si-O 및 Si-N 결합들을 실질적으로 보존할 수 있다. 이에 따라, 기판 (100) 에 인접한 반응 조건들은 Si-H 및/또는 Si-Si 결합들의 선택적으로 분해, 예를 들어, 분해된 Si-H 결합들로부터 수소를 추출을 대비하지만, 반응 조건들은 Si-O 결합들로부터 산소, Si-N 결합들로부터 질소, 또는 Si-C 결합들로부터 탄소의 추출을 대비하지 않는다. 그러나, 공-반응물질의 도입은, 예컨대 산소가 Si-C 결합들로부터 탄소를 추출할 수도 있다. 일반적으로, 목표된 반응 조건들은 기판 (100) 의 노출된 면 (실리콘 카바이드 막 (101) 이 증착되는 면) 에 존재한다. 이들은 또한 기판 (100) 위로 일정 거리, 예를 들어, 기판 (100) 위로 약 0.5 ㎛ 내지 약 150 ㎜에 존재할 수도 있다. 실제로, 전구체의 활성화는 기판 (100) 위로 상당한 거리에서 가스 상으로 발생할 수 있다. 통상적으로, 적절한 반응 조건들은 기판 (100) 의 전체 노출된 면에 걸쳐 균일하거나 실질적으로 균일할 것이지만, 특정한 적용예들은 어느 정도 변동을 허용할 수도 있다.
실리콘 함유 전구체들에 더하여, 워크피스 (예를 들어, 기판 (100)) 에 인접한 분위기는 바람직하게 실질적으로 저 에너지 상태의 하나 이상의 라디칼 종을 포함할 수 있다. 이러한 종의 일 예는 수소 원자 라디칼들을 포함한다. 일부 실시예들에서, 모든, 또는 실질적으로 모든, 또는 상단한 분획 (fraction) 의 수소 원자 라디칼들은 바닥 상태에 있을 수 있고, 예를 들어, 워크피스에 인접한 적어도 약 90 ％ 또는 95 ％의 수소 원자 라디칼들이 바닥 상태에 있다. 특정한 실시예들에서, 소스 가스가 헬륨과 같은 캐리어 가스에 제공된다. 예로서, 수소 가스는 약 1 내지 10 ％의 수소 농도로 헬륨 캐리어에 제공될 수도 있다. 라디칼들이 재결합하지 않고 저 에너지 상태일 때, 수소 원자들이 기판 (100) 에 부딪치도록 압력, 헬륨과 같은 캐리어 가스의 분획, 및 다른 프로세스 조건들이 선택된다.
다른 곳에 설명된 바와 같이, 수소 가스는 수소 원자 라디칼들 또는 수소 라디칼들을 생성하기 위해 리모트 플라즈마 소스 내로 공급될 수도 있다. 일단 생성되면, 수소 원자 라디칼들은 여기된 에너지 상태에 있을 수도 있다. 예를 들어, 여기된 에너지 상태의 수소는 적어도 10.2 eV (제 1 여기 상태) 의 에너지를 가질 수 있다. 여기된 수소 원자 라디칼들은 실리콘 함유 전구체의 선택적이지 않은 해리 (decomposition) 를 유발할 수도 있다. 예를 들어, 여기 상태의 수소 원자 라디칼들은 Si-H, Si-Si, Si-N, Si-O, 및 Si-C 결합들을 용이하게 분해할 수 있고, 이는 실리콘 카바이드 막 (101) 의 조성 또는 물리적 특성들 또는 전기적 특성들을 변경할 수 있다. 일 구현예들에서, 여기된 수소 원자 라디칼들이 에너지를 손실하거나 릴랙스 (relax) 될 때, 여기된 수소 원자 라디칼은 실질적으로 저 에너지 상태 수소 원자 라디칼 또는 바닥 상태 수소 원자 라디칼이 될 수도 있다. 실질적으로 저 에너지 상태 또는 바닥 상태의 수소 원자 라디칼들은 대체로 Si-O, Si-N, 및 Si-C 결합들을 보존하면서 Si-H 및 Si-Si 결합들을 선택적으로 분해할 수 있다. 일 구현예들에서, 프로세스 조건들은 여기된 수소 원자 라디칼들이 실질적으로 저 에너지 상태 또는 바닥 상태 수소 원자 라디칼들을 형성하기 위해 에너지를 손실하거나 릴랙스되도록 제공될 수도 있다. 예를 들어, 리모트 플라즈마 소스 또는 연관된 컴포넌트들은 리모트 플라즈마 소스로부터 기판 (100) 으로 확산하는 수소 원자 라디칼들의 상주 시간이 여기된 수소 원자 라디칼의 에너제틱 (energetic) 릴랙스 시간보다 길도록 설계될 수도 있다. 여기된 수소 원자 라디칼에 대한 에너제틱 릴랙스 시간은 약 1x10-3 초와 거의 같거나 짧을 수 있다.
상당한 분율의 수소 원자 라디칼들이 바닥 상태에 있는 상태가 다양한 기법들에 의해 달성될 수 있다. 이하에 기술된 바와 같은 일부 장치가 이 상태를 달성하도록 설계된다. 장치 특징들 및 프로세스 제어 특징들은 상당한 분율의 수소 원자 라디칼들이 바닥 상태에 있는 마일드 상태를 생성하도록 테스트되고 튜닝될 수 있다. 예를 들어, 장치는 플라즈마 소스의 다운스트림; 즉, 기판 (100) 근방의 대전된 입자들에 대해 테스트되고 동작될 수 있다. 프로세스 및 장치는 기판 (100) 근방에 대전된 종이 실질적으로 존재하지 않을 때까지 튜닝될 수도 있다. 부가적으로, 장치 및 프로세스 특징들은 트리메틸실란과 같은 표준 전구체로부터 실리콘 카바이드 막 (101) 을 생성하기 시작하는 구성으로 튜닝될 수도 있다. 이러한 막 증착을 지지하는 상대적으로 마일드한 조건들이 선택된다.
라디칼 종의 다른 예들은 원소적 (elemental) 산소 라디칼들 (원자 또는 이원자 (biatomic)) 과 같은 산소-함유 종, 원소적 질소 라디칼들 (원자 또는 이원자) 과 같은 질소-함유 종, 및 암모니아 라디칼들과 같은 N-H 함유 라디칼들을 포함하고, 질소가 막 내로 선택가능하게 통합된다. N-H 함유 라디칼들의 예들은 이로 제한되는 것은 아니지만 메틸아민, 디메틸아민, 및 아닐린의 라디칼들을 포함한다. 전술한 라디칼 종은 수소, 질소, N-H 함유 종, 또는 이들의 혼합물들을 포함하는 소스 가스로부터 생성될 수도 있다. 일부 실시예들에서, 증착된 막의 원자들의 실질적으로 모든 또는 상당한 분획이 전구체 분자들에 의해 제공된다. 이러한 경우들에서, 증착 반응을 구동하도록 사용된 저 에너지 라디칼들은 배타적으로 수소이거나 증착된 층의 질량에 실질적으로 기여하지 않는 다른 종일 수도 있다. 일부 실시예들에서, 이하에 보다 상세히 논의되는 바와 같이, 라디칼 종은 리모트 플라즈마 소스에 의해 생성될 수 있다. 일부 실시예들에서, 보다 고 에너지 상태의 라디칼들 또는 심지어 이온들이 웨이퍼 평면 근방에 잠재적으로 존재할 수 있다.
일부 실시예들에서, 프로세스 조건들은 Si-O, Si-N, 및 Si-C 결합들을 실질적으로 보존하면서 Si-H 결합들 및/또는 Si-Si 결합들을 분해하기 충분한 실질적으로 저 에너지 상태의 라디칼 종을 채용한다. 이러한 프로세스 조건들은 고 에너지 상태들, 예컨대 바닥 상태 이상의 상당한 양의 이온들, 전자들, 또는 라디칼 종을 갖지 않을 수도 있다. 일부 실시예들에서, 막에 인접한 영역에서 이온들의 농도는 약 107/cm3보다 크지 않다. 상당한 양의 이온들 또는 고 에너지 라디칼들의 존재는 Si-O, Si-N, 및 Si-C 결합들을 분해하는 경향이 있을 수도 있고, 이는 바람직하지 않은 전기적 속성들 (예를 들어, 고 유전 상수들 및/또는 저 파괴 전압들) 및 불량한 컨포멀성 (conformality) 을 갖는 막들을 생성할 수 있다. 과도하게 반응성 분위기는 불량한 컨포멀성을 발생시키는, (워크피스 측벽들에 화학적으로 또는 물리적으로 부착하려는 경향을 나타내는) 고 부착 계수들을 갖는 반응성 전구체 단편들을 생성한다고 여겨진다.
실리콘 함유 전구체들은 기판 (100) 에 인접한 분위기에서 통상적으로 다른 종, 특히 캐리어 가스와 함께 전달된다. 일 구현예들에서, 실리콘 함유 전구체들은 라디칼 종 및 다른 반응성 종 및/또는 캐리어 가스들을 포함하는, 다른 종과 함께 존재한다. 일부 실시예들에서, 실리콘 함유 전구체들은 혼합물로서 도입될 수도 있다. 증착 반응 표면으로부터 업스트림에서, 실리콘 함유 전구체들은 불활성 캐리어 가스와 혼합될 수 있다. 예시적인 불활성 캐리어 가스들은, 이로 제한되는 것은 아니지만, 아르곤 (Ar) 및 헬륨 (He) 을 포함한다. 이에 더하여, 실리콘 함유 전구체들은 주 (major) 종 및 부 (minor) 종을 갖는 혼합물에, 상대적으로 저 농도로 실리콘 카바이드 막 (101) 에 존재하는 부 종 함유 일부 엘리먼트 또는 구조적 피처 (예를 들어, 링 구조, 케이지 (cage) 구조, 포화되지 않은 결합, 등) 와 함께 도입될 수 있다. 복수의 전구체들이 등몰 (equimolar) 또는 발생되는 실리콘 카바이드 막 (101) 내에 일차 백본 또는 매트릭스를 형성하기 적절한 상대적으로 유사한 비율로 존재할 수도 있다. 다른 실시예들에서, 상이한 전구체들의 상대적인 양들이 등몰성 (equimolarity) 으로부터 실질적으로 왜곡된다.
일부 실시예들에서, 하나 이상의 실리콘 함유 전구체들은, 소량의 수소 약 5원자 ％ 미만 또는 약 2원자 ％ 미만의 막 질량을 제공하는 리모트 플라즈마로부터 다른 원소와 함께 증착된 실리콘 카바이드 막 (101) 의 본질적으로 전체 질량을 제공한다. 일부 실시예들에서, 라디칼 종 및 하나 이상의 실리콘 함유 전구체들만이 증착된 실리콘 카바이드 막 (101) 의 조성에 기여한다. 다른 실시예들에서, 증착 반응은 하나 이상의 실리콘 함유 전구체들 및 라디칼 종이 아닌 공-반응물질을 포함한다. 이러한 공-반응물질들의 예들은 이산화탄소 (CO2), 일산화탄소 (CO), 물 (H2O), 메탄올 (CH3OH), 산소 (O2), 오존 (O3), 질소 (N2), 아산화질소 (N2O), 암모니아 (NH3), 디아젠 (N2H2), 메탄 (CH4), 에탄 (C2H6), 아세틸렌 (C2H2), 에틸렌 (C-2H4), 디보란 (B2H6), 및 이들의 조합들을 포함한다. 이러한 재료들은 질화제들, 산화제들, 환원제들, 등으로 사용될 수도 있다. 일부 경우들에서, 이들은 실리콘 함유 전구체를 사용하여 제공된 탄소의 분획을 제거함으로써 증착된 막 내 탄소의 양을 튜닝하도록 사용될 수 있다. 비-수소 공-반응물질을 채용하는 일 구현예들에서, 공-반응물질은 통상적으로 플라즈마에 직접적인 노출 없이, 실리콘 함유 전구체와 동일한 플로우 경로; 예를 들어, 샤워헤드를 포함하는 통로를 통해, 반응 챔버로 도입된다. 일부 실시예들에서, 산소 및/또는 이산화탄소가 증착 동안 막 또는 전구체로부터 탄소를 제거함으로써 실리콘 카바이드 막 (101) 의 조성을 변경하기 위한 전구체와 함께 도입된다. 비-수소 공-반응물질을 채용하는 일 구현예들에서, 공-반응물질은 공-반응물질이 라디칼들 및/또는 이온들로 적어도 부분적으로 변환되도록, 수소와 동일한 경로를 통해 반응 챔버로 도입된다. 이러한 구현예들에서, 수소 라디칼들 및 공-반응물질 라디칼들 모두는 증착된 실리콘 카바이드 막 (101) 을 생성하기 위해 실리콘 함유 전구체(들)와 반응한다.
공-반응물질들이 사용되고 이들이 라디칼들로 변환되는 종 (예를 들어, 수소) 과 함께 챔버로 도입되는 특정한 실시예들에서, 이들은 라디칼들 (예를 들어, 수소) 의 소스 및 헬륨과 같은 임의의 캐리어 가스(들)를 포함하여, 반응 챔버 내 다른 가스들과 비교하여 상대적으로 소량으로 반응 챔버로 제공될 수도 있다. 예를 들어, 공-반응물질은 프로세스 가스들에 질량으로 약 0.05 ％ 이하, 또는 질량으로 약 0.01 ％ 이하, 또는 질량으로 약 0.001 ％ 이하로 존재할 수도 있다. 예를 들어, (플라즈마 소스로 들어가는) 반응물질 혼합물은 약 10 내지 20 L/m (liters per minute) 의 He, 약 200 내지 500 sccm (standard cubic centimeters per minute) 의 H2, 내지 약 1 내지 10 sccm의 산소일 수도 있다. 공-반응물질들이 실리콘 함유 전구체와 함께 (예를 들어, 샤워헤드를 통해) 반응 챔버로 도입될 때, 이들은 보다 고 농도; 예를 들어 약 2 ％ 이하 또는 약 0.1 ％ 이하로 존재할 수도 있다. 공-반응물질이 상대적으로 약한 반응물질 (예를 들어, 이산화탄소와 같은 약산화제) 일 때, 약 10 ％ 이하 또는 약 4 ％ 이하와 같이 훨씬 보다 높은 농도들로 존재할 수도 있다.
기판 (100) 에 인접한 분위기의 온도는 증착 반응을 용이하게 하는 임의의 적합한 온도일 수 있지만, 때때로 실리콘 카바이드 막 (101) 함유 디바이스의 적용예에 의해 제한된다. 일부 실시예들에서, 기판 (100) 에 인접한 분위기의 온도는 대체로 실리콘 카바이드 막 (101) 의 증착 동안 상단에 기판 (100) 이 지지되는 페데스탈의 온도에 의해 제어될 수 있다. 일부 실시예들에서, 동작 온도는 약 50 ℃ 내지 약 500 ℃일 수 있다. 예를 들어, 동작 온도는 많은 집적 회로 적용예들에서 약 250 ℃ 내지 약 400 ℃일 수 있다. 일부 실시예들에서, 온도를 상승시키는 것은 기판 표면 상에 증가된 교차-결합을 야기할 수 있다.
기판 (100) 에 인접한 분위기의 압력은 반응 챔버 내에서 반응성 라디칼들을 생성하기 위한 임의의 적합한 압력일 수 있다. 일부 실시예들에서, 압력은 약 35 Torr 이하일 수 있다. 예를 들어, 압력은 마이크로파 생성된 플라즈마를 구현하는 실시예들에서와 같이, 약 10 Torr 내지 약 20 Torr일 수 있다. 다른 예들에서, 압력은 RF (radio-frequency) 생성된 플라즈마를 구현하는 실시예들에서와 같이, 약 5 Torr 미만, 또는 약 0.2 Torr 내지 약 5 Torr일 수 있다.
도 1b 내지 도 1d는 다양한 적용예들에서 함유 실리콘 카바이드 막들을 포함하는 구조체들의 단면들을 예시한다. 도 1b는 트랜지스터의 게이트 전극 구조체의 측벽들 상의 실리콘 카바이드 수직 구조체들을 예시한다. 도 1c는 에어 갭 타입 금속화 층의 구리 라인들의 노출된 측벽들 상의 실리콘 카바이드 수직 구조체들을 예시한다. 도 1d는 다공성 유전체 재료들에 대한 실리콘 카바이드 기공 실링제들을 예시한다. 이들 적용예들 각각은 이하에 더 상세히 논의된다.
전구체들의 화학적 구조
논의된 바와 같이, 실리콘 카바이드 막들을 형성하는데 채용된 전구체들은 적어도 하나의 Si-H 결합 및/또는 적어도 하나의 Si-Si 결합을 갖는 실리콘 함유 전구체들 중 적어도 일부를 갖는 실리콘 함유 전구체들을 포함할 수 있다. 특정한 실시예들에서, 실리콘 함유 전구체는 매 실리콘 원자 상의 최대 하나의 수소 원자를 갖는다. 따라서, 예를 들어, 일 실리콘 원자를 갖는 전구체는 실리콘 원자에 결합된 최대 하나의 수소 원자를 갖고; 2 개의 실리콘 원자들을 갖는 전구체는 일 실리콘 원자에 결합된 일 수소 원자 및 선택가능하게 제 2 실리콘 원자에 결합된 또 다른 수소 원자를 갖고; 3 개의 실리콘 원자들을 갖는 전구체는 일 실리콘 원자에 결합된 적어도 하나의 수소 원자 및 선택가능하게 남아 있는 실리콘 원자들 중 하나 또는 둘에 결합된 하나 또는 둘 이상의 수소 원자들을 갖는, 등 한다. 이에 더하여, 실리콘 함유 전구체들은 적어도 하나의 Si-O 결합, 적어도 하나의 Si-N 결합, 및/또는 적어도 하나의 Si-C 결합을 포함할 수도 있다. 임의의 적절한 수의 전구체들이 실리콘 카바이드 막들을 형성하는데 사용될 수 있지만, 적어도 일부의 전구체들은 적어도 하나의 Si-H 결합 또는 Si-Si 결합, 및 선택가능하게 적어도 하나의 Si-O 결합, Si-N 결합, 및/또는 Si-C 결합을 갖는 실리콘 함유 전구체들을 포함할 것이다. 다양한 구현예들에서, 실리콘 함유 전구체(들)는 O-C 또는 N-C 결합들을 함유하지 않고; 예를 들어, 전구체(들)는 알콕시 (-O-R) 를 함유하지 않고 (R은 탄화수소기와 같은 유기기임), 또는 아민 (-NR1R2) 기를 함유하지 않는다 (여기서 R1 및 R2 은 독립적으로 수소 또는 유기기들임).
특정한 실시예들에서, 실리콘 카바이드 막을 위해 제공된 적어도 일부 탄소는 실리콘 함유 전구체 상의 하나 이상의 탄화수소 모이어티들에 의해 제공된다. 이러한 모이어티들은 알킬기들, 알켄기들, 알킨기들, 아릴기들, 등으로부터 모이어티들일 수도 있다. 특정한 실시예들에서, 탄화수소기는 증착 동안 Si-H 및/또는 Si-Si 결합 분해 반응의 입체 장해 (steric hindrance) 를 최소화하도록 단일 탄소 원자를 갖는다. 그러나, 전구체들은 단일-탄소기들로 제한되지 않고; 보다 많은 수의 탄소 원자들, 예컨대 2, 3, 4, 5, 또는 6 개의 탄소 원자들이 사용될 수도 있다. 특정한 실시예들에서, 탄화수소기는 선형이다. 특정한 실시예들에서, 탄화수소기는 고리형이다.
일부 실시예들에서, 실리콘 함유 전구체는 화학적 분류에 속한다. 실리콘 함유 전구체들의 다른 화학적 분류들이 채용될 수도 있고 실리콘 함유 전구체들은 이하에 논의된 화학적 분류들로 제한되지 않는다는 것이 이해될 것이다.
일부 실시예들에서, 실리콘 함유 전구체는 실록산일 수 있다. 일부 실시예들에서, 실록산은 고리형일 수도 있다. 고리형 실록산들은 TMCTS (2,4,6,8-tetramethylcyclotetrasiloxane), OMCTS (octamethylcyclotetrasiloxane), 및 HMCTS (heptamethylcyclotetrasiloxane) 와 같은 사이클로테트라실록산류를 포함할 수도 있다. 다른 고리형 실록산들은 이로 제한되는 것은 아니지만 사이클로트리실록산류 및 사이클로펜타실록산류를 또한 포함할 수 있다. 고리형 실록산들을 사용한 실시예들은, 링의 반경에 대응하는 기공들의 사이즈를 갖는, 실리콘 카바이드 막 내로 다공성을 도입할 수 있는 링 구조체들이다. 예를 들어, 사이클로테트라실록산 링은 약 6.7 Å의 반경을 가질 수 있다.
일부 실시예들에서, 실록산은 3차원 또는 케이지형 구조를 가질 수도 있다. 도 2는 대표적인 케이지된 실록산 전구체들의 예들을 예시한다. 케이지된 실록산들은 다면체 또는 임의의 3-D 구조체를 형성하기 위해 산소 원자들을 통해 서로 브리지된 (bridged) 실리콘 원자들을 갖는다. 케이지된 실록산 전구체 분자의 예는 실세스퀴녹산 (silsesquioxane) 이다. 케이지된 실록산 구조체들은 공동으로 소유된 Cleemput 등의 미국 특허 제 6,576,345 호에 더 상세히 기술되고, 이는 전체가 모든 목적들을 위해 참조로서 본 명세서에 인용된다. 고리형 실록산들과 같이, 케이지된 실록산은 실리콘 카바이드 막 내로 다공성을 도입할 수 있다. 일부 실시예들에서, 다공성 스케일은 메조포러스 (mesoporous) 이다.
일부 실시예들에서, 실록산은 선형일 수도 있다. 적합한 선형 실록산들의 예들은 이로 제한되는 것은 아니지만, PMDSO (pentamethyldisiloxane) 및 TMDSO (tetramethyldisiloxane) 와 같은 디실록산류, 및 헥사메틸트리실록산 (hexamethyltrisiloxane), 헵타메틸트리실록산 (heptamethyltrisiloxane) 과 같은 트리실록산류를 포함한다.
일부 실시예들에서, 실리콘 함유 전구체는 알킬 실란 또는 다른 탄화수소-치환된 실란일 수 있다. 알킬 실란류는 하나 이상의 알킬기들이 결합될 뿐만 아니라 하나 이상의 수소 원자들이 결합된 중앙 실리콘 원자를 포함한다. 특정한 실시예들에서, 임의의 하나 이상의 알킬기들은 1 내지 5 개의 탄소 원자들을 함유한다. 탄화수소기들은 포화될 수도 있고 또는 포화되지 않을 수도 있다 (예를 들어, 알켄 (예를 들어, 비닐), 알킨, 및 방향족기들). 예들은 이로 제한되는 것은 아니지만, 트리메틸실란 (3MS), 트리에틸실란 (triethylsilane), 펜타메틸 디실라 메탄 (pentamethyl disilamethane) ((CH3)2Si-CH2-Si(CH3)3), 및 디메틸실란 (2MS) 을 포함한다.
일부 실시예들에서, 실리콘 함유 전구체는 알콕시 실란일 수 있다. 알콕시 실란류는 하나 이상의 알콕시 기들이 결합되고 하나 이상의 수소 원자들이 결합된 중앙 실리콘 원자를 포함한다. 예들은 이로 제한되지 않지만, TMOS (trimethoxysilane), DMOS (dimethoxysilane), MOS (methoxysilane), MDMOS (methyldimethoxysilane), DEMS (diethyoxymethylsilane), DMES (dimethylethoxysilane), 및 DMMOS (dimethylmethoxysilane) 를 포함한다.
부가적으로, 디실란류, 트리실란류, 또는 다른 보다 고차 실란류가 모노실란류 대신 사용될 수도 있다. 알킬 실란 분류로부터 이러한 디실란의 일 예는 HMDS (hexamethyldisilane) 이다. 알킬 실란 분류로부터 디실란의 또 다른 예는 PMDS (pentamethyldisilane) 를 포함할 수 있다. 다른 타입들의 알킬 실란류는 실리콘 원자에 결합된 탄소 뿐만 아니라 실리콘 원자에 결합된 알킬기들을 갖는 분지된 고분자 구조체를 가질 수 있는, 알킬카보실란류를 포함할 수 있다. 예들은 DTMSM (dimethyl trimethylsilyl methane) 및 BDMSE (bis-dimethylsilyl ethane) 를 포함한다. 일부 실시예들에서, 실리콘 원자들 중 하나는 자신에 부착된 탄소-함유 또는 탄화수소-함유 기를 가질 수 있고, 실리콘 원자들 중 하나는 자신에 부착된 수소 원자를 가질 수 있다.
일부 실시예들에서, 실리콘 함유 전구체는 실리콘-질소 하이드라이드 (예를 들어, 실라잔) 와 같은 질소-함유 화합물일 수 있다. 일반적으로, 이러한 화합물들은 탄소를 함유하고, 실리콘 원자들에만 결합되고, 질소 원자들에 결합되지 않는다. 특정한 실시예들에서, 질소-함유 화합물은 어떠한 탄소-질소 결합들도 갖지 않는다. 특정한 실시예들에서, 질소-함유 화합물은 어떠한 아민 모이어티들 (-C-NR1R2) 도 갖지 않고, 여기서 R1 및 R2 는 수소 원자들과 동일하거나 상이한 기 및 알킬기들, 알켄기들, 또는 알킨기들과 같은 탄화수소기들이다. 적합한 실리콘-질소 전구체들의 예들은 하나 이상의 실리콘 원자들에 결합된 하나 이상의 탄화수소 모이어티들 및 하나 이상의 실리콘 원자들에 결합된 하나 이상의 수소 원자들을 함유하는 고리형 및 선형 실라잔류와 같은 다양한 실라잔류를 포함한다. 실라잔류의 예들은 테트라메틸디실라잔 및 헥사메틸 트리실라잔과 같은 메틸-치환된 디실라잔류 및 트리실라잔류를 포함한다.
실리콘 카바이드 증착시, 복수의 실리콘 함유 전구체들은 프로세스 가스에 존재할 수 있다. 예를 들어, 실록산 및 알킬 실란이 함께 사용될 수도 있고, 또는 실록산 및 알콕시 실란이 함께 사용될 수도 있다. 개별 전구체들의 상대적인 비율들은 선택된 전구체들의 화학적 구조체들 및 발생되는 실리콘 카바이드 막의 적용예에 기초하여 선택될 수 있다. 예를 들어, 실록산의 양은 이하에 보다 상세히 논의된 바와 같이 다공성 막을 생성하도록 몰 분율의 실란 양보다 클 수 있다.
산소 도핑된 실리콘 카바이드 막들을 증착하기 위해, 적합한 전구체들의 예들은 HMCTS (heptamethylcyclotetrasiloxane) 및 테트라메틸사이클로테트라실록산과 같은 사이클로테트라실록산류와 같은 고리형 실록산들을 포함한다. 다른 고리형 실록산들은 또한 이로 제한되는 것은 아니지만, 사이클로트리실록산류 및 사이클로펜타실록산류를 포함할 수 있다. 산소 도핑된 실리콘 카바이드 막들을 증착하기 위해, 적합한 전구체들의 다른 예들은, 이로 제한되는 것은 아니지만, PMDSO (pentamethyldisiloxane), TMDSO (tetramethyldisiloxane), 헥사메틸트리실록산, 및 헵타메틸트리실록산과 같은 디실록산류와 같은 선형 실록산들을 포함한다.
설명된 바와 같이, 실리콘 함유 전구체들은 매우 컨포멀한 (conformal) 실리콘 카바이드 막들을 제공하도록 선택된다. 저 부착 계수들을 갖는 실리콘 함유 전구체들이 매우 컨포멀한 막들을 생성할 수 있다고 여겨진다. "부착 계수"는 동일한 시간 기간 동안 표면 상에 부딪치는 (impinge) 종의 총 수와 비교하여 표면에 흡착/부착하는 흡착질 (adsorbate) 종 (예를 들어, 단편들 또는 분자들) 의 수의 비를 기술하도록 사용된 용어이다. 심볼 Sc 는 때때로 부착 계수를 지칭하도록 사용된다. Sc 의 값은 0 (부착하는 종이 없음을 의미) 내지 1 (부딪치는 모든 종이 부착함을 의미) 이다. 부딪치는 종의 타입, 표면 온도, 표면 커버리지, 표면의 구조적 상세들, 및 부딪치는 종의 운동 에너지를 포함하여 다양한 인자들이 부착 계수에 영향을 준다. 특정한 종이 다른 것들보다 본질적으로 보다 "끈적하여 (sticky)", 종이 표면 상에 부딪칠 때마다 표면 상에 보다 흡착하기 쉽게 만든다. 이들 보다 끈적한 종들은 보다 큰 부착 계수들을 갖고 (모든 다른 인자들은 동일), 보다 낮은 부착 계수들을 갖는 보다 덜 끈적한 종과 비교하여 리세스된 피처의 입구 근처에 보다 흡착하기 쉽다. 일부 경우들에서, (관련된 증착 조건들에서) 전구체들의 부착 계수는 약 0.05 이하, 예를 들어 약 0.001 이하일 수도 있다.
치밀화된 실리콘 카바이드 막
기술 노드들은 집적 회로 제작 산업계에서 계속해서 축소된다. 기술 노드 각각과 함께, 디바이스 기하구조들은 축소되고 피치 (pitch) 는 보다 작아진다. 이러한 기술 노드들에서 고 종횡비 갭들은 저 유전 상수 (low-k) 를 갖는 절연 재료와 같은 절연 재료로 충진되어야 할 수도 있다. 반도체 집적 동작들은 로우-k 유전체 재료들을 사용하여 고 종횡비 갭들을 충진하는 것을 수반할 수도 있다. 이는 STI (shallow trench isolation), 금속-간 유전체 층들, 패시베이션 층들, 등에 대해 사실이다.
예를 들어, 45-㎚ 기술 노드로부터 14-㎚ 기술 노드로 가면, 디바이스 피처들은 도전성 재료들이 점점 더 가까워지도록 측방향으로 축소된다. 도전성 재료들이 점점 더 가까워짐에 따라 원치 않은 도전성 커플링이 발샐할 수도 있고, 이는 기생 커패시턴스, 신호 전파 시 지연, 및 용량성 효과들 (capacitive effects) 로 인한 신호 크로스토크 (crosstalk) 를 야기할 수 있다. 그러나, 기술 노드들이 보다 작아짐에 따라, 도전성 상호접속부들의 ILD (interlayer dielectric) 과 같은 로우-k 재료들은 기생 커패시턴스, 신호 지연, 및 신호 크로스토크를 감소시킬 수 있다. finFET (fin field effect transistor) 구조체들 및 DRAM (dynamic random-access memory) 비트 구조체들을 포함하는, 일부 적용예들은 측벽 스페이서 재료들로서 로우-k 재료들을 필요로 한다.
실리콘 나이트라이드 (Si3N4) 는 단차 커버리지, 열적 안정성, 에칭-능력 및 에칭 내성, 및 고 파괴 전압들 때문에, 종종 많은 집적 회로 적용예들에서 절연 재료로서 사용된다. 그러나, 기술 노드들이 점점 더 작아짐에 따라 약 7 내지 8의 실리콘 나이트라이드의 유전 상수는 너무 클 수도 있다.
실리콘 옥사이드 (SiO2) 는 약 4.0인 보다 낮은 유전 상수를 갖고, 도전성 상호접속부들의 ILD로서 커패시턴스의 상당한 감소를 제공할 수 있다. 그러나, 실리콘 옥사이드는 다양한 디바이스 집적 동작들의 에칭 동작들에 대한 충분한 내성 또는 선택도를 갖지 않을 수도 있다.
도핑된 실리콘 카바이드 재료들 및 도핑되지 않은 실리콘 카바이드 재료들을 포함하는, 실리콘 카바이드 재료들은 저 유전 상수뿐만 아니라 단차 커버리지, 열적 안정성, 습식 에칭 내성, 옥사이드/나이트라이드에 대한 건식 에칭 선택도, 및 고 파괴 전압들도 제공하는 집적 회로 적용예들에서 절연 재료들로서 역할을 할 수도 있다. 예를 들어, 산소 원자들 및/또는 질소 원자들의 통합은 실리콘 카바이드 재료들의 속성들을 튜닝할 수도 있다. 일부 실시예들에서, 산소 도핑된 실리콘 카바이드 막은 저 유전 상수, 디바이스 집적 동작들을 견디는 습식 에칭 내성, 및 옥사이드/나이트라이드에 대한 에칭 선택도를 제공하는 집적 회로 적용예들에서 절연 재료서 역할을 할 수 있다.
박막을 치밀화하기 위한 다양한 기법들은 박막의 속성들을 개선할 수도 있다. 재료들의 치밀화는 통상적으로 열적 어닐링 (anneal) 처리들 및 직접 플라즈마 처리들을 사용하여 달성된다. 직접 플라즈마 처리들 또는 PECVD 처리들은 이온 충돌에 의해 박막을 치밀화할 수도 있고, 직접 플라즈마 또는 PECVD 처리는 암모니아 (NH3), 질소 (N2), 또는 산소 (O2) 와 같은 불활성 가스 종 또는 반응성 가스 종을 사용할 수도 있다. 반응성 가스 종을 사용한 이온 충돌은 실리콘 카바이드 막의 탄소, 실리콘 나이트라이드 막의 질소, 또는 실리콘 옥사이드 막의 산소와 같이, 박막 내 하나 이상의 원소들이 변환될 수도 있다. 예를 들어, SiCN 막을 치밀화하기 위해, NH3 플라즈마가 사용될 수도 있다. NH3 플라즈마로부터 이온들 및 라디칼들은 막 치밀화에 기여하지만, 이온 손상이 직접 플라즈마 처리 동안 발생할 수도 있다. 또한, 막 치밀화는 피처들 (예를 들어, 트렌치들, 리세스들, 등) 에 증착된 막의 직접 플라즈마 처리를 사용하여 균일하지 않을 수도 있고, 막 치밀화는 피처의 측벽들에서보다 피처의 상단부 및 하단부에서 보다 클 수도 있다.
실리콘 카바이드 막들은 집적 회로를 제작할 때 하나 이상의 디바이스 집적 동작들을 겪을 수도 있다. 이러한 디바이스 집적 동작들은 다양한 증착, 에칭, 세정/스트립핑 (stripping), 어닐링 프로세스들을 포함할 수도 있다. 디바이스 집적 동작들에서, 실리콘 카바이드 막들은 에칭, 애싱 (ashing), 및/또는 어닐링 프로세스들을 겪을 수도 있다. 예를 들어, 실리콘 카바이드 막들은 습식 에칭, SiO2의 건식 에칭, 포토레지스트의 산소 플라즈마 애싱, 및 스팀 어닐링 중 하나 이상의 프로세스들을 겪을 수도 있다. 이에 따라, 개선된 화학적 안정성, SiO2에 대한 개선된 건식 에칭 선택도, 애싱에 대한 개선된 플라즈마 내성, 및 개선된 열적 안정성을 갖는, 실리콘 카바이드 막들을 전개하는 것이 바람직할 수도 있다. 치밀화된 실리콘 카바이드 막들은 전술한 개선들 중 적어도 일부, 그렇지 않으면, 전술한 개선들 전부를 제공할 수도 있다.
치밀화된 실리콘 카바이드 막들은 치밀화되지 않은 실리콘 카바이드 막들보다 큰 Si-C 및/또는 Si-O 결합들의 결합 밀도를 갖는다. 치밀화는 댕글링 실리콘 및/또는 탄소 결합들을 제거할 수도 있고 실리콘 및/또는 탄소 원자들의 교차-결합을 촉진할 수도 있다. 통상적으로, 증착된 실리콘 카바이드 막의 화학적 구조는 몇몇 말단 메틸기들 (CH3) 및 증가된 수소 함량을 포함할 수도 있다. 예로서, 치밀화 전의 산소 도핑된 실리콘 카바이드 막은 몇몇 말단 CH3 결합들을 포함할 수도 있고 고 수소 함량을 가질 수도 있다. 수소 원자들은 실라놀류 (Si-OH) 를 형성하기 위해 산소 원자들에 결합될 수도 있고, 수소 원자들은 말단 Si-H 결합들을 형성하기 위해 실리콘 원자들에 결합될 수도 있다. 도 4a는 치밀화 전의 산소 도핑된 실리콘 카바이드의 화학적 구조의 예를 도시한다. 도 4a에 도시된 바와 같이, 산소 도핑된 실리콘 카바이드 구조는, 탄소 원자들이 산소 및 수소 원자들에 의해 배위 결합되고, 복수의 말단 CH3 결합들을 포함한다. 대부분의 탄소 원자들, 또는 적어도 탄소 원자들의 상당한 분획이 교차-결합되지 않는다.
실리콘 카바이드 막의 리모트 플라즈마 처리는 Si-C 결합들의 결합 밀도를 상승시킬 수도 있고 말단 CH3 결합들 및 Si-H 결합들의 수를 감소시킬 수도 있어서, 실리콘 카바이드 막을 치밀화한다. 리모트 플라즈마 처리는 말단 CH3 결합들 및 Si-H 결합들로부터 수소 원자들을 제거할 수도 있고 적어도 Si-C 결합들을 형성하기 위해 교차-결합을 촉진할 수도 있다. Si-Si 결합들은 또한 교차-결합에 의해 형성될 수도 있다. Si-CH3 기들로부터의 수소는 처리 동안 제거될 수도 있고 Si-C-Si 결합들을 형성하도록 교차-결합된다. 산소 도핑된 실리콘 카바이드 막이 증착되는 일 구현예들에서, 치밀화는 말단 CH3 결합들, Si-OH 결합들, 및 Si-H 결합들의 제거에 의해, Si-O 및 Si-C 결합들의 결합 밀도를 상승시킨다. 리모트 플라즈마 처리는 산소 도핑된 실리콘 카바이드 막으로부터 수소를 추출할 수도 있고 보다 많은 Si-O 및 Si-C 결합들이 형성될 수도 있도록 교차-결합을 촉진할 수도 있다. Si-CH3 기들로부터의 수소는 처리 동안 제거될 수도 있고 Si-C-Si 결합들을 형성하도록 교차-결합된다. Si-OH 기들 및 Si-H 기들로부터 수소는 처리 동안 제거될 수도 있고 이러한 기들은 Si-O-Si 결합들을 형성하도록 교차-결합할 수도 있다. 더욱이, 리모트 플라즈마 처리는 Si-OH 기들의 하이드록실들로 하여금 물 (H2O) 을 형성하도록 반응하게 하고 Si-O-Si 결합들을 형성하도록 서로 교차-결합되게 한다. 리모트 플라즈마 처리는 Si-O 및 Si-C 결합들의 결합 밀도를 상승시키고 말단 CH3 결합들, Si-OH 결합들, 및 Si-H 결합들의 양을 감소시키기 위해 다른 가능한 메커니즘들 또는 다른 가능한 반응 경로들을 야기할 수도 있다는 것이 이해될 것이다. 도 4b는 치밀화 후에 산소 도핑된 실리콘 카바이드의 화학적 구조의 예를 도시한다. 도 4b에 도시된 바와 같이, 산소 도핑된 실리콘 카바이드 막은 CH3 결합들을 거의 포함하지 않거나 전혀 포함하지 않고, 탄소 원자들은 일반적으로 실리콘 원자들에 의해 교차-결합되고 배위 결합된다. 탄소 원자들, 또는 적어도 상당한 분획의 탄소 원자들은 교차-결합되고 수소 또는 산소 원자들에 의해 배위 결합되지 않는다.
이론으로 제한되지 않고, 상승된 Si-C 결합 밀도는 실리콘 카바이드 막의 특정한 속성들을 개선할 수도 있다. 일부 실시예들에서, 상승된 Si-C 및 Si-O 결합 밀도는 산소 도핑된 실리콘 카바이드 막의 특정한 속성들을 개선할 수도 있다. 도핑된 실리콘 카바이드 막 또는 도핑되지 않은 실리콘 카바이드 막은 치밀화 후에 보다 큰 화학적 및 열적 안정성을 가질 수도 있다. 예를 들어, 치밀화 후에 도핑된 실리콘 카바이드 막 또는 도핑되지 않은 실리콘 카바이드 막은 저 에칭 레이트, 실리콘 옥사이드에 대한 고 에칭 선택도, 고 O2 플라즈마 애싱 내성, 및 고 열적 안정성 중 하나 이상의 속성들을 나타낼 수도 있다.
본 개시는 리모트 플라즈마 처리 그리고, 특정한 실시예들에서, 리모트 수소 플라즈마 처리를 사용하여 실리콘 카바이드 막을 치밀화할 수도 있다. 본 개시의 실리콘 카바이드 막들은 도핑되지 않은 실리콘 카바이드 막들 및 도핑된 실리콘 카바이드 막들, 예컨대 실리콘 옥시카바이드 (SiCO) 막들, 실리콘 니트리카바이드 (SiCN) 막들, 및 실리콘 옥시니트리카바이드 (SiONC) 막들을 포함한다는 것이 이해될 것이다. 치밀화된 실리콘 카바이드 막은 개선된 화학적 안정성, 열적 안정성, 에칭에 대한 내성, 옥사이드/나이트라이드에 대한 선택도, 및 플라즈마 애싱에 대한 내성을 나타낼 수도 있다. 일부 실시예들에서, 실리콘 카바이드 막은 층-단위 (layer-by-layer) 접근방식에서 치밀화된다. 막 밀도 및 막의 두께에 걸친 실리콘 카바이드 막의 조성은 층-단위 프로세스에서 제어될 수도 있다. 층-단위 접근방식에서 리모트 플라즈마 처리를 사용한 실리콘 카바이드 막의 치밀화는 그렇지 않으면 직접 플라즈마 처리시 이온 충돌로부터 유발될 수도 있는 손상을 최소화하면서, 보다 균일한 막 치밀화를 제공한다.
도 5a 내지 도 5d는 기판 상에 실리콘 카바이드 막을 증착하고 치밀화하는 다양한 스테이지들을 예시한다. 증착 및 리모트 플라즈마 처리 사이클들은 치밀화된 실리콘 카바이드 막을 형성하기 위해 교번하는 방식으로 발생할 수도 있다. 도 5a 내지 도 5d에 도시된 동작들은 상이한, 보다 작은, 또는 부가적인 동작들과 함께 수행될 수도 있다.
도 5a는 기판 위에 증착된 예시적인 실리콘 카바이드 막의 단면을 예시한다. 실리콘 카바이드 막의 제 1 두께 (501) 는 기판 (500) 상에 증착될 수 있다. 기판 (500) 은 임의의 반도체 웨이퍼, 부분적으로 제조된 집적 회로, 인쇄 회로 기판, 디스플레이 스크린, 또는 다른 적절한 워크피스일 수 있다. 일부 실시예들에서, 기판 (500) 은 복수의 고 종횡비 피처들을 포함할 수도 있고, 피처들 각각은 2:1보다 큰, 또는 5:1보다 큰, 또는 10:1보다 큰 깊이 대 폭 종횡비를 가질 수도 있다. 실리콘 카바이드 막의 제 1 두께 (501) 는 우수한 단차 커버리지를 갖는 이러한 고 종횡비 피처들에 증착될 수도 있다. 우수한 단차 커버리지는 다양한 집적 회로 적용예들, 예컨대 측벽 스페이서 적용예들에서, 유용할 수 있다.
실리콘 카바이드 막의 제 1 두께 (501) 는 목표된 두께를 달성하기 위해 미리 결정된 증착 시간에 따라 제어될 수 있다. 일부 실시예들에서, 증착 시간은 약 5 초 내지 약 500 초, 또는 약 10 초 내지 약 200 초일 수 있다. 일부 실시예들에서, 제 1 두께 (501) 의 목표된 두께는 약 5 Å 내지 약 30 Å일 수 있다. 증착 시간은 제 1 두께 (501) 의 목표된 두께에 대응할 수 있다. 제 1 두께 (501) 는 제 1 두께 (501) 를 치밀화하기 위해 후속하는 리모트 플라즈마 처리의 충분한 침투를 인에이블하도록 제어될 수 있다.
실리콘 카바이드 막의 제 1 두께 (501) 의 증착은 본 명세서에 앞서 기술된 리모트 플라즈마 증착 기법을 사용하여 발생할 수 있다. 일부 실시예들에서, 제 1 두께 (501) 는 기판 (500) 을 향해 반응 챔버 내로 하나 이상의 실리콘 함유 전구체들을 흘리고, 제 1 시간 기간 (예를 들어, 증착 시간) 동안 하나 이상의 실리콘 함유 전구체들과 반응하도록 리모트 플라즈마 소스로부터 소스 가스의 하나 이상의 라디칼들을 흘림으로써 증착된다. 소스 가스의 라디칼들은 하나 이상의 실리콘 함유 전구체들과 반응할 때 저 에너지 상태 또는 바닥 상태에 있을 수도 있다. 하나 이상의 실리콘 함유 전구체들과의 반응은 기판 (500) 에 인접한 분위기에서 상대적으로 마일드한 프로세스 조건들을 제공한다.
일부 실시예들에서, 라디칼들은 수소, 질소, NH3와 같은 N-H 함유 종, H2O, CO2, 또는 N2O와 같은 산소, 산소-함유 종, 또는 이들의 혼합물들을 포함하는 소스 가스로부터 도입될 수도 있다. 예를 들어, 소스 가스는 수소를 포함할 수 있다. 상당한 분획의 라디칼들은 바닥 상태와 같은, 실질적으로 저 에너지 상태의 라디칼들일 수도 있다. 실질적으로 저 에너지 상태 또는 바닥 상태의 수소 라디칼들은 일반적으로 Si-O, Si-N, 및 Si-C 결합들을 보존하는 동안 Si-H 및 Si-Si 결합들을 선택적으로 분해할 수 있다. 일부 실시예들에서, 소스 가스의 라디칼들의 적어도 90 ％는 바닥 상태의 수소 라디칼들이다. 상당한 분획의 수소 라디칼들이 실질적으로 저 에너지 상태 또는 바닥 상태에 있는 상태는 다양한 기법들에 의해 달성될 수 있다. 이하에 기술된 바와 같은 일부 장치는 이 상태를 달성하도록 설계된다.
앞서 기술된 바와 같은 프로세스 조건들은 하나 이상의 실리콘 함유 전구체들과 리모트 플라즈마 증착을 사용하여 실리콘 카바이드 막을 증착하기 위해 적용될 수도 있다. 압력, 온도, RF 전력, 가스 플로우, 및 가스 조성과 같은 프로세스 조건들은 리모트 플라즈마의 특성들에 영향을 주도록 증착 동안 튜닝될 수 있다.
일부 실시예들에서, 기판 (500) 에 인접한 분위기의 압력은 반응 챔버 내에서 반응성 라디칼들을 생성하기 위한 임의의 적합한 압력일 수 있다. 예를 들어, 압력은 약 35 Torr 이하, 예컨대 약 10 Torr 내지 약 20 Torr, 또는 약 0.2 Torr 내지 약 5 Torr일 수 있다.
일부 실시예들에서, 기판 (500) 에 인접한 분위기의 온도는 증착을 용이하게 하기 위해 임의의 적합한 온도일 수 있다. 예를 들어, 온도는 약 50 ℃ 내지 약 500 ℃, 또는 약 250 ℃ 내지 약 400 ℃일 수 있다.
일부 실시예들에서, 리모트 플라즈마 소스에 인가된 RF 전력은 플라즈마 소스의 타입, 웨이퍼 사이즈, 및 다른 동작 조건들에 따라 가변할 수 있다. 통상적으로, 예를 들어, 300-㎜ 웨이퍼에 대해 유도 커플링된 플라즈마 RF 전력은 약 300 W 내지 약 10 ㎾, 또는 약 1 ㎾ 내지 약 6 ㎾일 수 있다. 보다 높은 RF 전력이 리모트 플라즈마 소스에서 보다 많은 라디칼들을 생성하도록 인가될 수도 있다.
일부 실시예들에서, 리모트 수소 플라즈마 증착 동안 가스 조성은 하나 이상의 실리콘 함유 전구체들을 포함할 수 있다. 하나 이상의 실리콘 함유 전구체들 각각은 적어도 하나의 Si-H 및/또는 적어도 하나의 Si-Si 결합을 포함한다. 이에 더하여, 실리콘 함유 전구체들 각각은 적어도 하나의 Si-O 결합, 적어도 하나의 Si-N 결합, 및/또는 적어도 하나의 Si-C 결합을 더 포함할 수도 있다. 일 구현예들에서, 실리콘 함유 전구체들 각각은 O-C 또는 N-C 결합들을 포함하지 않고; 예를 들어, 전구체(들)는 알콕시 (-O-R) 를 함유하지 않고, R은 탄화수소기와 같은 유기기, 또는 아민 (-NR1R2) 기들이고, 여기서 R1 및 R2 은 독립적으로 수소 또는 유기기들이다. 하나 이상의 실리콘 함유 전구체들은 실리콘 카바이드 막의 조성을 튜닝하고 고 단차 커버리지를 달성하도록 선택될 수도 있다. 일 구현예들에서, 하나 이상의 실리콘 함유 전구체들 각각은: 고리형 실록산, 선형 실록산, 알콕시 실란, 알킬 실란, 및 실라잔으로 구성된 그룹으로부터 선택된다. 예를 들어, 하나 이상의 실리콘 함유 전구체들은 실리콘 카바이드 막, 산소 도핑된 실리콘 카바이드 막, 질소 도핑된 실리콘 카바이드 막, 또는 산소 및 질소 도핑된 실리콘 카바이드 막을 형성할 때 알킬카보실란, 선형 실록산, 고리형 실록산, 실라잔, 또는 이들의 조합을 포함할 수 있다. 하나 이상의 실리콘 함유 전구체들은 본질적으로 막 질량의 5원자 ％보다 적거나 약 2원자 ％보다 적은 양을 제공하는 리모트 플라즈마로부터 소량의 수소 또는 다른 원소를 갖는, 실리콘 카바이드 막의 증착된 제 1 두께 (501) 의 전체 질량을 제공할 수 있다.
일부 실시예들에서, 리모트 수소 플라즈마 증착 동안 가스 조성은 하나 이상의 실리콘 함유 전구체들에 더하여 하나 이상의 공-반응물질들을 포함할 수 있다. 하나 이상의 공-반응물질들은 하나 이상의 공-반응물질들이 플라즈마에 노출되지 않고 실리콘 함유 전구체들과 동일한 경로를 통해 반응 챔버로 도입될 수도 있고, 또는 하나 이상의 공-반응물질들이 하나 이상의 공-반응물질들이 플라즈마에 노출되는 리모트 플라즈마와 동일한 플로우 경로를 통해 반응 챔버로 도입될 수도 있다. 공-반응물질은 실리콘 카바이드 막의 제 1 두께 (501) 의 조성을 튜닝하도록 선택될 수도 있다. 공-반응물질의 선택에 따라, 공-반응물질은 실리콘 카바이드 막의 탄소, 산소, 또는 질소 함량을 증가 또는 감소시킬 수도 있다. 공-반응물질은 CO2, CO, H2O, CH3OH, O2, O3, N2, N2O, NH3, N2H2, CH4, C2H6, C2H2, C2H4, B2H6, 또는 이들의 조합들을 포함할 수도 있다. 일부 예들에서, 하나 이상의 공-반응물질들은 CO2, O2, N2, NH3, 또는 이들의 조합들을 포함할 수도 있다. 하나 이상의 공-반응물질들은 라디칼들의 소스 가스 및 임의의 캐리어 가스들을 포함하는, 반응 챔버 내 다른 가스들과 비교하여 상대적으로 소량으로 반응 챔버로 도입될 수도 있다.
일부 실시예들에서, 리모트 플라즈마 증착 동안 가스 조성은 하나 이상의 캐리어 가스들을 포함할 수 있다. 특히, 소스 가스는 캐리어 가스와 함께 제공될 수도 있다. 캐리어 가스들의 예들은, 이로 제한되는 것은 아니지만, 헬륨, 네온, 아르곤, 크립톤, 및 크세논을 포함한다. 캐리어 가스의 농도는 소스 가스의 농도보다 실질적으로 클 수 있다. 예로서, 수소 가스는 약 1 내지 10 ％의 수소 농도로 헬륨 캐리어 가스에 제공될 수도 있다. 캐리어 가스의 존재는 소스 가스의 상승된 이온화 및 감소된 재조합에 기여할 수 있다. 보다 낮은 압력이 통상적으로 소스 가스의 상승된 이온화 및 감소된 재조합을 용이하게 하지만, 캐리어 가스의 존재는 동일한 효과를 제공할 수 있다. 이와 같이, 보다 높은 압력에서도, 상당한 분획의 라디칼들이 헬륨과 같은 캐리어 가스가 소스 가스와 함께 흐를 때 최소 재조합으로 생성될 수도 있다. 증착 동안 반응 챔버의 보다 높은 압력이 실리콘 카바이드 막의 컨포멀성을 개선할 수도 있다. 반응 챔버의 보다 높은 압력은 약 3 Torr 보다 크거나 약 5 Torr보다 큰, 예컨대 약 7 Torr의 압력에 대응할 수도 있다.
실리콘 카바이드 막의 조성은 전구체의 선택, 전구체의 플로우, 및 공-반응물질의 플로우에 따라 가변할 수 있다는 것이 이해될 것이다. 일부 실시예들에서, 전구체의 내부 구조는 증착된 막 내에서 유지된다. 이 구조는 전구체 분자들 내에 Si-H 결합들 및/또는 Si-Si 결합들이 존재하는 위치들에서 결합들을 통해 그리고/또는 충분한 열적 에너지가 제공된다면 성장하는 표면 상에서 부가적인 응결 반응들을 통해 개별 전구체 모이어티들을 연결 또는 교차-결합하는 동안, 존재한다면, 전구체 내의 Si-C, 및 Si-O 및/또는 Si-N 결합들 중 모두 또는 대부분을 보존할 수도 있다.
도 5b는 리모트 플라즈마 처리에 의해 치밀화된 도 5a의 실리콘 카바이드 막의 단면을 예시한다. 제 1 두께 (501) 의 실리콘 카바이드 막이 기판 (500) 상에 증착된 후, 제 1 두께 (501) 는 제 1 두께 (501) 를 치밀화하기 위해 리모트 플라즈마 처리 (510) 에 노출된다. 증착 동안 리모트 소스 가스의 라디칼들을 생성하기 위한 플라즈마 소스는 또는 처리 동안 소스 가스의 라디칼들을 생성하도록 역할을 할 수도 있다. 이에 따라, 실리콘 카바이드 막 증착은 실리콘 카바이드 막 처리와 동일한 반응 챔버 내에서 발생할 수도 있다. 이는 교번하는 증착 및 처리 사이클들로 하여금 동일한 툴 내에서 수행되게 한다. 그 결과, 제 1 두께 (501) 를 증착하는 단계 및 제 1 두께 (501) 의 실리콘 카바이드 막을 리모트 플라즈마 처리 (510) 에 노출하는 단계가 진공 브레이크 (vacuum break) (예를 들어, 에어 브레이크 (air break)) 를 도입하지 않고 발생할 수 있다. 진공 브레이크는 쓰루풋을 감소시킬 수 있고 반도체 디바이스 내로 산화를 도입할 수 있고, 이는 보다 높은 전기 저항 및 저감된 성능을 야기할 수 있다.
제 1 두께 (501) 의 실리콘 카바이드 막의 치밀화는 리모트 플라즈마 처리 (510) 에 의해 달성될 수 있다. 제 1 두께 (501) 의 실리콘 카바이드 막을 리모트 플라즈마 처리 (510) 에 노출하는 단계는 소스 가스를 리모트 플라즈마 소스 내로 흘리는 단계, 소스 가스로부터 리모트 플라즈마 소스 내에서 소스 가스의 라디칼들을 생성하는 단계, 및 소스 가스의 라디칼들을 제 1 두께 (501) 의 실리콘 카바이드 막으로 흘리는 단계를 포함할 수 있다. 일부 실시예들에서, 제 1 두께 (501) 의 실리콘 카바이드 막을 리모트 플라즈마 처리 (510) 에 노출하는 단계는 불활성 가스를 소스 가스와 함께 흘리는 단계를 더 포함한다. 일부 실시예들에서, 소스 가스는 수소, 질소, NH3와 같은 N-H 함유 종, 산소, H2O, CO2, 또는 N2O와 같은 산소-함유 종, 또는 이들의 혼합물들을 포함할 수 있다. 예를 들어, 소스 가스는 수소를 포함할 수 있다.
제 1 두께 (501) 의 실리콘 카바이드 막을 리모트 플라즈마 처리 (510) 에 노출하는 단계는 실리콘 함유 전구체들의 전달 없이 발생한다. 즉, 제 1 두께 (501) 의 실리콘 카바이드 막의 증착이 하나 이상의 실리콘 함유 전구체들을 흘리는 단계를 수반하지만, 제 1 두께 (501) 의 실리콘 카바이드 막의 처리는 실리콘 함유 전구체들의 플로우를 중단한다. 그러나, 리모트 플라즈마 처리 (510) 는 실질적으로 저 에너지 상태의 라디칼들의 제 1 두께 (501) 의 실리콘 카바이드 막으로의 전달에 의해 제 1 두께 (501) 의 실리콘 카바이드 막을 처리할 수 있다. 상당한 분획의 라디칼들은 바닥 상태와 같은, 실질적으로 저 에너지 상태의 라디칼들일 수도 있다. 일부 실시예들에서, 적어도 90 ％의 소스 가스의 라디칼들은 바닥 상태의 수소 라디칼들이다. 리모트 플라즈마 처리 (510) 동안, 소스 가스의 라디칼들은 하나 이상의 공-반응물질 가스들 및 불활성 캐리어 가스와 같은 다른 가스들에 더하여 제 1 두께 (501) 의 실리콘 카바이드 막으로 흐를 수도 있다. 리모트 플라즈마 처리 (510) 는 실리콘 카바이드 막 내 Si-CH3 기들, Si-OH 기들, 및 Si-H 기들로부터 수소를 제거할 수도 있고 Si-C 및/또는 Si-O 결합들의 전체 결합 밀도를 상승시키도록 교차-결합을 촉진할 수도 있다.
리모트 플라즈마 처리 (510) 를 사용한 제 1 두께 (501) 의 실리콘 카바이드 막의 치밀화는 미리 결정된 처리 시간에 따라 제어될 수 있다. 일부 실시예들에서, 처리 시간은 약 2 초 내지 약 100 초, 또는 약 5 초 내지 약 50 초일 수 있다. 보다 긴 처리 시간들이 상승된 치밀화에 대응할 수 있다. 처리 시간의 결정은 제 1 두께 (501) 의 두께에 종속될 수 있고, 층을 보다 완전히 치밀화하기 위해 보다 두꺼운 층들은 보다 긴 처리 시간들을 필요로 할 수도 있다.
처리 시간에 더하여, 치밀화 및 처리 효율은 압력, RF 전력, 가스 플로우, 및 가스 조성과 같은 하나 이상의 프로세스 조건들을 튜닝함으로써 제어될 수도 있다. 압력, RF 전력, 가스 플로우, 가스 조성, 및 다른 프로세스 조건들은 리모트 플라즈마 처리 (510) 동안 리모트 플라즈마의 특성들에 영향을 주도록 튜닝될 수도 있고, 이에 따라 제 1 두께 (501) 의 실리콘 카바이드 막에서 상이한 결합 밀도를 발생시킬 수 있다.
리모트 플라즈마 처리 (510) 동안 반응 챔버의 압력은 소스 가스의 이온화를 증가시키고 소스 가스의 라디칼들의 체류 시간들을 감소시키도록 조정될 수 있다. 감소된 체류 시간들은 라디칼들의 재결합 효과들을 감소시킬 것이다. 보다 낮은 압력은 분자들로 하여금 보다 빠르게 이동하게 하여, 소스 가스의 증가된 이온화, 감소된 체류 시간들, 및 라디칼들의 감소된 재결합을 발생시킨다. 일부 실시예들에서, 압력은 약 0.2 Torr 내지 약 5 Torr, 또는 약 1 Torr 내지 약 3 Torr일 수 있다. 그러나, 리모트 플라즈마 처리 (510) 동안 반응 챔버 내 압력이 3 Torr 보다 크거나 5 Torr 보다 클 수 있고, 다른 프로세스 조건들 (예를 들어, 불활성 캐리어 가스) 은 충분한 이온화 및 감소된 체류 시간들을 유발한다는 것이 이해되어야 한다.
리모트 플라즈마 처리 (510) 동안 리모트 플라즈마 소스에 인가된 RF 전력은 소스 가스의 라디칼들의 생성을 증가시키도록 조정될 수 있다. 상승된 RF 전력이 소스 가스의 이온화를 증가시킬 것이고, 이로써 상당한 분획의 소스 가스의 라디칼들을 생성한다. 통상적으로, 예를 들어, 300-㎜ 웨이퍼를 위한 유도-커플링된 플라즈마에 대한 RF 전력은 약 300 W 내지 약 10 ㎾, 또는 약 1 ㎾ 내지 약 6 ㎾일 수 있다.
소스 가스는 리모트 플라즈마 처리 (510) 동안 불활성 캐리어 가스와 함께 흐를 수도 있다. 불활성 캐리어 가스는, 이로 제한되는 것은 아니지만, 헬륨, 네온, 아르곤, 크립톤, 및 크세논을 포함할 수 있다. 불활성 캐리어 가스의 농도는 소스 가스의 농도보다 실질적으로 클 수 있다. 일부 실시예들에서, 불활성 캐리어 가스에 상대적인 소스 가스의 농도는 약 1 ％ 내지 약 10 ％, 또는 약 2 ％ 내지 약 5 ％일 수 있다. 어떠한 이론으로 제한되지 않고, 소스 가스에 상대적으로 실질적으로 보다 높은 농도의 불활성 캐리어 가스를 갖는 이유는 불활성 캐리어 가스가 소스 가스의 상당한 해리를 유발하고 상당한 분획의 라디칼들을 생성하는, "페닝 이온화 (penning ionization)" 에 기여한다는 것이다. 실질적으로 보다 높은 농도의 불활성 캐리어 가스는 또한 라디칼들의 재결합을 최소화할 수 있다. 예로서, 수소 가스는 약 1 내지 10 ％의 수소 농도로 헬륨 캐리어 가스에 제공될 수도 있다. 헬륨과 같은 보다 낮은 분자량을 갖는 불활성 캐리어 가스들이 보다 큰 분자량을 갖는 불활성 캐리어 가스들보다 큰 효율성을 갖는 페닝 이온화에 기여할 수도 있다. 더욱이, 저 분자량을 갖는 불활성 캐리어 가스 (예를 들어, 헬륨) 및 불활성 캐리어 가스에 상대적인으로 저 농도의 소스 가스 (예를 들어, 약 1 내지 10 ％의 수소 농도의 헬륨 내 소량의 수소) 를 흘리는 것은 재결합을 최소화하는 동안 (예를 들어, 3 Torr보다 큰) 높은 압력들에서도 상당한 분획의 라디칼들을 생성할 수 있다. 따라서, 적절한 농도로 적합한 불활성 캐리어 가스의 존재는 반응 챔버의 압력과 무관하게 제 1 두께 (501) 의 실리콘 카바이드 막을 치밀화하는 것을 보조할 수 있다.
하나 이상의 공-반응물질들은 리모트 플라즈마 처리 (510) 동안 제 1 두께 (501) 의 실리콘 카바이드 막의 결합 밀도 및 조성을 튜닝하도록 흐를 수도 있다. 하나 이상의 공-반응물질들은 리모트 플라즈마와 동일한 플로우 경로를 통해, 하나 이상의 공-반응물질들이 플라즈마에 노출되는, 반응 챔버로 도입될 수도 있다. 공-반응물질의 선택에 따라, 공-반응물질은 실리콘 카바이드 막의 산소, 질소, 또는 탄소 함량을 상승시키거나 저감시킬 수도 있다. 공-반응물질은 CO2, CO, H2O, CH3OH, O2, O3, N2, N2O, NH3, N2H2, CH4, C2H6, C2H2, C2H4, B2H6, 또는 이들의 조합들을 포함할 수도 있다. 일부 예들에서, 하나 이상의 공-반응물질들은 CO2, O2, N2, NH3, 또는 이들의 조합들을 포함할 수도 있다. 산소 가스 또는 산소 라디칼들의 존재는 Si-C 결합들로부터 탄소를 추출하는 경향이 있다. 즉, 산소의 존재는 카바이드를 옥사이드로 변환할 수 있다. 탄소는 기판 상의 실리콘 함유 전구체로부터 제거될 수 있고, 일부 예들에서, 산소를 대체할 수 있다. 따라서, 리모트 플라즈마 처리 (510) 동안 리모트 플라즈마 내 산소 농도를 상승시키는 것은 제 1 두께 (501) 의 실리콘 카바이드 막의 탄소 함량을 효과적으로 튜닝할 수 있다. 이에 더하여 또는 대안적으로, 질소 가스 또는 질소 라디칼들의 존재는 Si-C 결합들로부터 탄소를 추출하는 경향이 있다. 따라서, 리모트 플라즈마 처리 (510) 동안 리모트 플라즈마 내 질소 농도를 상승시키는 것은 제 1 두께 (501) 의 실리콘 카바이드 막의 탄소 함량을 효과적으로 튜닝할 수 있다.
도 5c는 제 1 두께의 실리콘 카바이드 막 위에 증착된 제 2 두께를 갖는 도 5b의 실리콘 카바이드 막의 단면도를 예시한다. 제 2 두께 (502) 의 실리콘 카바이드 막은 제 1 두께 (501) 의 실리콘 카바이드 막 상에 증착될 수 있다. 제 2 두께 (502) 를 증착하는 동작들은 제 1 두께 (501) 를 증착하기 위한 동작들과 동일하거나 적어도 유사할 수 있다. 바꿔 말하면, 제 2 두께 (502) 를 증착하기 위한 프로세스는 제 1 두께 (501) 를 증착하기 위한 프로세스를 반복할 수 있다. 예를 들어, 제 1 두께 (501) 를 증착하는 동작은, 제 1 시간 기간 동안 하나 이상의 실리콘 함유 전구체들과 반응하도록, 하나 이상의 실리콘 함유 전구체들을 반응 챔버 내로 흘리는 동작 및 리모트 플라즈마 소스로부터 생성된 소스 가스의 하나 이상의 라디칼들을 흘리는 동작을 포함하고, 제 2 두께 (502) 를 증착하는 동작은 제 2 시간 기간 동안 전술한 동작들을 반복하는 동작을 포함한다. 일부 실시예들에서, 제 1 시간 기간은 제 2 시간 기간과 동일하다. 일부 실시예들에서, 제 1 시간 기간은 제 2 시간 기간과 상이하다. 상이한 시간 기간은 상이한 두께에 대응할 수도 있다. 일부 실시예들에서, 제 2 두께 (502) 의 두께는 약 5 Å 내지 약 30 Å일 수 있다. 게다가, 압력, 온도, RF 전력, 가스 플로우, 및 가스 조성과 같은 다양한 프로세스 조건들 및 증착 시간을 제어하는 것은 제 2 두께 (502) 의 실리콘 카바이드 막의 두께 및 조성을 튜닝할 수 있다. 이에 따라, 제 2 두께 (502) 의 실리콘 카바이드 막을 증착하기 위한 증착 시간, 압력, 온도, RF 전력, 가스 플로우, 및 가스 조성은 제 1 두께 (501) 의 실리콘 카바이드 막을 증착하기 위한 증착 시간, 압력, 온도, RF 전력, 가스 플로우, 및 가스 조성과 동일하거나 상이할 수도 있다.
도 5d는 리모트 플라즈마 처리에 의해 치밀화된 도 5c의 실리콘 카바이드 막의 단면도를 예시한다. 제 2 두께 (502) 의 실리콘 카바이드 막이 제 1 두께 (501) 상에 증착된 후, 제 2 두께 (502) 는 적어도 제 2 두께 (502) 를 치밀화하기 위해 리모트 플라즈마 처리 (520) 에 노출된다. 제 2 두께 (502) 를 리모트 플라즈마 처리 (520) 에 노출하기 위한 동작들은 제 1 두께 (501) 를 리모트 플라즈마 처리 (510) 에 노출하는 동작들과 동일하거나 적어도 유사할 수 있다. 즉, 제 2 두께 (502) 를 리모트 플라즈마 처리 (520) 에 노출하기 위한 프로세스는 제 1 두께 (501) 를 리모트 플라즈마 처리 (510) 에 노출하기 위한 프로세스를 반복할 수 있다. 예를 들어, 제 1 두께 (501) 를 리모트 플라즈마 처리 (510) 에 노출하는 동작은 소스 가스를 리모트 플라즈마 소스 내로 흘리는 동작, 소스 가스로부터, 리모트 플라즈마 소스 내에서 소스 가스의 라디칼들을 생성하는 동작, 및 소스 가스의 라디칼들을 제 1 두께 (501) 의 실리콘 카바이드 막으로 흘리는 동작을 포함하고, 제 2 두께 (502) 를 리모트 플라즈마 처리 (520) 에 노출하는 동작은 제 2 두께 (502) 의 실리콘 카바이드 막 상에서 전술한 동작들을 반복하는 동작을 포함한다. 일부 실시예들에서, 처리 시간들이 동일한다. 일부 실시예들에서, 처리 시간들은 상이하다. 처리 시간은 리모트 플라즈마가 제 2 두께 (502) 의 실리콘 카바이드 막으로 침투하기 충분할 수도 있다. 상이한 처리 시간들은 막의 두께에 걸쳐 밀도 경사 (gradient) 를 갖는 실리콘 카바이드 막으로 야기할 수 있다. 이에 더하여, 압력, RF 전력, 가스 플로우, 및 가스 조성과 같은 다양한 프로세스 조건들 및 처리 시간을 제어하는 동작은 처리 효율 및 제 2 두께 (502) 의 실리콘 카바이드 막의 치밀화를 변화시킬 수 있다. 이에 따라, 리모트 플라즈마 처리 (520) 를 위한 처리 시간, 압력, RF 전력, 가스 플로우, 및 가스 조성은 리모트 플라즈마 처리 (510) 를 위한 처리 시간, 압력, RF 전력, 가스 플로우, 및 가스 조성과 동일하거나 상이할 수도 있다.
도 5a 내지 도 5d를 참조하면, 도핑되거나 도핑되지 않은 실리콘 카바이드 막의 증착 및 치밀화는 교번하는 증착 및 처리 사이클들로 달성될 수 있다. 증착 및 치밀화는 리모트 플라즈마 처리 사이클 각각으로 하여금 증착된 층을 완전히 치밀화하게 하는 층-단위 접근방식으로 발생한다. 이와 같이, 전체 막 스택은 치밀화될 수 있고 막 스택의 두께에 걸쳐 보다 균일한 막 밀도를 갖는다. 따라서, 실리콘 카바이드 막의 형성시 증착 및 처리 사이클들은 도 5a 내지 도 5d에 도시된 동작들로 제한되지 않고, 목표된 막 두께가 달성될 때까지 반복하도록 계속될 수도 있다는 것이 이해될 것이다. 본 개시의 치밀화된 실리콘 카바이드 막은 이하에 더 상세히 논의된 바와 같이, 도 1b 내지 도 1d에 도시된 구조들을 포함하여, 다양한 적용예들로 구현될 수 있다.
층-단위 접근방식에서 실리콘 카바이드 막의 치밀화는 층-단위 접근방식을 사용하지 않은 실리콘 카바이드 막의 치밀화와 비교하여 보다 큰 전체 결합 밀도를 산출할 수 있다. 리모트 플라즈마 처리는 실리콘 카바이드 막 Si-CH3, Si-OH, 및/또는 Si-H 기들로부터 수소 원자들을 제거하고, 실리콘 카바이드 막의 화학적 구조에서 교차-결합을 촉진함으로써 치밀화될 수 있다. 리모트 플라즈마 처리는 Si-C 결합들의 결합 밀도를 상승시키고 말단 CH3 결합들 및 Si-H 결합들의 수를 감소시킴으로써 실리콘 카바이드 막을 치밀화할 수 있다. 산소 도핑된 실리콘 카바이드 막을 수반하는 일부 실시예들에서, 리모트 플라즈마 처리는 Si-C 및 Si-O 결합들의 결합 밀도를 상승시키고 말단 CH3 결합들, Si-OH 결합들, 및 Si-H 결합들의 수를 감소시킴으로써 산소 도핑된 실리콘 카바이드 막을 치밀화할 수 있다.
치밀화된 실리콘 카바이드 막을 형성하기 위한 프로세스 조건들은 매우 컨포멀한 막 구조를 제공할 수 있다. 증착 및 처리 동안 상대적으로 마일드한 프로세스 조건들은 증착 및 처리가 등방성이도록 기판의 표면에서 이온 충돌 정도를 최소화할 수 있다. 게다가, 상대적으로 마일드한 프로세스 조건들은 이전에 증착된 층들 또는 막들의 측벽들에 부착하는 경향을 갖는 고 부착 계수들을 갖는 라디칼들의 수를 감소시킬 수 있다. 특정한 실시예들에서, 약 2:1 내지 10:1의 깊이-대-폭 종횡비들에 대해, 치밀화된 실리콘 카바이드 막은 약 25 ％ 내지 100 ％, 보다 통상적으로 약 50 ％ 내지 100 ％, 그리고 훨씬 보다 통상적으로 약 80 ％ 내지 100 ％의 컨포멀성으로 증착될 수도 있다. 컨포멀성은 피처의 하단부, 측벽 또는 상단부 상에 증착된 막의 평균 두께를 피처의 하단부, 측벽 또는 상단부 상에 증착된 평균 두께와 비교함으로써 계산될 수도 있다. 예를 들어, 컨포멀성은 측벽 상에 증착된 막의 평균 두께를 피처의 상단부에 증착된 막의 평균 두께로 나누고 백분율을 얻기 위해 100을 곱함으로써 계산될 수도 있다. 특정한 적용예들에 대해, 약 85 ％ 내지 95 ％의 컨포멀성이 충분하다. 일부 예들에서, 약 2:1 내지 약 4:1의 종횡비를 갖는 피처들 상에 치밀화된 실리콘 카바이드를 형성하면, 컨포멀성은 적어도 약 90 ％이다. 특정한 BEOL (back end of line) 프로세스들이 이 카테고리 내에 속한다. 일부 예들에서, 약 4:1 내지 약 6:1 의 종횡비를 갖는 피처들 상에 치밀화된 실리콘 카바이드를 형성하면, 컨포멀성은 적어도 약 80 ％이다. 특정한 스페이서 증착 프로세스들이 이 카테고리에 속한다. 일부 예들에서, 약 7:1 내지 약 10:1 (훨씬 보다 높은) 의 종횡비를 갖는 피처들 상에 치밀화된 실리콘 카바이드를 형성하면, 컨포멀성은 적어도 약 90 ％이다. 특정한 DRAM 제조 프로세스들이 이 카테고리에 속한다.
치밀화된 실리콘 카바이드 막을 형성하는 프로세스 조건들은 또한 고 파괴 전압 및 저 누설 전류를 갖는 막 구조체를 제공할 수 있다. 일부 실시예들에서, 제한된 양의 산소 또는 질소를 재료의 실리콘 카바이드 분류로 도입하는 것은 Si-H 결합들 및/또는 Si-CH2-Si 결합들에 의해 제공된 누설 경로들로 하여금 산소 또는 질소에 의해 차단되게 할 것이다. 도전 모드는 저 필드들에서 Si-O 및 Si-N에서 상이할 수도 있다. 리모트 플라즈마 처리는 상대적으로 저 유전 상수를 유지하면서 개선된 전기적 속성들을 제공할 수 있다. 다양한 실시예들에서, 막은 약 6.0 이하, 또는 약 5.0 이하, 또는 약 4.0 이하, 그리고 일부 경우들에서 약 3.5 이하, 그리고 일부 경우들에서 약 3.0 이하, 그리고 여전히 다른 구현예들에서 약 2.5 이하의 유효 유전 상수를 갖는다. 유효 유전 상수는 결합 및 밀도에 종속될 수 있다.
도 6a는 레이어링을 갖는 처리된 실리콘 카바이드 막 및 처리되지 않은 실리콘 카바이드 막에서 특정한 결합 타입들을 검출하기 위해 다양한 진동 피크들을 갖는 FTIR (Fourier-Transform infrared spectroscopy) 흡수 스펙트럼을 도시한다. 도 6b 내지 도 6e는 레이어링을 갖는 처리된 실리콘 카바이드 막 및 처리되지 않은 실리콘 카바이드 막에서 특정한 결합 타입들을 검출하기 위해 다양한 진동 피크들을 갖는 도 6a의 FTIR 흡수 스펙트럼의 확대된 도면들을 도시한다. 레이어링을 갖는 처리된 실리콘 카바이드 막 및 처리되지 않은 실리콘 카바이드 막은 동일한 두께를 공유한다. 도 6b는 층-단위 접근방식으로 처리된 실리콘 카바이드 막에 대해 Si-O 피크들 및 Si-C 피크들에서 상승을 보여준다. 보다 높은 피크들은 단위 체적 당 보다 많은 Si-O 및 Si-C 결합들에 대응한다. 어떠한 이론에도 제한되지 않고, Si-C 결합들의 결합 밀도의 상승은 Si-CH3 기들의 교차-결합으로부터 발생할 가능성이 있다. Si-O 결합들의 결합 밀도의 상승은 Si-OH 기들의 교차-결합으로부터 발생할 가능성이 있다.
레이어링을 갖는 리모트 플라즈마 처리는 실리콘 카바이드 막의 속성들을 개선할 수도 있다. 예를 들어, 레이어링을 갖는 처리된 실리콘 카바이드 막은 옥사이드/나이트라이드에 대해 보다 큰 건식 에칭 선택도를 나타낼 수도 있다. 레이어링을 갖는 처리된 실리콘 카바이드 막은 또한 보다 큰 열적 안정성 및 화학적 안정성을 나타낼 수도 있다. 게다가, 레이어링을 갖는 처리된 실리콘 카바이드 막은 개선된 산소 플라즈마 애싱 내성을 나타낼 수도 있다. 표 1은 포토레지스트를 제거하기 위한 산소 플라즈마 애싱 프로세스 이어서 SiO2를 제거하기 위한 수소 플루오라이드 (HF) 습식 에칭 프로세스 동안 제거된 실리콘 카바이드 막의 양을 보여준다. 구체적으로, 실리콘 카바이드 막은 400 ℃에서 30 초의 O2 플라즈마 처리 및 HF 욕 (bath) 에서 10 분의 딥핑 (dipping) 에 노출된다. 표 1에서, X는 약 10 초 내지 약 200 초의 값일 수 있고, 그리고 Y는 약 5 초 내지 약 50 초의 값일 수 있다. 표 1의 결과들은 처리 사이클 각각에 대해 보다 긴 처리 시간으로 실리콘 카바이드 막의 중심에서 막 손실량이 감소한다는 것을 보여준다. 부가적으로, 실리콘 카바이드 막의 중심에서 막 손실량은 증착 사이클 각각에 대해 보다 짧은 증착 시간들로 감소한다. 따라서, 증착 사이클 당 보다 얇은 층들은 처리된 실리콘 카바이드 막의 에칭 내성 및 화학적 안정성을 개선한다.
막 층 당 증착 시간 층 당 처리 시간 (정규화된) 중심 막 제거
k = 4.1 막 2X Y 1.00
2X 2Y 0.68
2X 3Y 0.55
X Y 0.56
X 2Y 0.44
X 3Y 0.40
k = 4.2 막 2X Y 1.00
2X 3Y 0.51
X Y 0.62
X 2Y 0.51
X 3Y 0.43
장치
본 개시의 일 양태는 본 명세서에 기술된 방법들을 달성하도록 구성된 장치이다. 적합한 장치는 프로세스 동작들을 달성하기 위한 하드웨어 및 본 개시에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 일부 실시예들에서, 전술한 프로세스 동작들을 수행하기 위한 장치는 리모트 플라즈마 소스를 포함할 수 있다. 리모트 플라즈마 소스는 직접 플라즈마와 비교하여 순한 반응 조건들을 제공한다. 적합한 리모트 플라즈마 장치의 예는 2013년 10월 24일 출원된 미국 특허 출원번호 제 14/062,648 호에 기술되고, 전체 내용이 모든 목적들을 위해 참조로서 본 명세서에 인용된다.
도 3은 특정한 실시예들에 따른 리모트 플라즈마 장치의 개략도를 나타낸다. 디바이스 (300) 는 샤워헤드 어셈블리 (320) 를 갖는 반응 챔버 (310) 를 포함한다. 반응 챔버 (310) 내부에서, 기판 (330) 이 스테이지 또는 페데스탈 (335) 상에 놓인다. 일부 실시예들에서, 페데스탈 (335) 은 가열/냉각 엘리먼트와 피팅 (fit) 될 수 있다. 제어기 (340) 가 디바이스 (300) 의 동작을 제어하기 위해 디바이스 (300) 의 컴포넌트들에 연결될 수도 있다. 예를 들어, 제어기 (340) 는 디바이스 (300) 의 동작들을 위한 프로세스 조건들, 예컨대 온도 프로세스 조건들 및/또는 압력 프로세스 조건들을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 일부 실시예들에서, 제어기 (340) 는 전구체 가스, 공-반응물질 가스, 소스 가스, 및 캐리어 가스의 플로우 레이트들을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 제어기 (340) 는 증착 사이클에서 증착 시간 및 처리 사이클에서 처리 시간을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 이에 더하여, 제어기 (340) 는 증착 사이클 또는 처리 사이클을 위한 압력, RF 전력, 가스 플로우, 및 가스 조성을 조정하기 위한 인스트럭션들을 포함할 수도 있다.
동작 동안, 가스들 또는 가스 혼합물들이 반응 챔버 (310) 에 커플링된 하나 이상의 가스 유입구들을 통해 반응 챔버 (310) 내로 도입된다. 일부 실시예들에서, 2 이상의 가스 유입구들이 반응 챔버 (310) 에 커플링된다. 제 1 가스 유입구 (355) 는 반응 챔버 (310) 에 커플링될 수 있고 용기 (350) 에 연결될 수 있고, 제 2 가스 유입구 (365) 는 반응 챔버 (310) 에 커플링될 수 있고 리모트 플라즈마 소스 (360) 에 연결될 수 있다. 리모트 플라즈마 구성들을 포함하는 실시예들에서, 전구체들 및 리모트 플라즈마 소스에서 생성된 라디칼 종을 위한 전달 라인들은 분리된다. 따라서, 전구체들 및 라디칼 종은 기판 (330) 에 도달하기 전에 실질적으로 상호작용하지 않는다.
하나 이상의 라디칼 종은 리모트 플라즈마 소스 (360) 에서 생성될 수도 있고 제 2 가스 유입구 (365) 를 통해 반응 챔버 (310) 로 들어가도록 구성될 수도 있다. 임의의 타입의 플라즈마 소스가 라디칼 종을 생성하기 위해 리모트 플라즈마 소스 (360) 에서 사용될 수도 있다. 이는, 이로 제한되는 것은 아니지만, 용량 결합 플라즈마들, 유도 결합 플라즈마들, 마이크로파 플라즈마들, DC 플라즈마들, 및 레이저-생성된 플라즈마들을 포함한다. 용량 결합 플라즈마의 예는 RF (radio frequency) 플라즈마일 수 있다. 고-주파수 플라즈마는 13.56 ㎒ 이상에서 동작하도록 구성될 수 있다. 이러한 리모트 플라즈마 소스 (360) 의 예는 California, Fremont 소재의 Lam Research Corporation에 의해 제작된 GAMMA®일 수 있다. 이러한 RF 리모트 플라즈마 소스 (360) 의 또 다른 예는 Massachusetts, Wilmington 소재의 MKS Instruments에 의해 제작된 Astron®일 수 있고, 440 ㎑에서 동작할 수 있고 하나 이상의 기판들을 동시에 프로세싱하기 위해 보다 대형의 장치에 볼트 결합된 서브유닛으로서 제공될 수 있다. 일부 실시예들에서, 마이크로파 플라즈마가 또한 MKS Instruments에 의해 제작된 Astex®와 같은 리모트 플라즈마 소스 (360) 로서 사용될 수 있다. 마이크로파 플라즈마는 2.45 ㎓의 주파수에서 동작하도록 구성될 수 있다. 리모트 플라즈마 소스로 제공된 가스는 수소, 질소, 산소, 및 본 명세서의 다른 곳에서 언급된 바와 같은 다른 가스들을 포함할 수도 있다. 특정한 실시예들에서, 수소는 헬륨과 같은 캐리어 가스에 제공된다. 예로서, 수소 가스는 약 1 내지 10 ％의 수소의 농도의 헬륨 캐리어에 제공될 수도 있다.
전구체들은 용기 (350) 내에 제공될 수 있고 제 1 가스 유입구 (355) 를 통해 샤워헤드 (320) 로 공급될 수 있다. 샤워헤드 (320) 는 반응 챔버 (310) 내로 기판 (330) 을 향해 전구체들을 분산시킨다. 기판 (330) 은 샤워헤드 (320) 밑에 위치될 수 있다. 샤워헤드 (320) 는 임의의 적합한 형상을 가질 수 있고, 가스들을 기판 (330) 으로 분산시키기 위한 임의의 수 및 배열의 포트들을 가질 수도 있다고 인식될 것이다. 전구체들은 제어된 플로우 레이트로 샤워헤드 (320) 로 궁극적으로 기판 (330) 으로 공급될 수 있다.
리모트 플라즈마 소스 (360) 에서 형성된 하나 이상의 라디칼 종은 기판 (330) 을 향해 가스 상으로 반송될 수 있다. 하나 이상의 라디칼 종은 제 2 가스 유입구 (365) 를 통해 반응 챔버 (310) 내로 흐를 수 있다. 도 3에 예시된 바와 같이 제 2 가스 유입구 (365) 가 기판 (330) 의 표면에 직교할 필요는 없다는 것이 이해된다. 특정한 실시예들에서, 제 2 가스 유입구 (365) 는 기판 (330) 바로 위 또는 다른 위치들에 있을 수 있다. 리모트 플라즈마 소스 (360) 와 반응 챔버 (310) 사이의 거리는 리모트 플라즈마 소스 (360) 에서 생성된 이온화된 종은 실질적으로 중성화되지만, 실질적으로 저 에너지 상태들인 적어도 일부 라디칼 종은 기판 (330) 에 인접한 환경에 남아 있도록 순한 반응 조건들을 제공하도록 구성될 수 있다. 이러한 저 에너지 상태 라디칼 종은 안정한 화합물들을 형성하기 위해 재결합되지 않는다. 리모트 플라즈마 소스 (360) 와 반응 챔버 (310) 사이의 거리는 (예를 들어, 소스 RF 전력 레벨에 의해 부분적으로 결정된) 플라즈마의 침투성 (aggressiveness), 플라즈마 내 가스의 밀도 (예를 들어, 고농도의 수소 원자들이 있다면, 이들 중 상당한 분획은 반응 챔버 (310) 에 도달하기 전 H2를 형성하도록 재결합할 수도 있음), 및 다른 인자들의 함수일 수 있다. 일부 실시예들에서, 리모트 플라즈마 소스 (360) 와 반응 챔버 (310) 사이의 거리는 약 1 ㎝ 내지 30 ㎝, 예컨대 약 5 ㎝ 또는 약 15 ㎝일 수 있다.
일부 실시예들에서, 주 실리콘-함유 전구체 또는 수소 라디칼이 아닌, 공-반응물질이 증착 사이클 또는 처리 사이클 동안 도입된다. 일부 구현예들에서, 장치는 제 2 가스 유입구 (365) 를 통해 공-반응물질을 도입하도록 구성되고, 이 경우, 공-반응물질은 적어도 부분적으로 플라즈마로 변환된다. 일부 구현예들에서, 장치는 제 1 가스 유입구 (355) 를 통해 샤워헤드 (320) 를 통해 공-반응물질을 도입하도록 구성된다. 공-반응물질의 예들은 산소, 질소, 암모니아, 이산화탄소, 일산화탄소, 등을 포함한다.
제어기 (340) 는 디바이스 (300) 의 동작을 위한 프로세스 조건들을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 제어기 (340) 는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 프로세서는 CPU 또는 컴퓨터, 아날로그 입력/출력 접속부들 및/또는 디지털 입력/출력 접속부들, 스텝퍼 모터 제어기 보드들, 등을 포함할 수도 있다. 적절한 제어 동작들을 구현하기 위한 인스트럭션들은 프로세서 상에서 실행된다. 이들 인스트럭션들은 제어기 (340) 와 연관된 메모리 디바이스들 상에 저장될 수도 있거나 네트워크를 통해 제공될 수도 있다.
특정한 실시예들에서, 제어기 (340) 는 본 명세서에 기술된 반도체 프로세싱 디바이스 (300) 의 모든 또는 대부분의 액티비티들을 제어한다. 예를 들어, 제어기 (340) 는 실리콘 카바이드 막을 증착하는 것 및 실리콘 카바이드 막을 치밀화하도록 실리콘 카바이드 막을 처리하는 것과 연관된 반도체 프로세싱 디바이스 (300) 의 모든 또는 대부분의 액티비티들을 제어할 수도 있다. 제어기 (340) 는 타이밍, 가스 조성, 가스 플로우 레이트들, 챔버 압력, 챔버 온도, RF 전력 레벨들, 기판 위치 및/또는 다른 파라미터들을 제어하기 위한 인스트럭션들의 세트들을 포함하는 시스템 제어 소프트웨어를 실행할 수도 있다. 제어기 (340) 와 연관된 메모리 디바이스들 상에 저장된 다른 컴퓨터 프로그램들, 스크립트들, 또는 루틴들이 일부 실시예들에서 채용될 수도 있다. 기판 (330) 에 인접한 환경에서 상대적으로 순한 반응 조건들을 제공하기 위해, RF 전력 레벨들, 리모트 플라즈마 영역으로의 가스 플로우 레이트, 및 플라즈마 점화 (ignition) 타이밍과 같은 파라미터들이 제어기 (340) 에 의해 조정되고 유지될 수 있다. 부가적으로, 기판 위치를 조정하는 것은 기판 (330) 에 인접한 환경에서 고-에너지 라디칼 종의 존재를 더 감소시킬 수도 있다. 멀티-스테이션 리액터에서, 제어기 (340) 는 상이한 장치 스테이션들에 대해 상이하거나 동일한 인스트럭션들을 포함할 수도 있어서, 장치 스테이션들로 하여금 독립적으로 또는 동기하여 동작하게 한다.
일부 실시예들에서, 제어기 (340) 는 반응 챔버 (310) 내에 기판 (330) 을 제공하는 동작, 기판 (330) 상에 제 1 두께의 실리콘 카바이드 막을 증착하는 동작, 제 1 두께의 실리콘 카바이드 막을 리모트 수소 플라즈마 처리에 노출하는 동작, 제 2 두께의 실리콘 카바이드 막을 제 1 두께의 실리콘 카바이드 막 위에 증착하는 동작, 및 제 2 두께의 실리콘 카바이드 막을 리모트 수소 플라즈마 처리에 노출하는 동작과 같은 동작들을 수행하기 위한 인스트럭션들을 포함할 수도 있다. 일부 실시예들에서, 제 1 두께 및 제 2 두께의 실리콘 카바이드 막을 리모트 수소 플라즈마 처리에 노출하는 동작은 리모트 플라즈마 소스 (360) 로부터 실질적으로 저 에너지 상태의 수소의 하나 이상의 라디칼들을 흘리는 동작을 포함한다.
일부 실시예들에서, 장치는 제어기 (340) 와 연관된 사용자 인터페이스를 포함할 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
상기 동작들을 제어하기 위한 컴퓨터 프로그램 코드는 임의의 종래의 컴퓨터 판독가능 프로그래밍 언어: 예를 들어, 어셈블리어, C, C++, Pascal, Fortran, 기타, 등으로 작성될 수 있다. 컴파일링된 객체 코드 또는 스크립트가 프로그램에서 식별된 태스크들을 수행하도록 프로세서에 의해 실행된다.
프로세스를 모니터링하기 위한 신호들이 시스템 제어기의 아날로그 입력 접속부 및/또는 디지털 입력 접속부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세싱 시스템의 아날로그 출력 접속부 및 디지털 출력 접속부 상에 출력된다.
일반적으로, 본 명세서에 기술된 방법들은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 과 같은 반도체 프로세싱 장비를 포함하는 시스템들 상에서 수행될 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 일반적으로, 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭된다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 처리 시간들, 증착 시간들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들 (예를 들어, 실리콘 카바이드), 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 제어기는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
본 명세서에 기술된 실리콘 카바이드 증착 및 처리에 더하여, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
상기 기술된 장치/프로세스는 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위한 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 툴들/프로세스들이 공통 제조 설비에서 함께 사용되거나 실행될 것이다. 막의 리소그래픽 패터닝은 통상적으로 동작 각각이 다수의 가능한 툴들을 사용하여 인에이블되는, 다음 동작들: (1) 스핀-온 또는 스프레이-온 툴을 사용하여 워크피스, 즉, 기판 상에 포토레지스트의 도포하는 동작; (2) 핫 플레이트 또는 노 또는 UV 경화 툴을 사용하여 포토레지스트를 경화하는 동작; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광 또는 UV 광 또는 x-레이 광에 포토레지스트를 노출하는 동작; (4) 레지스트를 선택적으로 제거하여 습식 벤치와 같은 툴을 사용하여 패터닝하도록 레지스트를 현상하는 동작; (5) 건식 또는 플라즈마-보조 에칭 툴을 사용하여 아래에 놓인 막 또는 워크피스로 레지스트 패턴을 전사하는 동작; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 동작 중 일부 또는 전부를 포함한다.
적용예들
본 개시는 치밀화된 실리콘 카바이드 막들을 포함하는, 고품질 실리콘 카바이드 막들에 대한 이하의 적용예들을 참조하여 더 이해될 수도 있고, 이 적용예들은 순수하게 예들로서 역할을 하도록 의도된다. 본 개시는 본 개시의 양태들의 단순한 예시들인, 특정한 적용에들에 의한 범위로 제한된다.
일부 실시예들에서, 실리콘 카바이드 막은 노출된 구리 위에 증착될 수도 있다. 실리콘 카바이드 막 증착시, 기판에 인접한 반응 조건들은 O2, O3, 및 CO2, 이들의 라디칼들을 포함하는 산화제들이 없을 수 있다. 따라서, 실리콘 카바이드 막은 (예를 들어, 산화 제2구리 (cupric oxide) 를 생성하는) 구리를 산화하지 않고 노출된 구리 위에 바로 증착될 수도 있다. 이러한 막들은 에칭 정지 층들로서 역할을 할 수 있고, 이는 또한 구리 확산 배리어들로서 역할을 할 수 있다. 실리콘 카바이드 막의 존재는 확산 배리어로서 역할을 하도록 우수한 누설 속성들을 갖고 충분히 저 유전 상수를 제공할 수 있다. 실리콘 카바이드 막은 자체로 또는 이중층 스택 (예를 들어, 노출된 구리 위에 증착된 실리콘 카바이드/SiCN 이중층), 으로서 또는 등급화된 막 (예를 들어, 등급화된 SiCO 막) 으로서 또는 다중층 스택 (예를 들어, 다중-층 SiCO 막) 으로서 에칭 정지 및/또는 확산 배리어일 수 있다. 일부 실시예들에서, 실리콘 카바이드 막은 통상적으로 다마신 프로세스에 의해 생성되는 인접한 금속화 층들 사이에 배치될 수 있다. 실리콘 카바이드 막은 에칭을 견딜 수 있고 유전체 재료의 인접한 영역들 내로 구리 이온들의 확산을 최소화하기 충분히 치밀할 수 있다. 일부 실시예들에서, 실리콘 카바이드 막을 위해 채용된 전구체는 비-고리형일 수 있다. 비-고리형 전구체들은 PMDSO 또는 TMDSO를 포함할 수 있다. 비-고리형 전구체는 밀폐 (hermetic) 또는 확산 배리어로서 역할을 하도록 충분히 고 밀도를 제공할 수 있다. 일부 실시예들에서, 질소는 질소-함유 전구체들 또는 플라즈마 활성화 질소-함유 라디칼들, 예컨대 원소적 질소 라디칼들 또는 아민 라디칼들을 채용함으로써 막 내로 통합될 수도 있다.
일부 실시예들에서, 실리콘 카바이드 막은 금속 구조체들 또는 반도체 구조체들에 인접한 수직 구조체들로서 증착될 수도 있다. 실리콘 카바이드의 증착은 수직 구조체들을 생성하기 위해 금속 구조체 또는 반도체 구조체의 측벽들을 따라 우수한 단차 커버리지를 제공한다. 특정한 실시예들에서, 수직 구조체들은 스페이서들 또는 라이너들로서 지칭될 수도 있다. 도 1b는 트랜지스터의 게이트 전극 구조체의 측벽들 상에 증착된 실리콘 카바이드 라이너들의 단면을 예시한다. 도 1b에 예시된 바와 같이, 트랜지스터는 소스 (112) 및 드레인 (113) 을 갖는 실리콘 기판 (110) 을 사용한 CMOS 트랜지스터일 수 있다. 게이트 유전체 (114) 는 실리콘 기판 (110) 위에 증착될 수 있고, 그리고 게이트 전극은 트랜지스터를 형성하기 위해 게이트 유전체 (115) 위에 증착될 수 있다. 실리콘 카바이드 라이너들 (111) 은 게이트 유전체 (115) 및 게이트 유전체 (114) 의 측벽들 상에 증착될 수 있다. 또 다른 예에서, 도 1c는 에어 갭 타입 금속화 층의 노출된 구리 라인들의 측벽들 상에 증착된 실리콘 카바이드의 단면을 예시한다. 에어 갭들 (120) 은 층의 유효 k-값을 감소시킬 수 있는 구리 라인들 (122) 사이에 집적 회로 층으로 도입될 수 있다. 실리콘 카바이드 라이너들 (121) 은 구리 라인들 (122) 의 측벽들 상에 증착될 수 있고, 비컨포멀 유전체 층 (123) 이 에어 갭들 (120), 라이너들 (121), 및 구리 라인들 (122) 상에 증착될 수 있다. 이러한 에어 갭 타입 금속화 층들의 예들은 Fei Wang 등의 미국 특허 제 2004/0232552 호에 기술될 수 있고, 전체가 모든 목적들을 위해 참조로서 본 명세서에 참조로서 인용된다.
일부 실시예들에서, 실리콘 카바이드 막은 패터닝된 다공성 유전체 재료들의 측벽들 상에 증착될 수도 있다. ULK 유전체 재료들은 다공성 구조체로부터 이루어질 수 있다. 이러한 재료들의 기공들은 탄탈룸 (Ta) 과 같은 금속 함유 확산 배리어들의 증착을 포함하여 후속하는 층들의 증착 동안 금속의 진입 (ingress) 을 위한 영역들을 제공할 수 있다. 너무 많은 금속이 유전체 재료 내로 이주하면, 유전체 재료는 인접한 구리 금속화 라인들 사이에 쇼트 회로를 제공할 수도 있다. 도 1d는 다공성 유전체 재료들에 대한 기공 실링제로서 실리콘 카바이드의 단면을 예시한다. 다공성 유전체 층 (132) 은 기공들 (130) 을 형성하기 위해 다공성 유전체 층 (132) 내로 절단된 복수의 트렌치들 또는 비아들을 가질 수 있다. 실리콘 카바이드 (131) 는 기공들 (130) 을 효과적으로 시일링하도록 기공들 (130) 을 따라 증착될 수 있다. 실리콘 카바이드 (131) 로 기공들 (130) 을 시일링하는 것은, 그렇지 않으면 플라즈마를 사용한 다른 시일링 기법들에 의해 초래될 수도 있는 다공성 유전체 층 (132) 을 손상시키는 것을 방지할 수 있다. 실리콘 카바이드 (131) 는 기공 실링제로서 충분히 치밀할 수 있고 PMDSO 및 TMDSO와 같은 비-고리형 실리콘 함유 전구체들을 포함할 수도 있다. 일부 실시예들에서, 다공성 유전체 층 (132) 과 같은 에칭된 유전체 재료가 먼저, 다공성 유전체 층 (132) 을 UV 복사선 및 환원제에 노출하는, "k-복구 (recovery)" 프로세스에 의해 처리될 수도 있다. 이 복구 프로세스는 Varadarajan 등이 공동으로 소유한 미국 특허 공보 제 2011/0111533 호에 더 기술되고, 전체가 모든 목적들을 위해 참조로서 본 명세서에 인용된다. 또 다른 "k-복구" 프로세스에서, 다공성 유전체 층 (132) 은 UV 복사선 및 화학적 실릴화제 (silylating agent) 에 노출될 수 있다. 이 복구 프로세스는 Varadarajan 등이 공동으로 소유한 미국 특허 공보 제 2011/0117678 호에 더 기술되고, 전체가 모든 목적들을 위해 참조로서 본 명세서에 인용된다. 기공들 (130) 을 표면이 보다 친수성이 되게 하고 재료의 단층 (monolayer) 을 제공하는, 복구 처리에 노출한 후, 컨포멀하게 증착된 실리콘 카바이드 (131) 의 층이 다공성 유전체 층 (132) 의 기공들을 효과적으로 시일링하도록 증착될 수 있다.
일부 실시예들에서, 실리콘 카바이드 막은 ULK 유전체 재료 자체로서 증착될 수도 있다. ULK 유전체들은 2.5보다 낮은 유전 상수를 갖는 재료들로 관습적으로 규정되었다. 이러한 구성들에서, ULK 실리콘 카바이드의 ULK 유전체 재료는 다공성 유전체 층일 수 있다. 유전체 층의 기공들은 고리형 실록산들 및 실세스퀴녹산들을 포함하는, 고리형 또는 케이지된 전구체 분자들을 사용함으로써 도입될 수 있다. 일 예에서, 실리콘 카바이드의 ULK 유전체 층의 다공성은 약 20 ％ 내지 50 ％일 수 있다. 또한, ULK 유전체 층은 약 100 Å 미만, 예컨대 약 5 Å 내지 20 Å의 평균 기공 사이즈를 가질 수 있다. 예를 들어, 사이클로실록산 링은 약 6.7 Å의 반경을 가질 수 있다. 기공들의 수 및 사이즈를 증가시키는 것은 유전 상수를 하강시킬 수 있지만, 매우 기공성이라면 유전체 층의 기계적 무결성은 절충될 수 있다.
전술한 바는 명확성 및 이해의 목적들을 위해 다소 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 기술된 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의한다. 이에 따라, 기술된 실시예들은 예시적이고 비제한적인 것으로 간주되어야 한다.

Claims (35)

  1. 실리콘 카바이드 막을 치밀화하는 방법에 있어서,
    반응 챔버 내에 기판을 제공하는 단계;
    실리콘 카바이드 막을 증착하는 프로세스의 제 1 단계에서 상기 기판 상에 제 1 두께의 실리콘 카바이드 재료를 증착하는 단계로서, 상기 제 1 두께의 실리콘 카바이드 재료를 증착하는 단계는,
    (a) 하나 이상의 실리콘 함유 전구체들을 상기 반응 챔버 내로 흘리는 동작; 및
    (b) 상기 하나 이상의 실리콘 함유 전구체들과 반응시키도록 리모트 플라즈마 소스로부터 생성된 하나 이상의 수소 라디칼들을 제 1 시간 기간 동안 흘리는 동작을 포함하는, 상기 제 1 두께의 실리콘 카바이드 재료를 증착하는 단계;
    상기 제 1 두께의 상기 실리콘 카바이드 재료를 리모트 수소 플라즈마 처리에 노출하는 단계로서, 상기 제 1 두께의 상기 실리콘 카바이드 재료는 상기 실리콘 카바이드 막을 증착하는 프로세스 동안 치밀화되는, 상기 리모트 수소 플라즈마 처리에 노출하는 단계;
    상기 실리콘 카바이드 막을 증착하는 프로세스의 제 2 단계에서 상기 제 1 두께의 상기 실리콘 카바이드 재료 위에 제 2 두께의 상기 실리콘 카바이드 재료를 증착하는 단계; 및
    상기 제 2 두께의 상기 실리콘 카바이드 재료를 리모트 수소 플라즈마 처리에 노출하는 단계로서, 상기 제 2 두께의 상기 실리콘 카바이드 재료는 상기 실리콘 카바이드 막을 증착하는 프로세스에서 치밀화되는, 상기 리모트 수소 플라즈마 처리에 노출하는 단계를 포함하는, 실리콘 카바이드 막을 치밀화하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 두께 및 상기 제 2 두께 각각은 5 Å 내지 30 Å인, 실리콘 카바이드 막을 치밀화하는 방법.
  3. 제 1 항에 있어서,
    상기 제 2 두께의 상기 실리콘 카바이드 재료를 증착하는 단계는, 상기 동작 (a) 및 상기 동작 (b) 를 제 2 시간 기간 동안 반복하는 것을 포함하는, 실리콘 카바이드 막을 치밀화하는 방법.
  4. 제 3 항에 있어서,
    상기 하나 이상의 실리콘 함유 전구체들 각각은 (i) 하나 이상의 실리콘-수소 결합들 및/또는 실리콘-실리콘 결합들, 그리고 (ii) 하나 이상의 실리콘-탄소 결합들, 실리콘-질소 결합들, 및/또는 실리콘-산소 결합들을 갖는, 실리콘 카바이드 막을 치밀화하는 방법.
  5. 제 4 항에 있어서,
    상기 하나 이상의 실리콘 함유 전구체들 각각은 고리형 실록산, 선형 실록산, 알콕시 실란, 알킬 실란, 및 실라잔으로 구성된 그룹으로부터 선택되는, 실리콘 카바이드 막을 치밀화하는 방법.
  6. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 시간 기간은 상기 제 2 시간 기간과 상이한, 실리콘 카바이드 막을 치밀화하는 방법.
  7. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 시간 기간은 상기 제 2 시간 기간과 동일한, 실리콘 카바이드 막을 치밀화하는 방법.
  8. 제 1 항에 있어서,
    상기 제 1 두께의 상기 실리콘 카바이드 재료를 리모트 수소 플라즈마 처리에 노출하는 단계는,
    (c) 수소 소스 가스를 리모트 플라즈마 소스 내로 흘리는 동작;
    (d) 상기 수소 소스 가스와 함께 불활성 가스를 흘리는 동작;
    (e) 상기 수소 소스 가스로부터, 상기 리모트 플라즈마 소스 내에서 수소 라디칼들을 생성하는 동작; 및
    (f) 상기 수소 라디칼들을 상기 제 1 두께의 상기 실리콘 카바이드 재료로 흘리는 동작을 포함하고, 상기 제 2 두께의 상기 실리콘 카바이드 재료를 리모트 수소 플라즈마 처리에 노출하는 단계는 상기 제 2 두께의 상기 실리콘 카바이드 재료에 대해 상기 동작 (c) 내지 상기 동작 (f) 를 반복하는 것을 포함하는, 실리콘 카바이드 막을 치밀화하는 방법.
  9. 제 8 항에 있어서,
    상기 불활성 가스는 헬륨이고, 상기 헬륨 내 상기 수소 소스 가스는 1 내지 10 ％의 수소 농도를 갖는, 실리콘 카바이드 막을 치밀화하는 방법.
  10. 제 8 항에 있어서,
    상기 수소 라디칼들 중 적어도 90 ％는 바닥 상태의 수소 라디칼들인, 실리콘 카바이드 막을 치밀화하는 방법.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 제 1 두께의 상기 실리콘 카바이드 재료를 리모트 수소 플라즈마 처리에 노출하는 단계는,
    (g) 상기 소스 가스와 함께 공-반응물질 가스를 흘리는 동작을 더 포함하고, 상기 공-반응물질 가스는 산소 (O2), 질소 (N2), 이산화탄소 (CO2), 일산화탄소 (CO), 물 (H2O), 메탄올 (CH3OH), 오존 (O3), 아산화질소 (N2O), 암모니아 (NH3), 디아젠 (diazene) (N2H2), 메탄 (CH4), 에탄 (C2H6), 아세틸렌 (C2H2), 에틸렌 (C2H4), 디보란 (B2H6), 또는 이들의 조합들을 포함하고, 상기 제 2 두께의 상기 실리콘 카바이드 재료를 리모트 수소 플라즈마 처리에 노출하는 단계는 상기 제 2 두께의 상기 실리콘 카바이드 재료에 대해 상기 동작 (g) 를 반복하는 것을 더 포함하는, 실리콘 카바이드 막을 치밀화하는 방법.
  12. 제 11 항에 있어서,
    상기 공-반응물질 가스는 O2 또는 N2를 포함하는, 실리콘 카바이드 막을 치밀화하는 방법.
  13. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 두께 및 상기 제 2 두께의 상기 실리콘 카바이드 재료를 리모트 수소 플라즈마 처리에 노출하는 단계 전에, 상기 실리콘 카바이드 막은 (1) Si-O 및/또는 Si-C 결합들, 및 (2) 말단 CH3 결합들, Si-OH 결합들, 및/또는 Si-H 결합들을 포함하는, 실리콘 카바이드 막을 치밀화하는 방법.
  14. 제 13 항에 있어서,
    상기 리모트 수소 플라즈마 처리는 상기 실리콘 카바이드 막 내에서 Si-O 및/또는 Si-C 결합들의 수를 상승시키고, 그리고 상기 말단 CH3 결합들, Si-OH 결합들, 및/또는 Si-H 결합들의 수를 감소시키도록 구성되는, 실리콘 카바이드 막을 치밀화하는 방법.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9234276B2 (en) 2013-05-31 2016-01-12 Novellus Systems, Inc. Method to obtain SiC class of films of desired composition and film properties
US10325773B2 (en) 2012-06-12 2019-06-18 Novellus Systems, Inc. Conformal deposition of silicon carbide films
US10832904B2 (en) 2012-06-12 2020-11-10 Lam Research Corporation Remote plasma based deposition of oxygen doped silicon carbide films
US10297442B2 (en) 2013-05-31 2019-05-21 Lam Research Corporation Remote plasma based deposition of graded or multi-layered silicon carbide film
US9997405B2 (en) 2014-09-30 2018-06-12 Lam Research Corporation Feature fill with nucleation inhibition
US20160314964A1 (en) 2015-04-21 2016-10-27 Lam Research Corporation Gap fill using carbon-based films
WO2017171488A1 (ko) * 2016-03-31 2017-10-05 주식회사 엘지화학 배리어 필름의 제조 방법
US10002787B2 (en) 2016-11-23 2018-06-19 Lam Research Corporation Staircase encapsulation in 3D NAND fabrication
JP6817845B2 (ja) * 2017-02-22 2021-01-20 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
US10354883B2 (en) 2017-10-03 2019-07-16 Mattson Technology, Inc. Surface treatment of silicon or silicon germanium surfaces using organic radicals
EP3514129A1 (en) * 2018-01-18 2019-07-24 Heraeus GMSI LLC Process for manufacturing a silicon carbide coated body
JP6862384B2 (ja) * 2018-03-21 2021-04-21 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
CN112219266B (zh) 2018-04-13 2024-06-25 玛特森技术公司 以使用烷基卤化物生成的反应性核素处理工件
US10741442B2 (en) 2018-05-31 2020-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer formation for conductive feature
WO2019240930A1 (en) * 2018-06-11 2019-12-19 Mattson Technology, Inc. Generation of hydrogen reactive species for processing of workpieces
US10840087B2 (en) 2018-07-20 2020-11-17 Lam Research Corporation Remote plasma based deposition of boron nitride, boron carbide, and boron carbonitride films
CN112313777A (zh) 2018-10-15 2021-02-02 玛特森技术公司 用于选择性亲水表面处理的臭氧
US11848199B2 (en) 2018-10-19 2023-12-19 Lam Research Corporation Doped or undoped silicon carbide deposition and remote hydrogen plasma exposure for gapfill
US10950416B2 (en) 2018-11-16 2021-03-16 Mattson Technology, Inc. Chamber seasoning to improve etch uniformity by reducing chemistry
US10403492B1 (en) * 2018-12-11 2019-09-03 Mattson Technology, Inc. Integration of materials removal and surface treatment in semiconductor device fabrication
JP7311628B2 (ja) * 2019-04-30 2023-07-19 マトソン テクノロジー インコーポレイテッド メチル化処理を使用した選択的な堆積
WO2020227505A1 (en) 2019-05-07 2020-11-12 Entegris, Inc. Method for forming carbon rich silicon-containing films
CN110684966A (zh) * 2019-10-16 2020-01-14 江苏鲁汶仪器有限公司 一种pecvd方式生长致密薄膜的方法
CN112802737A (zh) * 2019-11-13 2021-05-14 东京毅力科创株式会社 基片处理方法和基片处理装置
US11276573B2 (en) * 2019-12-04 2022-03-15 Applied Materials, Inc. Methods of forming high boron-content hard mask materials
CN112201570A (zh) * 2020-09-24 2021-01-08 上海华力集成电路制造有限公司 一种减少光刻胶中毒的工艺方法
KR20230014059A (ko) * 2021-07-20 2023-01-27 에이에스엠 아이피 홀딩 비.브이. 실리콘 카바이드 층을 포함한 구조체를 형성하는 방법
WO2023184165A1 (zh) * 2022-03-29 2023-10-05 华中科技大学 通孔填充方法及通孔填充装置
CN115522180A (zh) * 2022-09-20 2022-12-27 苏州源展材料科技有限公司 一种低介电常数的硅基薄膜的制备方法及其应用

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120122302A1 (en) 2010-11-03 2012-05-17 Applied Materials, Inc. Apparatus And Methods For Deposition Of Silicon Carbide And Silicon Carbonitride Films
US20130330932A1 (en) 2009-12-04 2013-12-12 Novellus Systems, Inc. Hardmask materials
US20160276140A1 (en) 2013-10-24 2016-09-22 Lam Research Corporation Ground state hydrogen radical sources for chemical vapor deposition of silicon-carbon-containing films

Family Cites Families (181)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA868641A (en) 1971-04-13 L. Cuomo Jerome Method for etching silicon nitride films with sharp edge definition
US4177474A (en) 1977-05-18 1979-12-04 Energy Conversion Devices, Inc. High temperature amorphous semiconductor member and method of making the same
AU549925B2 (en) 1983-11-28 1986-02-20 Nitsuko Ltd. Automatic telephone hold releasing circuit
JP2736380B2 (ja) 1987-08-11 1998-04-02 株式会社豊田中央研究所 炭化珪素質材料の製造方法及び原料組成物
US5034355A (en) 1987-10-28 1991-07-23 Kabushiki Kaisha Toyota Chuo Kenkyusho Tough silicon carbide composite material containing fibrous boride
US4895789A (en) 1988-03-29 1990-01-23 Seiko Instruments Inc. Method of manufacturing non-linear resistive element array
DE3811567A1 (de) 1988-04-07 1989-10-19 Wacker Chemie Gmbh Verfahren zur herstellung von organopolysilanen
US5464699A (en) 1988-04-18 1995-11-07 Alloy Surfaces Co. Inc. Pyrophoric materials and methods for making the same
KR940003787B1 (ko) 1988-09-14 1994-05-03 후지쓰 가부시끼가이샤 박막 형성장치 및 방법
US5739579A (en) 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
US5324690A (en) 1993-02-01 1994-06-28 Motorola Inc. Semiconductor device having a ternary boron nitride film and a method for forming the same
FR2713666B1 (fr) 1993-12-15 1996-01-12 Air Liquide Procédé et dispositif de dépôt à basse température d'un film contenant du silicium sur un substrat métallique.
SE9501312D0 (sv) 1995-04-10 1995-04-10 Abb Research Ltd Method for procucing a semiconductor device
US6150719A (en) 1997-07-28 2000-11-21 General Electric Company Amorphous hydrogenated carbon hermetic structure and fabrication method
US6045877A (en) 1997-07-28 2000-04-04 Massachusetts Institute Of Technology Pyrolytic chemical vapor deposition of silicone films
US6624064B1 (en) 1997-10-10 2003-09-23 Applied Materials, Inc. Chamber seasoning method to improve adhesion of F-containing dielectric film to metal for VLSI application
TW437017B (en) 1998-02-05 2001-05-28 Asm Japan Kk Silicone polymer insulation film on semiconductor substrate and method for formation thereof
US6432846B1 (en) 1999-02-02 2002-08-13 Asm Japan K.K. Silicone polymer insulation film on semiconductor substrate and method for forming the film
US6881683B2 (en) 1998-02-05 2005-04-19 Asm Japan K.K. Insulation film on semiconductor substrate and method for forming same
US6383955B1 (en) 1998-02-05 2002-05-07 Asm Japan K.K. Silicone polymer insulation film on semiconductor substrate and method for forming the film
US7064088B2 (en) 1998-02-05 2006-06-20 Asm Japan K.K. Method for forming low-k hard film
US7354873B2 (en) 1998-02-05 2008-04-08 Asm Japan K.K. Method for forming insulation film
US7582575B2 (en) 1998-02-05 2009-09-01 Asm Japan K.K. Method for forming insulation film
US5958324A (en) 1998-02-06 1999-09-28 Dow Corning Corporation Method for formation of crystalline boron-doped silicon carbide and amorphous boron silicon oxycarbide fibers from polymer blends containing siloxane and boron
US6197688B1 (en) 1998-02-12 2001-03-06 Motorola Inc. Interconnect structure in a semiconductor device and method of formation
JP4151862B2 (ja) 1998-02-26 2008-09-17 キヤノンアネルバ株式会社 Ｃｖｄ装置
US6262445B1 (en) 1998-03-30 2001-07-17 Texas Instruments Incorporated SiC sidewall process
US6395150B1 (en) 1998-04-01 2002-05-28 Novellus Systems, Inc. Very high aspect ratio gapfill using HDP
US6846391B1 (en) 1998-04-01 2005-01-25 Novellus Systems Process for depositing F-doped silica glass in high aspect ratio structures
US6159871A (en) 1998-05-29 2000-12-12 Dow Corning Corporation Method for producing hydrogenated silicon oxycarbide films having low dielectric constant
JPH11354820A (ja) 1998-06-12 1999-12-24 Sharp Corp 光電変換素子及びその製造方法
US6316167B1 (en) 2000-01-10 2001-11-13 International Business Machines Corporation Tunabale vapor deposited materials as antireflective coatings, hardmasks and as combined antireflective coating/hardmasks and methods of fabrication thereof and application thereof
US20030089992A1 (en) 1998-10-01 2003-05-15 Sudha Rathi Silicon carbide deposition for use as a barrier layer and an etch stop
US6399484B1 (en) 1998-10-26 2002-06-04 Tokyo Electron Limited Semiconductor device fabricating method and system for carrying out the same
EP1056139A3 (en) 1999-05-28 2007-09-19 Sharp Kabushiki Kaisha Method for manufacturing photoelectric conversion device
CN1160186C (zh) 1999-06-03 2004-08-04 宾夕法尼亚州研究基金会 纳米尺度的组合物、复合结构、其制造和应用
DE69940114D1 (de) 1999-08-17 2009-01-29 Applied Materials Inc Oberflächenbehandlung von kohlenstoffdotierten SiO2-Filmen zur Erhöhung der Stabilität während der O2-Veraschung
US6100587A (en) 1999-08-26 2000-08-08 Lucent Technologies Inc. Silicon carbide barrier layers for porous low dielectric constant materials
US6287643B1 (en) 1999-09-30 2001-09-11 Novellus Systems, Inc. Apparatus and method for injecting and modifying gas concentration of a meta-stable or atomic species in a downstream plasma reactor
US6875687B1 (en) 1999-10-18 2005-04-05 Applied Materials, Inc. Capping layer for extreme low dielectric constant films
US6537741B2 (en) 1999-11-24 2003-03-25 Nexpress Solutions Llc Fusing belt for applying a protective overcoat to a photographic element
JP3430091B2 (ja) 1999-12-01 2003-07-28 Ｎｅｃエレクトロニクス株式会社 エッチングマスク及びエッチングマスクを用いたコンタクトホールの形成方法並びにその方法で形成した半導体装置
US6818990B2 (en) 2000-04-03 2004-11-16 Rensselaer Polytechnic Institute Fluorine diffusion barriers for fluorinated dielectrics in integrated circuits
US6417092B1 (en) 2000-04-05 2002-07-09 Novellus Systems, Inc. Low dielectric constant etch stop films
US6303476B1 (en) 2000-06-12 2001-10-16 Ultratech Stepper, Inc. Thermally induced reflectivity switch for laser thermal processing
US6794311B2 (en) 2000-07-14 2004-09-21 Applied Materials Inc. Method and apparatus for treating low k dielectric layers to reduce diffusion
US6352921B1 (en) 2000-07-19 2002-03-05 Chartered Semiconductor Manufacturing Ltd. Use of boron carbide as an etch-stop and barrier layer for copper dual damascene metallization
US6764958B1 (en) 2000-07-28 2004-07-20 Applied Materials Inc. Method of depositing dielectric films
US6774489B2 (en) 2000-08-29 2004-08-10 Texas Instruments Incorporated Dielectric layer liner for an integrated circuit structure
TW535253B (en) 2000-09-08 2003-06-01 Applied Materials Inc Plasma treatment of silicon carbide films
US6465366B1 (en) 2000-09-12 2002-10-15 Applied Materials, Inc. Dual frequency plasma enhanced chemical vapor deposition of silicon carbide layers
US6448186B1 (en) 2000-10-06 2002-09-10 Novellus Systems, Inc. Method and apparatus for use of hydrogen and silanes in plasma
US6949450B2 (en) 2000-12-06 2005-09-27 Novellus Systems, Inc. Method for integrated in-situ cleaning and subsequent atomic layer deposition within a single processing chamber
US6936533B2 (en) 2000-12-08 2005-08-30 Samsung Electronics, Co., Ltd. Method of fabricating semiconductor devices having low dielectric interlayer insulation layer
US7019399B2 (en) 2001-01-22 2006-03-28 N.V. Bekaert S.A. Copper diffusion barriers made of diamond-like nanocomposits doped with metals
US6537733B2 (en) 2001-02-23 2003-03-25 Applied Materials, Inc. Method of depositing low dielectric constant silicon carbide layers
US6455409B1 (en) 2001-02-28 2002-09-24 Advanced Micro Devices, Inc. Damascene processing using a silicon carbide hard mask
US6716770B2 (en) 2001-05-23 2004-04-06 Air Products And Chemicals, Inc. Low dielectric constant material and method of processing by CVD
KR100414156B1 (ko) 2001-05-29 2004-01-07 삼성전자주식회사 집적회로소자의 캐패시터 제조방법
US6506692B2 (en) 2001-05-30 2003-01-14 Intel Corporation Method of making a semiconductor device using a silicon carbide hard mask
US6573606B2 (en) 2001-06-14 2003-06-03 International Business Machines Corporation Chip to wiring interface with single metal alloy layer applied to surface of copper interconnect
US7057251B2 (en) 2001-07-20 2006-06-06 Reflectivity, Inc MEMS device made of transition metal-dielectric oxide materials
AU2002323040A1 (en) 2001-08-06 2003-02-24 Advanced Technology Material, Inc. Low-k dielectric thin films and chemical vapor deposition method of making same
JP4938962B2 (ja) 2001-09-14 2012-05-23 エーエスエム インターナショナル エヌ．ヴェー． ゲッタリング反応物を用いるａｌｄによる金属窒化物堆積
WO2003025805A1 (en) 2001-09-18 2003-03-27 Pro-Corp Holdings International Limited Image recognition inventory management system
US6759327B2 (en) 2001-10-09 2004-07-06 Applied Materials Inc. Method of depositing low k barrier layers
KR100420598B1 (ko) 2001-11-28 2004-03-02 동부전자 주식회사 알루미늄을 이용한 구리 확산 방지 막 형성방법
US6670715B2 (en) 2001-12-05 2003-12-30 United Microelectronics Corp. Bilayer silicon carbide based barrier
US6890850B2 (en) 2001-12-14 2005-05-10 Applied Materials, Inc. Method of depositing dielectric materials in damascene applications
US7091137B2 (en) 2001-12-14 2006-08-15 Applied Materials Bi-layer approach for a hermetic low dielectric constant layer for barrier applications
US6679978B2 (en) 2002-02-22 2004-01-20 Afg Industries, Inc. Method of making self-cleaning substrates
KR100449028B1 (ko) 2002-03-05 2004-09-16 삼성전자주식회사 원자층 증착법을 이용한 박막 형성방법
US20030194496A1 (en) 2002-04-11 2003-10-16 Applied Materials, Inc. Methods for depositing dielectric material
US6935553B2 (en) 2002-04-16 2005-08-30 Senju Metal Industry Co., Ltd. Reflow soldering method
JP4683825B2 (ja) * 2002-04-24 2011-05-18 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US6936551B2 (en) 2002-05-08 2005-08-30 Applied Materials Inc. Methods and apparatus for E-beam treatment used to fabricate integrated circuit devices
ATE322561T1 (de) 2002-05-24 2006-04-15 Schott Ag Vorrichtung für cvd-beschichtungen
US6767836B2 (en) 2002-09-04 2004-07-27 Asm Japan K.K. Method of cleaning a CVD reaction chamber using an active oxygen species
US6803313B2 (en) 2002-09-27 2004-10-12 Advanced Micro Devices, Inc. Method for forming a hardmask employing multiple independently formed layers of a pecvd material to reduce pinholes
US7749563B2 (en) 2002-10-07 2010-07-06 Applied Materials, Inc. Two-layer film for next generation damascene barrier application with good oxidation resistance
US6991959B2 (en) 2002-10-10 2006-01-31 Asm Japan K.K. Method of manufacturing silicon carbide film
JP4066332B2 (ja) 2002-10-10 2008-03-26 日本エー・エス・エム株式会社 シリコンカーバイド膜の製造方法
JP4109531B2 (ja) 2002-10-25 2008-07-02 松下電器産業株式会社 半導体装置及びその製造方法
DE10250889B4 (de) 2002-10-31 2006-12-07 Advanced Micro Devices, Inc., Sunnyvale Verbesserte SiC-Barrierenschicht für eine Kupfermetallisierungsschicht mit einem Dielektrikum mit kleinem ε und Verfahren zur Herstellung derselben
US20040084774A1 (en) 2002-11-02 2004-05-06 Bo Li Gas layer formation materials
US6975032B2 (en) 2002-12-16 2005-12-13 International Business Machines Corporation Copper recess process with application to selective capping and electroless plating
US7972663B2 (en) 2002-12-20 2011-07-05 Applied Materials, Inc. Method and apparatus for forming a high quality low temperature silicon nitride layer
US7365029B2 (en) 2002-12-20 2008-04-29 Applied Materials, Inc. Method for silicon nitride chemical vapor deposition
US6855645B2 (en) 2002-12-30 2005-02-15 Novellus Systems, Inc. Silicon carbide having low dielectric constant
US6790788B2 (en) 2003-01-13 2004-09-14 Applied Materials Inc. Method of improving stability in low k barrier layers
US7238393B2 (en) 2003-02-13 2007-07-03 Asm Japan K.K. Method of forming silicon carbide films
US7098149B2 (en) 2003-03-04 2006-08-29 Air Products And Chemicals, Inc. Mechanical enhancement of dense and porous organosilicate materials by UV exposure
US6869542B2 (en) 2003-03-12 2005-03-22 International Business Machines Corporation Hard mask integrated etch process for patterning of silicon oxide and other dielectric materials
US7208389B1 (en) 2003-03-31 2007-04-24 Novellus Systems, Inc. Method of porogen removal from porous low-k films using UV radiation
US7081673B2 (en) 2003-04-17 2006-07-25 International Business Machines Corporation Multilayered cap barrier in microelectronic interconnect structures
US7115534B2 (en) 2003-05-19 2006-10-03 Applied Materials, Inc. Dielectric materials to prevent photoresist poisoning
US7420275B1 (en) 2003-09-24 2008-09-02 Novellus Systems, Inc. Boron-doped SIC copper diffusion barrier films
US6967405B1 (en) 2003-09-24 2005-11-22 Yongsik Yu Film for copper diffusion barrier
US20050100682A1 (en) 2003-11-06 2005-05-12 Tokyo Electron Limited Method for depositing materials on a substrate
US7163896B1 (en) 2003-12-10 2007-01-16 Novellus Systems, Inc. Biased H2 etch process in deposition-etch-deposition gap fill
US7803705B2 (en) 2004-01-13 2010-09-28 Tokyo Electron Limited Manufacturing method of semiconductor device and film deposition system
US7405147B2 (en) 2004-01-30 2008-07-29 International Business Machines Corporation Device and methodology for reducing effective dielectric constant in semiconductor devices
US7381662B1 (en) 2004-03-11 2008-06-03 Novellus Systems, Inc. Methods for improving the cracking resistance of low-k dielectric materials
US7030041B2 (en) 2004-03-15 2006-04-18 Applied Materials Inc. Adhesion improvement for low k dielectrics
US7253125B1 (en) 2004-04-16 2007-08-07 Novellus Systems, Inc. Method to improve mechanical strength of low-k dielectric film using modulated UV exposure
US20050233555A1 (en) 2004-04-19 2005-10-20 Nagarajan Rajagopalan Adhesion improvement for low k dielectrics to conductive materials
JP5113982B2 (ja) 2004-04-23 2013-01-09 トヨタ自動車株式会社 金属炭化物粒子が分散した炭素複合材料の製造方法
US7285842B2 (en) 2004-04-27 2007-10-23 Polyset Company, Inc. Siloxane epoxy polymers as metal diffusion barriers to reduce electromigration
US7259090B2 (en) 2004-04-28 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Copper damascene integration scheme for improved barrier layers
US7067409B2 (en) * 2004-05-10 2006-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma treatment at film layer to reduce sheet resistance and to improve via contact resistance
US7622400B1 (en) 2004-05-18 2009-11-24 Novellus Systems, Inc. Method for improving mechanical properties of low dielectric constant materials
US20050277302A1 (en) 2004-05-28 2005-12-15 Nguyen Son V Advanced low dielectric constant barrier layers
US7282438B1 (en) 2004-06-15 2007-10-16 Novellus Systems, Inc. Low-k SiC copper diffusion barrier films
JP2006013190A (ja) 2004-06-28 2006-01-12 Rohm Co Ltd 半導体装置の製造方法
US7132374B2 (en) 2004-08-17 2006-11-07 Cecilia Y. Mak Method for depositing porous films
US7736728B2 (en) 2004-08-18 2010-06-15 Dow Corning Corporation Coated substrates and methods for their preparation
GB0423685D0 (en) 2004-10-26 2004-11-24 Dow Corning Ireland Ltd Improved method for coating a substrate
US7662355B2 (en) 2004-11-29 2010-02-16 National University Corporation Tokyo University Of Agriculture And Technology Silicon nanosized linear body and a method for producing a silicon nanosized linear body
TW200631095A (en) 2005-01-27 2006-09-01 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
JP2007053133A (ja) 2005-08-15 2007-03-01 Toshiba Corp 半導体装置及びその製造方法
US8021992B2 (en) 2005-09-01 2011-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. High aspect ratio gap fill application using high density plasma chemical vapor deposition
JP4837370B2 (ja) 2005-12-05 2011-12-14 東京エレクトロン株式会社 成膜方法
WO2007075369A1 (en) 2005-12-16 2007-07-05 Asm International N.V. Low temperature doped silicon layer formation
JP2009528690A (ja) 2006-02-28 2009-08-06 エステミクロエレクトロニクス（クロレ・２）・エスアーエス 誘電材料における金属配線
US7744746B2 (en) 2006-03-31 2010-06-29 Exxonmobil Research And Engineering Company FCC catalyst stripper configuration
US7780865B2 (en) 2006-03-31 2010-08-24 Applied Materials, Inc. Method to improve the step coverage and pattern loading for dielectric films
WO2007116492A1 (ja) 2006-03-31 2007-10-18 Fujitsu Microelectronics Limited 半導体装置の製造方法
US7528078B2 (en) 2006-05-12 2009-05-05 Freescale Semiconductor, Inc. Process of forming electronic device including a densified nitride layer adjacent to an opening within a semiconductor layer
US7851384B2 (en) 2006-06-01 2010-12-14 Applied Materials, Inc. Method to mitigate impact of UV and E-beam exposure on semiconductor device film properties by use of a bilayer film
JP5380797B2 (ja) 2006-08-21 2014-01-08 富士通株式会社 半導体デバイスの製造方法
US8956457B2 (en) 2006-09-08 2015-02-17 Tokyo Electron Limited Thermal processing system for curing dielectric films
US20080064173A1 (en) 2006-09-08 2008-03-13 United Microelectronics Corp. Semiconductor device, cmos device and fabricating methods of the same
US8053372B1 (en) 2006-09-12 2011-11-08 Novellus Systems, Inc. Method of reducing plasma stabilization time in a cyclic deposition process
US7759241B2 (en) 2006-09-15 2010-07-20 Intel Corporation Group II element alloys for protecting metal interconnects
US7550758B2 (en) 2006-10-31 2009-06-23 Atmel Corporation Method for providing a nanoscale, high electron mobility transistor (HEMT) on insulator
US7749892B2 (en) 2006-11-29 2010-07-06 International Business Machines Corporation Embedded nano UV blocking and diffusion barrier for improved reliability of copper/ultra low K interlevel dielectric electronic devices
US20080128907A1 (en) 2006-12-01 2008-06-05 International Business Machines Corporation Semiconductor structure with liner
DE102006058771B4 (de) 2006-12-12 2018-03-01 Schott Ag Behälter mit verbesserter Restentleerbarkeit und Verfahren zu dessen Herstellung
US8017522B2 (en) 2007-01-24 2011-09-13 International Business Machines Corporation Mechanically robust metal/low-κ interconnects
US7915166B1 (en) 2007-02-22 2011-03-29 Novellus Systems, Inc. Diffusion barrier and etch stop films
EP2122007A4 (en) 2007-02-27 2011-10-26 Sixtron Advanced Materials Inc METHOD FOR FORMING A FILM ON A SUBSTRATE
JP5140290B2 (ja) 2007-03-02 2013-02-06 富士フイルム株式会社 絶縁膜
TWI333676B (en) 2007-03-22 2010-11-21 United Microelectronics Corp Method for manufacturing mos transistor utilizing hybrid a hard mask
US8173537B1 (en) 2007-03-29 2012-05-08 Novellus Systems, Inc. Methods for reducing UV and dielectric diffusion barrier interaction
US20090264277A1 (en) 2007-04-17 2009-10-22 Dr. Rishi Raj Picoscale catalysts for hydrogen catalysis
TWI455203B (zh) 2007-05-03 2014-10-01 Lam Res Corp 開孔之硬遮罩及藉由開孔之硬遮罩施行之蝕刻輪廓控制
JP2009075285A (ja) 2007-09-20 2009-04-09 Fujifilm Corp 半導体デバイスの剥離液、及び、剥離方法
US8338315B2 (en) 2008-02-26 2012-12-25 Axcelis Technologies, Inc. Processes for curing silicon based low-k dielectric materials
US8124522B1 (en) 2008-04-11 2012-02-28 Novellus Systems, Inc. Reducing UV and dielectric diffusion barrier interaction through the modulation of optical properties
US20090258487A1 (en) 2008-04-14 2009-10-15 Keng-Chu Lin Method for Improving the Reliability of Low-k Dielectric Materials
CN104141112B (zh) 2008-05-07 2017-09-19 普林斯顿大学理事会 用于电子器件或其他物品上的涂层中的混合层
US8168268B2 (en) 2008-12-12 2012-05-01 Ovishinsky Innovation, LLC Thin film deposition via a spatially-coordinated and time-synchronized process
US20100081293A1 (en) 2008-10-01 2010-04-01 Applied Materials, Inc. Methods for forming silicon nitride based film or silicon carbon based film
US8637396B2 (en) * 2008-12-01 2014-01-28 Air Products And Chemicals, Inc. Dielectric barrier deposition using oxygen containing precursor
US8268722B2 (en) 2009-06-03 2012-09-18 Novellus Systems, Inc. Interfacial capping layers for interconnects
US20100317198A1 (en) * 2009-06-12 2010-12-16 Novellus Systems, Inc. Remote plasma processing of interface surfaces
US8071451B2 (en) 2009-07-29 2011-12-06 Axcelis Technologies, Inc. Method of doping semiconductors
US7989365B2 (en) 2009-08-18 2011-08-02 Applied Materials, Inc. Remote plasma source seasoning
US8178443B2 (en) 2009-12-04 2012-05-15 Novellus Systems, Inc. Hardmask materials
JP5656010B2 (ja) * 2009-12-04 2015-01-21 ノベラス・システムズ・インコーポレーテッドＮｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃｏｒｐｏｒａｔｅｄ ハードマスク膜を形成する方法およびハードマスク膜を成膜する装置
US8399350B2 (en) 2010-02-05 2013-03-19 International Business Machines Corporation Formation of air gap with protection of metal lines
US8741394B2 (en) 2010-03-25 2014-06-03 Novellus Systems, Inc. In-situ deposition of film stacks
US20120142172A1 (en) 2010-03-25 2012-06-07 Keith Fox Pecvd deposition of smooth polysilicon films
US20130157466A1 (en) 2010-03-25 2013-06-20 Keith Fox Silicon nitride films for semiconductor device applications
US20110256734A1 (en) * 2010-04-15 2011-10-20 Hausmann Dennis M Silicon nitride films and methods
US9611544B2 (en) 2010-04-15 2017-04-04 Novellus Systems, Inc. Plasma activated conformal dielectric film deposition
JP5123349B2 (ja) 2010-04-19 2013-01-23 Ｈｏｙａ株式会社 多階調マスクの製造方法
US8524612B2 (en) 2010-09-23 2013-09-03 Novellus Systems, Inc. Plasma-activated deposition of conformal films
WO2012134605A1 (en) 2011-03-25 2012-10-04 Applied Materials, Inc. Method and apparatus for thermocouple installation or replacement in a substrate support
US8771807B2 (en) 2011-05-24 2014-07-08 Air Products And Chemicals, Inc. Organoaminosilane precursors and methods for making and using same
JP2013074093A (ja) 2011-09-28 2013-04-22 Renesas Electronics Corp リフロー前処理装置およびリフロー前処理方法
JPWO2013073216A1 (ja) 2011-11-14 2015-04-02 住友電気工業株式会社 炭化珪素基板、半導体装置およびこれらの製造方法
US20130242493A1 (en) 2012-03-13 2013-09-19 Qualcomm Mems Technologies, Inc. Low cost interposer fabricated with additive processes
US10211310B2 (en) 2012-06-12 2019-02-19 Novellus Systems, Inc. Remote plasma based deposition of SiOC class of films
US9234276B2 (en) 2013-05-31 2016-01-12 Novellus Systems, Inc. Method to obtain SiC class of films of desired composition and film properties
US10325773B2 (en) 2012-06-12 2019-06-18 Novellus Systems, Inc. Conformal deposition of silicon carbide films
US9337068B2 (en) 2012-12-18 2016-05-10 Lam Research Corporation Oxygen-containing ceramic hard masks and associated wet-cleans
US9520295B2 (en) * 2015-02-03 2016-12-13 Lam Research Corporation Metal doping of amorphous carbon and silicon films used as hardmasks in substrate processing systems
TWI693295B (zh) * 2015-02-06 2020-05-11 美商諾發系統有限公司 碳化矽膜之保形沉積
US9828672B2 (en) * 2015-03-26 2017-11-28 Lam Research Corporation Minimizing radical recombination using ALD silicon oxide surface coating with intermittent restoration plasma
US20160314964A1 (en) 2015-04-21 2016-10-27 Lam Research Corporation Gap fill using carbon-based films

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130330932A1 (en) 2009-12-04 2013-12-12 Novellus Systems, Inc. Hardmask materials
US20120122302A1 (en) 2010-11-03 2012-05-17 Applied Materials, Inc. Apparatus And Methods For Deposition Of Silicon Carbide And Silicon Carbonitride Films
US20160276140A1 (en) 2013-10-24 2016-09-22 Lam Research Corporation Ground state hydrogen radical sources for chemical vapor deposition of silicon-carbon-containing films

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