CN101740332B - 一种半导体元件的蚀刻方法 - Google Patents
一种半导体元件的蚀刻方法 Download PDFInfo
- Publication number
- CN101740332B CN101740332B CN200810226328XA CN200810226328A CN101740332B CN 101740332 B CN101740332 B CN 101740332B CN 200810226328X A CN200810226328X A CN 200810226328XA CN 200810226328 A CN200810226328 A CN 200810226328A CN 101740332 B CN101740332 B CN 101740332B
- Authority
- CN
- China
- Prior art keywords
- etching
- hole
- continuumpiston
- etch process
- plasma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
本发明的实施例中公开了一种半导体元件的蚀刻方法,该方法包括:在进行顶部通孔的蚀刻时,在蚀刻设备的同一个处理腔中进行连续等离子体蚀刻制程和灰化制程;所述等离子体蚀刻时源功率的振荡频率为162兆赫MHz,偏置功率的振荡频率为2MHz。通过使用上述的方法,可在获得更高的蚀刻速度的同时,使得所形成的通孔具有更好的条纹控制和均匀性。
Description
技术领域
本发明涉及半导体元件的制造技术,尤其是指一种半导体元件的蚀刻方法。
背景技术
在大规模集成电路(IC)的制造过程中,随着集成电路的集成度的不断增加,半导体元件的面积逐渐缩小,集成电路的设计线宽也越来越小,因此通常需要在半导体元件上形成极细微尺寸的电路结构。
在半导体元件的后段制程(BEOL,Back-End-Of-Line)中,通常需要在基片绝缘介质上形成密集的通孔,并依靠通孔形成金属导线,将晶体管的电极以及下一层的金属连接线连接,从而形成所需的电路结构。而在通孔形成之前,一般将在基片绝缘介质上涂布感光材料;对所述感光材料进行曝光和显影后,可形成所需通孔和导线槽的形状和轮廓;然后再通过等离子体蚀刻有选择性地去除未被感光材料覆盖的绝缘介质,从而形成所需的通孔和导线槽;残留在基片上的感光材料经过灰化步骤后形成气体化合物并逐渐收缩成为固体残渣;清除所述固体残渣后即可得到所需形成的电路结构。
在上述的等离子体蚀刻中,是利用等离子体将反应气体(也称之为蚀刻气体)的分子分解成离子、原子团和原子,然后与暴露在等离子体下的待蚀刻材料分子进行化学反应,生成具有挥发性的生成物,从而去除所需蚀刻的待蚀刻材料。
在现有的65nm技术中使用等离子蚀刻技术形成顶部通孔(Top Via)时,一般所使用的蚀刻设备中,等离子体蚀刻所使用的源功率(Source Power)的振荡频率为27MHz,而偏置功率(Bias Power)的振荡频率一般为2MHz,而且在两次等离子体蚀刻步骤之间进行气体稳定过程时,需要关闭等离子体蚀刻的电源;等气体稳定过程完成后再进行等离子体蚀刻时,再继续开启电源,从而无法进行连续等离子体蚀刻;另外,在上述蚀刻设备的等离子体反应处理腔中,由于材料和设计上的原因,不能通入大流量的O2,无法进行去除光阻的灰化制程,所以上述的等离子体蚀刻制程和灰化制程需要在不同的处理腔中进行,而不能在同一个处理腔中顺序进行等离子体蚀刻制程和灰化制程;此外,在上述等离子体蚀刻过程中,所使用的蚀刻气体为八氟化四碳(C4F8),由于C4F8中碳的含量较低,因此使得等离子体增强氧化沉积物(PEOX)/SiN的蚀刻选择比(即等离子体对PEOX和SiN的蚀刻速度的比值)不高,从而影响蚀刻速度,并且使得所形成的通孔的条纹控制以及均匀性不佳,导致所形成的通孔之间的接触电阻变化较大,使得所形成的电路的接触电阻电性能测试(RC WAT)的范围较大。
综上可知,在现有的65nm技术中,顶部通孔的蚀刻工艺受限于现有技术中的设备,无法进行连续等离子蚀刻,也不能在同一个处理腔中进行蚀刻制程和灰化制程,且由于所使用的为C4F8,因此蚀刻速度较低,且所形成的顶部通孔的条纹控制和均匀性较差。
发明内容
有鉴于此,本发明提供了一种半导体元件的蚀刻方法,从而在获得更高的蚀刻速度的同时,使得所形成的顶部通孔具有更好的条纹控制和均匀性。
本发明实施例中提供的一种半导体元件的蚀刻方法,该方法包括:
在进行顶部通孔的蚀刻时,在蚀刻设备的同一个处理腔中进行连续等离子体蚀刻制程和灰化制程;所述等离子体蚀刻时源功率的振荡频率为162MHz,偏置功率的振荡频率为2MHz。
所述蚀刻设备为应用材料公司的Enabler机台。
在所述连续等离子体蚀刻制程中,所使用的蚀刻气体为六氟化四碳C4F6。
在所述连续等离子体蚀刻制程中,所述C4F6与所通入的氧气O2的流量比例值的范围为0.4~0.9。
在所述连续等离子体蚀刻制程中,所述C4F6与所通入的氧气O2的流量比例值为0.65。
在所述连续等离子体蚀刻制程中,所述C4F6的流量为22标准毫升/分钟,而所述通入的氧气O2的流量为32标准毫升/分钟或34标准毫升/分钟。
综上可知,本发明的实施例中提供了一种半导体元件的蚀刻方法。由于在上述方法中,在蚀刻设备的同一个处理腔中进行连续等离子体蚀刻制程和灰化制程,且使用C4F6作为蚀刻气体,从而可在获得更高的蚀刻速度的同时,使得所形成的通孔具有更好的条纹控制和均匀性。
附图说明
图1为本发明实施例中半导体元件的蚀刻方法的示例性流程图。
图2为本发明实施例中顶部通孔的过蚀刻性能的示意图。
图3为顶部通孔的RC WAT的均匀性的对比示意图。
具体实施方式
为使本发明的目的、技术方案和优点表达得更加清楚明白,下面结合附图及具体实施例对本发明再作进一步详细的说明。
图1为本发明实施例中半导体元件的蚀刻方法的示例性流程图。如图1所示,本发明的实施例中半导体元件的蚀刻方法包括如下所述的步骤:
步骤101,在进行顶部通孔的蚀刻时,使用Enabler机台进行连续等离子体蚀刻制程。
在本发明的实施例中,使用了应用材料(AMAT)公司的蚀刻设备Enabler机台进行顶部通孔的蚀刻,该蚀刻设备Enabler机台是为BEOL绝缘体蚀刻而设计的下一代工具。在本发明的实施例中,将在65nm技术中使用上述Enabler机台进行蚀刻制程,从而形成所需的顶部通孔(Top Via)。
在使用Enabler机台进行连续等离子体蚀刻制程时,所使用的源功率的振荡频率为162MHz,而偏置功率仍为2MHz。由于所述等离子体蚀刻制程中的的源功率的振荡频率高,因此所形成的等离子体的浓度以及离子解离比较好,而偏置功率的存在将使所形成的等离子体产生向下的方向性,增强物理轰击能力和向下的蚀刻速率。当上述源功率和偏置功率结合在一起时,可以很好的控制蚀刻的方向性和蚀刻选择比,而不用在气体稳定过程中关闭源功率和偏置功率,从而可进行连续等离子体蚀刻制程。
同时,在本发明的实施例中,在所述连续等离子体蚀刻制程中,还将使用六氟化四碳(C4F6)替代C4F8作为进行等离子体蚀刻时的蚀刻气体。其中,C4F6/O2比值(即C4F6和氧气O2的比例值)是一个重要的参数,该比值的范围为0.4~0.9;在实际应用情况中,该比值最好为0.65;例如,在所述连续等离子体蚀刻制程中,所述C4F6的流量为22标准毫升/分钟(sccm,StandardCubic Centimeter per Minute),而所述通入的氧气O2的流量为32sccm或34sccm。由于在C4F6中,碳的含量较高,因此可使得PEOX/SiN的蚀刻选择比较高,蚀刻所产生的聚合物容易沉积在顶部通孔的侧壁上,阻隔了侧壁表面与蚀刻气体的接触,使得侧壁不受侵蚀,从而使得所形成的顶部通孔的条纹控制以及均匀性都很好,因此使得所形成的电路的RC WAT范围较小,提高了所形成的集成电路的电路特性。
步骤102,在完成连续等离子体蚀刻制程后,在Enabler机台的同一个处理腔中进行灰化制程。
在本发明的实施例中,由于在Enabler机台的处理腔中可以通入大流量的O2来进行去除光阻的灰化制程,因此可在蚀刻设备的同一个处理腔中进行连续等离子体蚀刻和灰化制程,即在Enabler机台的同一个处理腔中先进行连续等离子体蚀刻制程,然后再进行灰化制程,而不用在Enabler机台的另一个处理腔中进行灰化制程,从而减小了制程的复杂度以及节省了处理时间,降低了制造成本。
图2为本发明实施例中顶部通孔的过蚀刻性能的示意图。如图2所示,由于在65nm技术的蚀刻制程中使用了Enabler机台进行连续等离子体蚀刻,所使用的蚀刻气体为C4F6,且C4F6/O2比值为0.65,因此无论所是密集型蚀 刻还是松散型蚀刻,在完成顶部通孔的蚀刻之后,SiN的残留均大于450nm,过蚀刻程度均为35%左右(即蚀刻所形成的顶部通孔的厚度达到了正常情况下的顶部通孔的厚度的135%),而且所形成的顶部通孔的条纹控制性能和均匀性都较好,所形成的顶部通孔的外部轮廓很好。
图3为顶部通孔的RC WAT的均匀性的对比示意图。如图3所示,左边的两条数据线表示现有技术中所形成的顶部通孔的RC WAT的均匀性,而右边的两条数据线表示本发明实施例中所形成的顶部通孔的RC WAT的均匀性。由图3可知,本发明实施例中所形成的顶部通孔的RC WAT的均匀性要优于现有技术中所形成的顶部通孔的RC WAT的均匀性,从而具有更好的电路特性。
由于在本发明实施例中所提供的上述方法中,使用了Enabler机台进行等离子体蚀刻,并使用C4F6作为蚀刻气体,从而可在获得更高的蚀刻速度的同时,使得所形成的通孔具有更好的条纹控制和均匀性。
以上所述,仅为本发明的较佳实施例而已,并非用于限定本发明的保护范围。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (6)
1.一种半导体元件的蚀刻方法,其特征在于,该方法包括:
在进行顶部通孔的蚀刻时,在蚀刻设备的同一个处理腔中进行连续等离子体蚀刻制程和灰化制程;所述等离子体蚀刻时源功率的振荡频率为162MHz,偏置功率的振荡频率为2MHz。
2.根据权利要求1所述的方法,其特征在于,该方法还包括:
所述蚀刻设备为应用材料公司的Enabler机台。
3.根据权利要求1所述的方法,其特征在于,该方法还包括:
在所述连续等离子体蚀刻制程中,所使用的蚀刻气体为六氟化四碳C4F6。
4.根据权利要求3所述的方法,其特征在于,该方法还包括:
在所述连续等离子体蚀刻制程中,所述C4F6与所通入的氧气O2的流量比例值的范围为0.4~0.9。
5.根据权利要求3所述的方法,其特征在于,该方法还包括:
在所述连续等离子体蚀刻制程中,所述C4F6与所通入的氧气O2的流量比例值为0.65。
6.根据权利要求4所述的方法,其特征在于,该方法还包括:
在所述连续等离子体蚀刻制程中,所述C4F6的流量为22标准毫升/分钟,而所述通入的氧气O2的流量为32标准毫升/分钟或34标准毫升/分钟。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN200810226328XA CN101740332B (zh) | 2008-11-13 | 2008-11-13 | 一种半导体元件的蚀刻方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN200810226328XA CN101740332B (zh) | 2008-11-13 | 2008-11-13 | 一种半导体元件的蚀刻方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101740332A CN101740332A (zh) | 2010-06-16 |
CN101740332B true CN101740332B (zh) | 2012-04-25 |
Family
ID=42463612
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN200810226328XA Expired - Fee Related CN101740332B (zh) | 2008-11-13 | 2008-11-13 | 一种半导体元件的蚀刻方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN101740332B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103531460B (zh) * | 2012-07-05 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 倒梯形替代栅极的制作方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6617253B1 (en) * | 1999-07-20 | 2003-09-09 | Samsung Electronics Co., Ltd. | Plasma etching method using polymer deposition and method of forming contact hole using the plasma etching method |
CN1929096A (zh) * | 2005-09-09 | 2007-03-14 | 东京毅力科创株式会社 | 等离子体灰化方法 |
TW200826196A (en) * | 2006-11-21 | 2008-06-16 | Applied Materials Inc | Method to minimize wet etch undercuts and provide pore sealing of extreme low K (K < 2.5) dielectrics |
-
2008
- 2008-11-13 CN CN200810226328XA patent/CN101740332B/zh not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6617253B1 (en) * | 1999-07-20 | 2003-09-09 | Samsung Electronics Co., Ltd. | Plasma etching method using polymer deposition and method of forming contact hole using the plasma etching method |
CN1929096A (zh) * | 2005-09-09 | 2007-03-14 | 东京毅力科创株式会社 | 等离子体灰化方法 |
TW200826196A (en) * | 2006-11-21 | 2008-06-16 | Applied Materials Inc | Method to minimize wet etch undercuts and provide pore sealing of extreme low K (K < 2.5) dielectrics |
Also Published As
Publication number | Publication date |
---|---|
CN101740332A (zh) | 2010-06-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9224618B2 (en) | Method to increase mask selectivity in ultra-high aspect ratio etches | |
US6797189B2 (en) | Enhancement of silicon oxide etch rate and nitride selectivity using hexafluorobutadiene or other heavy perfluorocarbon | |
KR100465947B1 (ko) | 불화 가스 및 산소를 함유한 가스 혼합물을 사용하는텅스텐의 플라즈마 공정 | |
CN101536155B (zh) | 一种具有原位背侧聚合物去除的等离子体蚀刻工艺 | |
US5626716A (en) | Plasma etching of semiconductors | |
KR102178834B1 (ko) | 유전체 층들 내 피처들을 에칭하기 위한 방법 | |
US20060051965A1 (en) | Methods of etching photoresist on substrates | |
KR101266053B1 (ko) | 플라즈마 처리 방법 | |
TW494485B (en) | Apparatus and method for plasma treatment | |
KR20090033922A (ko) | 플라즈마 성막방법 및 플라즈마 성막장치 | |
TW413866B (en) | Method of etching doped silicon dioxide with selectivity to undoped silicon dioxide with a high density plasma etcher | |
US20220246439A1 (en) | Plasma etching method | |
TWI466161B (zh) | 用以製備高寬深比結構之電漿蝕刻方法及堆疊式電容器之製備方法 | |
KR20150022755A (ko) | 저 에칭 레이트 하드마스크 막을 위한 산소 도핑을 갖는 pvd aln 막 | |
CN101740332B (zh) | 一种半导体元件的蚀刻方法 | |
US9484215B2 (en) | Sulfur and fluorine containing etch chemistry for improvement of distortion and bow control for har etch | |
CN103137443A (zh) | 无定形碳硬掩膜层的形成方法及刻蚀方法 | |
US20040155012A1 (en) | Methods of reducing photoresist distortion while etching in a plasma processing system | |
US9418869B2 (en) | Method to etch a tungsten containing layer | |
Yang et al. | Asymmetric etching profile control during high aspect ratio Plasma etch | |
JP4450407B2 (ja) | プラズマ処理装置及び処理方法 | |
KR102005130B1 (ko) | 상단 풀다운 없는 실리콘 나이트라이드 건조 트림 | |
KR101711647B1 (ko) | 도전성 라인 사이의 유전 물질 제거 방법 | |
KR20230097221A (ko) | 반도체 장치의 제조 방법 및 에칭 가스 | |
JP2002134472A (ja) | エッチング方法、エッチング装置および半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120425 Termination date: 20181113 |
|
CF01 | Termination of patent right due to non-payment of annual fee |