KR102304724B1 - 박막트랜지스터 기판, 이를 포함하는 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 이를 이용한 디스플레이 장치 제조방법 - Google Patents

박막트랜지스터 기판, 이를 포함하는 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 이를 이용한 디스플레이 장치 제조방법 Download PDF

Info

Publication number
KR102304724B1
KR102304724B1 KR1020140184955A KR20140184955A KR102304724B1 KR 102304724 B1 KR102304724 B1 KR 102304724B1 KR 1020140184955 A KR1020140184955 A KR 1020140184955A KR 20140184955 A KR20140184955 A KR 20140184955A KR 102304724 B1 KR102304724 B1 KR 102304724B1
Authority
KR
South Korea
Prior art keywords
layer
thin film
film transistor
transistor substrate
auxiliary
Prior art date
Application number
KR1020140184955A
Other languages
English (en)
Other versions
KR20160076004A (ko
Inventor
신현억
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020140184955A priority Critical patent/KR102304724B1/ko
Priority to US14/796,060 priority patent/US10032879B2/en
Priority to CN201510939962.8A priority patent/CN105720061B/zh
Publication of KR20160076004A publication Critical patent/KR20160076004A/ko
Application granted granted Critical
Publication of KR102304724B1 publication Critical patent/KR102304724B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78636—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with supplementary region or layer for improving the flatness of the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L2021/775—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate comprising a plurality of TFTs on a non-semiconducting substrate, e.g. driving circuits for AMLCDs

Abstract

본 발명은 제조불량을 방지하거나 줄일 수 있는 박막트랜지스터 기판, 이를 포함하는 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 이를 이용한 디스플레이 장치 제조방법을 위하여, 절연층과, 상기 절연층 상에 배치된 전극과, 상기 전극의 측면과 상기 절연층의 상면을 연결하는 주완화층을 구비하는 박막트랜지스터 기판, 이를 포함하는 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 이를 이용한 디스플레이 장치 제조방법을 제공한다.

Description

박막트랜지스터 기판, 이를 포함하는 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 이를 이용한 디스플레이 장치 제조방법{Thin film transistor substrate, display apparatus comprising the same, method for manufacturing thin film transistor substrate, and method for manufacturing display apparatus using the same}
본 발명의 실시예들은 박막트랜지스터 기판, 이를 포함하는 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 이를 이용한 디스플레이 장치 제조방법에 관한 것으로서, 더 상세하게는 제조불량을 방지하거나 줄일 수 있는 박막트랜지스터 기판, 이를 포함하는 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 이를 이용한 디스플레이 장치 제조방법에 관한 것이다.
일반적으로 박막트랜지스터 기판은 기판 상에 반도체층, 게이트전극, 소스전극 및 드레인전극을 갖는 박막트랜지스터가 형성된 구조체이다. 이러한 박막트랜지스터 기판은 디스플레이 장치 등을 제조할 수 있다. 박막트랜지스터 기판을 이용해 사전결정된 면적 하에서 고해상도의 디스플레이 장치를 구현하기 위해서는 박막트랜지스터 기판의 전극 및/또는 배선의 폭이 줄어들 수밖에 없고, 이로 인하여 전극 및/또는 배선의 저항이 높아지지 않도록 하기 위해 전극 및/또는 배선의 두께가 두꺼워지게 된다.
그러나 이러한 종래의 박막트랜지스터 기판에는 전극 및/또는 배선의 두께가 두꺼워짐에 따라 제조불량이 발생할 수 있다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 제조불량을 방지하거나 줄일 수 있는 박막트랜지스터 기판, 이를 포함하는 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 이를 이용한 디스플레이 장치 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 절연층과, 상기 절연층 상에 배치된 전극과, 상기 전극의 측면과 상기 절연층의 상면을 연결하는 주완화층을 구비하는 박막트랜지스터 기판이 제공된다.
상기 주완화층은, 상기 전극의 상면과 측면이 만나는 지점과 상기 절연층의 상면을 연결하여 상기 전극의 측면을 덮을 수 있다. 이때, 상기 절연층의 상면에 위치하며 두께가 균일하고 상기 주완화층에 연결된 제1보조완화층을 더 구비할 수 있다.
상기 주완화층과 상기 제1보조완화층은 일체(一體)일 수 있다.
상기 제1보조완화층의 두께는 500Å 이하일 수 있다.
상기 전극의 상면에 위치하며 두께가 균일하고 상기 주완화층에 연결된 제2보조완화층을 더 구비할 수 있다. 이 경우, 상기 주완화층과 상기 제2보조완화층은 일체(一體)일 수 있다. 그리고 상기 제2보조완화층의 두께는 300Å 이하일 수 있다.
상기 제2보조완화층은 상기 제1보조완화층보다 얇을 수 있다.
한편, 상기 주완화층의 표면은 오목할 수 있다.
상기 제1보조완화층은 실록산계 물질을 포함할 수 있다. 구체적으로, 상기 제1보조완화층은 실리콘옥사이드를 15중량% 내지 50중량%를 포함하는 실록산계 물질을 포함할 수 있다.
상기 전극은 게이트전극일 수 있다.
본 발명의 다른 일 관점에 따르면, 상기와 같은 박막트랜지스터 기판들 중 어느 하나와, 상기 박막트랜지스터 기판 상에 배치된 디스플레이소자를 구비하는, 디스플레이 장치가 제공된다. 이때, 상기 전극은 게이트전극일 수 있다.
본 발명의 또 다른 일 관점에 따르면, 기판 상에 절연층을 형성하는 단계와, 절연층 상에 전극을 형성하는 단계와, 절연층 상의 제1보조완화층과 전극 상의 제2보조완화층과 전극의 측면과 절연층의 상면을 연결하는 주완화층을 형성하는 단계를 포함하는 박막트랜지스터 기판 제조방법이 제공된다.
이때, 상기 제1보조완화층, 제2보조완화층 및 주완화층을 형성하는 단계는 동일물질로 형성하는 단계일 수 있다. 나아가, 상기 제1보조완화층, 제2보조완화층 및 주완화층을 형성하는 단계는 실록산계 물질로 형성하는 단계일 수 있다. 구체적으로, 실록산계 물질은 실리콘옥사이드를 15중량% 내지 50중량% 포함할 수 있다.
한편, 상기 제1보조완화층, 제2보조완화층 및 주완화층을 형성하는 단계는 동일물질을 슬릿코팅 또는 스핀코팅하여 형성하는 단계일 수 있다. 이때, 제1보조완화층의 두께는 제1두께로 균일하고, 제2보조완화층의 두께는 제2두께로 균일하도록 할 수 있다. 그리고 제1두께는 제2두께보다 두꺼울 수 있다.
주완화층은, 전극의 상면과 측면이 만나는 지점과 절연층의 상면을 연결하여 전극의 측면을 덮을 수 있다. 이러한 주완화층의 표면은 오목할 수 있다.
한편, 전극 상의 제2보조완화층을 제거하는 단계를 더 포함할 수 있다. 이 경우, 전극 상의 제2보조완화층을 제거할 시 드라이에칭법을 이용할 수 있다.
또는 절연층 상의 제1보조완화층 및 전극 상의 제2보조완화층을 제거하는 단계를 더 포함할 수 있다. 이때 절연층 상의 제1보조완화층 및 전극 상의 제2보조완화층을 제거할 시 드라이에칭법을 이용할 수 있다.
한편, 상기 전극을 형성하는 단계는, 절연층 상에 게이트전극을 형성하는 단계일 수 있다.
본 발명의 또 다른 일 관점에 따르면, 상기와 같은 제조방법들 중 어느 한 방법을 이용해 박막트랜지스터 기판을 준비하는 단계와, 박막트랜지스터 기판 상에 디스플레이소자를 형성하는 단계를 포함하는, 디스플레이 장치 제조방법이 제공된다. 이때, 상기 전극을 형성하는 단계는, 절연층 상에 게이트전극을 형성하는 단계일 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 특허청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 제조불량을 방지하거나 줄일 수 있는 박막트랜지스터 기판, 이를 포함하는 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 이를 이용한 디스플레이 장치 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1 내지 도 3 및 도 5 내지 도 7은 본 발명의 일 실시예에 따른 박막트랜지스터 기판 제조방법의 공정들을 개략적으로 도시하는 단면도들이다.
도 4는 비교예에 따른 박막트랜지스터 기판 제조방법의 일 공정을 개략적으로 도시하는 단면도이다.
도 8 및 도 9는 본 발명의 다른 일 실시예에 따른 박막트랜지스터 기판 제조방법의 공정들을 개략적으로 도시하는 단면도들이다.
도 10 및 도 11은 본 발명의 또 다른 일 실시예에 따른 박막트랜지스터 기판 제조방법의 공정들을 개략적으로 도시하는 단면도들이다.
도 12는 본 발명의 다른 일 실시예에 따른 디스플레이 장치 제조방법에 의해 제조된 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1 내지 도 3 및 도 5 내지 도 7은 본 발명의 일 실시예에 따른 박막트랜지스터 기판 제조방법의 공정들을 개략적으로 도시하는 단면도들이다.
먼저 도 1에 도시된 것과 같이 기판(10) 상에 반도체층(30)을 형성한다. 여기서 기판(10)은 글라스, 플라스틱 또는 금속을 포함할 수 있으며, 필요에 따라 도 1에 도시된 것과 같이 기판(10) 상에 실리콘옥사이드나 실리콘나이트라이드 등을 포함하는 버퍼층(20)을 형성하고 이 버퍼층(20) 상에 반도체층(30)을 형성할 수 있다. 반도체층(30)은 비정질실리콘층일 수도 있고 이를 결정화한 폴리실리콘층일 수도 있으며, 필요한 경우 도 1에 도시된 것과 같이 패터닝된 형상을 가질 수 있다.
이후 반도체층(30)을 덮는 게이트절연층(40)을 형성한다. 이 게이트절연층(40)은 이후 형성되는 게이트전극(50)과 반도체층(30)을 전기적으로 절연시킬 수 있는 물질이라면 어떤 물질이라도 이용할 수 있다. 예컨대 게이트절연층(40)은 실리콘옥사이드, 실리콘나이트라이드, 알루미늄옥사이드 또는 실리카겔 등으로 형성할 수 있다.
게이트절연층(40)을 형성한 이후, 게이트절연층(40) 상에 전극(50)을 형성한다. 이 전극(50)은 예컨대 게이트전극으로 이해될 수 있다. 게이트전극(50)은 단일층으로 형성할 수도 있고 다층으로 형성할 수도 있다. 예컨대 게이트전극(50)은 게이트절연층(40)에 컨택하는 제1몰리브덴층과, 제1몰리브덴층 상의 알루미늄층과, 알루미늄층 상의 제2몰리브덴층을 포함할 수 있다. 만일 높은 전도성을 위해 게이트전극(50)을 알루미늄으로만 형성할 경우, 알루미늄층을 형성한 후 이를 습식에칭법(wet etching)을 이용해 패터닝하는 과정에서 알루미늄층 표면에 힐락(hillock)이 발생할 수 있기에, 알루미늄층의 상하부에 제1몰리브덴층과 제2몰리브덴층이 위치하도록 하는 것이 바람직하다.
그리고 이 게이트전극(50) 및 이에 연결된 배선의 폭이 좁더라도 저항이 높아지지 않도록 하기 위해, 그 높이를 충분히 할 필요가 있다. 게이트전극(50)의 높이는 예컨대 대략 1um가 되도록 할 수 있다. 특히 박막트랜지스터 기판을 이용해 사전결정된 면적 하에서 고해상도의 디스플레이 장치를 구현하기 위해서는 박막트랜지스터 기판의 전극 및/또는 배선의 폭이 줄어들 수밖에 없다. 따라서 이러한 경우라 하더라도 게이트전극(50) 및/또는 이에 연결된 배선의 저항이 높아지지 않도록 하기 위해, 게이트전극(50)의 높이가 충분하도록 하는 것이 바람직하다.
이후, 도 2에 도시된 것과 같이 제1보조완화층(61), 제2보조완화층(62) 및 주완화층(63)을 포함하는, 단차완화층(60)을 형성한다. 제1보조완화층(61)은 절연층(40) 상에 형성하고, 제2보조완화층(62)은 게이트전극(50) 상에 형성한다. 그리고 주완화층(63)은 게이트전극(50)의 측면과 절연층(40)의 상면을 연결하도록 형성한다.
이러한 제1보조완화층(61), 제2보조완화층(62) 및 주완화층(63)을 형성할 시, 동일물질로 동시에 형성할 수 있다. 예컨대 액상의 동일물질을 절연층(40) 등의 상에 위치시킨 후 스핀코팅이나 슬릿코팅 방법을 이용해 펼친 후 베이킹함으로써, 제1보조완화층(61), 제2보조완화층(62) 및 주완화층(63)을 형성할 수 있다. 구체적으로, 제1보조완화층(61), 제2보조완화층(62) 및 주완화층(63)을 형성할 시 실록산계 물질을 이용하여 형성할 수 있다. 즉, 실록산계 물질을 솔벤트에 용해시켜 스핀코팅을 한 후 베이킹하여 단차완화층(60)을 형성할 수 있다. 이러한 실록산계 물질은 고분자 물질 또는 저분자 물질일 수 있다.
이와 같이 형성된 단차완화층(60)이 포함하는 실록산계 물질은 하기 화학식 1 내지 3으로 표시되는 반복 단위 중 적어도 하나를 포함한 올리고머 또는 폴리머일 수 있다.
Figure 112014123926675-pat00001
상기 화학식 1 내지 3 중 L1 내지 L3는 서로 독립적으로, (i) -O-, C1-C20알킬렌기, C2-C20알케닐렌기 및 C6-C14아릴렌기와, (ii) 중수소, -F, -Cl, -Br, -I, 히드록실기, 니트로기, 아미노기, 아미디노기, 히드라진기, 히드라존기, 카르복실산 또는 이의 염, 술폰산 또는 이의 염, 인산 또는 이의 염, C1-C20알킬기, C1-C20알콕시기, 페닐기 및 나프틸기 중 적어도 하나로 치환된, C1-C20알킬렌기, C2-C20알케닐렌기 및 C6-C14아릴렌기 중에서 선택될 수 있다. 그리고 a1 내지 a3는 서로 독립적으로, 0 내지 10의 정수 중에서 선택되로 수 있다. 그리고 R1 및 R2는 서로 독립적으로, (i) 수소, 중수소, -F, -Cl, -Br, -I, 히드록실기, 니트로기, 아미노기, 아미디노기, 히드라진기, 히드라존기, 카르복실산 또는 이의 염, 술폰산 또는 이의 염, 인산 또는 이의 염, C1-C20알킬기, C1-C20알콕시기, C2-C20알케닐렌기 및 C6-C14아릴기와, (ii) 중수소, -F, -Cl, -Br, -I, 히드록실기, 니트로기, 아미노기, 아미디노기, 히드라진기, 히드라존기, 카르복실산 또는 이의 염, 술폰산 또는 이의 염, 인산 또는 이의 염, C1-C20알킬기, C1-C20알콕시기, 페닐기 및 나프틸기 중 적어도 하나로 치환된, C1-C20알킬기, C1-C20알콕시기, C2-C20알케닐렌기 및 C6-C14아릴기 중에서 선택될 수 있다. *, *', *" 및 *"'은 이웃한 반복 단위와의 결합 사이트이다.
예를 들어, 상기 화학식 1 내지 3 중 L1 내지 L3는 서로 독립적으로, (i) -O- 및 C1-C10알킬렌기와, (ii) -F, -Cl, -Br, -I, 히드록실기, 카르복실산 또는 이의 염, C1-C20알킬기 및 C1-C20알콕시기 중 적어도 하나로 치환된 C1-C10알킬렌기 중에서 선택될 수 있다. 그리고 a1 내지 a3는 서로 독립적으로, 0 내지 5의 정수 중에서 선택될 수 있다. 아울러 R1 및 R2는 서로 독립적으로, (i) 수소, -F, -Cl, -Br, -I, 히드록실기, 카르복실산 또는 이의 염, C1-C10알킬기 및 C1-C10알콕시기와, (ii) -F, -Cl, -Br, -I, 히드록실기, 카르복실산 또는 이의 염, C1-C10알킬기 및 C1-C10알콕시기 중 적어도 하나로 치환된, C1-C10알킬기 및 C1-C10알콕시기 중에서 선택될 수 있다. *, *', *" 및 *"'은 이웃한 반복 단위와의 결합 사이트이다.
일 구현예에 따르면, 상기 화학식 1 내지 3 중 a1 내지 a3는 서로 독립적으로, 0, 1 또는 2일 수 있다. 예를 들어, a1 내지 a3가 각각 0일 경우 화학식 1 중 -(L1)a1-, -(L2)a2- 및 -(L3)a3-은 각각 단일 결합이 된다.
다른 구현예에 따르면, 상기 실록산계 물질은 상기 화학식 1 내지 3으로 표시되는 반복 단위를 모두 포함한 올리고머 또는 폴리머일 수 있다.
또 다른 구현예에 따르면, 상기 실록산계 물질은 말단기(terminal group)로서, 수소, -OH 또는 -CH3를 가질 수 있다.
한편, 상기 실록산계 물질의 분자량은, 겔투과크로마토그래피로 측정된 폴리스티렌 환산 중량평균분자량으로, 100 내지 20,000일 수 있으나, 이에 한정되는 것은 아니다.
이와 같은 단차완화층(60)을 형성할 시, 실리콘-함유 화합물(a Si-containing compound) 및 용매를 포함한 실록산계 물질 형성용 조성물을 스핀코팅 또는 슬릿코팅을 통해 도포하고, 이후 실록산계 물질 형성용 조성물 중 실리콘-함유 화합물끼리 가교시켜 형성활 수 있다. 이때 실리콘-함유 화합물은 실란계 화합물 및 실록산계 화합물 중 적어도 하나를 포함할 수 있다.
예를 들어, 상기 실리콘-함유 화합물은 하기 화학식 4로 표시될 수 있으나, 이에 한정되는 것은 아니다.
<화학식 4>
Si(R11)(R12)(R13)(R14)
상기 화학식 4 중 R11 내지 R14는 서로 독립적으로, (i) 수소, 중수소, -F, -Cl, -Br, -I, 히드록실기, 니트로기, 아미노기, 아미디노기, 히드라진기, 히드라존기, 카르복실산 또는 이의 염, 술폰산 또는 이의 염, 인산 또는 이의 염, C1-C20알킬기, C1-C20알콕시기, C2-C20알케닐렌기 및 C6-C14아릴기와, (ii) 중수소, -F, -Cl, -Br, -I, 히드록실기, 니트로기, 아미노기, 아미디노기, 히드라진기, 히드라존기, 카르복실산 또는 이의 염, 술폰산 또는 이의 염, 인산 또는 이의 염, C1-C20알킬기, C1-C20알콕시기, 페닐기 및 나프틸기 중 적어도 하나로 치환된, C1-C20알킬기, C1-C20알콕시기, C2-C20알케닐렌기 및 C6-C14아릴기 중에서 선택되되, R11 내지 R14 중 적어도 하나는, 히드록실기 및 C1-C20알콕시기 중에서 선택될 수 있다.
예컨대, 상기 화학식 4 중 R11 내지 R14는 서로 독립적으로, (i) 수소, -F, -Cl, -Br, -I, 히드록실기, 카르복실산 또는 이의 염, C1-C10알킬기, C1-C10알콕시기 및 C2-C10알케닐렌기와, (ii) -F, -Cl, -Br, -I, 히드록실기, 카르복실산 또는 이의 염, C1-C10알킬기 및 C1-C10알콕시기 중 적어도 하나로 치환된, C1-C10알킬기, C1-C10알콕시기 및 C2-C10알케닐렌기; 중에서 선택되되, 상기 R11 내지 R14 중 적어도 하나는, 히드록실기 및 C1-C10알콕시기 중에서 선택될 수 있다.
용매로는 예컨대 유기용매를 사용할 수 있는데, 구체적으로 n-펜탄, iso-펜탄, 헥산, 시클로헥산 또는 클로로포름과 같은 지방족 탄화수소계 용매; 벤젠, 톨루엔 또는 자일렌과 같은 방향족 탄화수소계 용매; 메탄올, 에탄올, n-프로판올, iso-프로판올, n-부탄올, iso-부탄올, sec-부탄올 또는 t-부탄올과 같은 알코올계 용매; 메틸에틸케톤, 메틸이소부틸케톤, 시클로헥사논 또는 아세틸아세톤과 같은 케톤계 용매; 테트라하이드로퓨란, 2-메틸테트라하이드로퓨란, 에틸에테르, n-프로필에테르, iso-프로필에테르, iso-프로필에테르, 비스(2-메톡시에틸)에테르, 에틸렌글리콜메틸에테르 또는 에틸렌글리콜에틸에테르와 같은 에테르계 용매; 메틸아세테이트, 에틸아세테이트, 에틸렌글리콜메틸에테르아세테이트 또는 프로필렌글리콜메틸에테르아세테이트와 같은 에스테르계 용매; 또는 이들의 조합물을 이용할 수 있다.
이 경우, 제1보조완화층(61)의 두께는 제1두께(t1)로 균일하고, 제2보조완화층(62)의 두께는 제2두께(t2)로 균일하게 형성될 수 있다. 이때 액상의 동일물질을 절연층(40) 등의 상에 위치시킨 후 스핀코팅이나 슬릿코팅 방법을 이용해 게이트전극(50) 상면에까지 펼치기에, 제1두께(t1)는 제2두께(t2)보다 두껍게 된다. 예컨대 제1두께(t1)는 대략 500Å 이하일 수 있고, 제2두께(t2)는 300Å 이하일 수 있다. 그리고 주완화층(63)은 게이트전극(50)의 상면과 측면이 만나는 지점과 절연층(40)의 상면을 연결하여 게이트전극(50)의 측면을 덮는 형상을 갖게 되며, 그 표면은 오목한 형상을 갖게 된다.
이와 같이 단차완화층(60)을 형성한 후, 도 3에 도시된 것과 같이 층간절연막(70)을 형성한다. 층간절연막(70)은 화학기상증착법(CVD)을 이용해 형성할 수 있으며, 단일층 또는 복합층으로 형성할 수 있다. 예컨대 실리콘옥사이드층과 그 상부의 실리콘나이트라이드층의 2층구조로 층간절연막(70)을 형성할 수 있다.
이와 같이 층간절연막(70)을 형성할 시, 층간절연막(70)이 위치할 하부층의 표면의 형상을 따라 층간절연막(70)이 형성된다. 이때 단차완화층(60)이 형성되어 있는 상태이기 때문에, 게이트전극(50)이 두껍더라도 층간절연막(70)에 크랙 등이 발생하지 않도록 할 수 있다.
도 4는 비교예에 따른 박막트랜지스터 기판 제조방법의 일 공정을 개략적으로 도시하는 단면도이다. 도 5에서는 기판(10) 상에 버퍼층(2)을 형성하고 반도체층(3)을 형성하며 이를 덮는 게이트절연층(4)을 형성한 후 게이트절연층(4) 상에 두꺼운 게이트전극(5)을 형성한다. 그리고 단차완화층을 형성하지 않고 바로 CVD법을 이용해 층간절연막(6)을 형성하는바, 이 경우 게이트전극(5)의 두께가 두껍기 때문에 층간절연막(6)이 제대로 형성되지 않고 크랙(6c)이 발생한 게이트전극(5)이 형성된다. 구체적으로, 게이트전극(5)의 두께가 두껍기 때문에 층간절연막(6)이 형성될 면(게이트절연층(4)의 상면과 게이트전극(5)의 상면)에 있어서 단차가 급격하게 변하게 되며, 그 결과 게이트전극(5) 가장자리 근방에서 층간절연막(6)에 크랙(6c)이 발생하게 된다.
이를 방지하기 위해 게이트전극(5)의 측면의 경사가 완만하도록 만드는 것을 고려할 수도 있다. 하지만 전술한 것과 같이 게이트전극(5)이 알루미늄층의 하부에 제1몰리브덴층이 위치하고 알루미늄층의 상부에 제2몰리브덴층이 위치하는 3층구조인 경우, 최상부층인 제2몰리브덴층의 경우 그 식각률이 알루미늄층의 식각률보다 낮기에, 게이트전극(5)의 측면의 경사가 완만하도록 하는 것이 용이하지 않다. 즉, 알루미늄층의 측면의 일부의 경사는 완만해 지더라도, 알루미늄층 상부의 제2몰리브덴층이 알루미늄층 외측으로 돌출된 형상을 갖게 된다. 이에 따라 게이트전극(5)의 상면의 가장자리인 제2몰리브덴층의 가장자리와 게이트전극(5)의 하면의 가장자리인 제1몰리브덴층의 가장자리를 연결한 직선이 게이트절연층(4)의 상면과 이루는 경사는, 결과적으로 완만해지지 않게 된다.
그러나 본 실시예에 따른 박막트랜지스터 기판 제조방법에 따르면 단차완화층(60)을 형성하며 특히 단차완화층(60)의 주완화층(63)이 게이트전극(50)의 측면을 덮는다. 이에 따라 게이트전극(50)을 두껍게 형성하고 게이트절연층(40)에 대한 게이트전극(50)의 측면의 경사가 급하다 하더라도 주완화층(63)이 그 급한 경사를 완화하기에, 층간절연막(70)을 형성할 시 크랙이 발생하는 것을 방지하거나 크랙이 발생하더라도 그 크기를 획기적으로 줄일 수 있다.
물론 층간절연막(70)을 형성할 시 유기물을 이용함으로써 게이트전극(50)의 단차에도 불구하고 층간절연막(70)의 상면이 대략 평탄화되면서 층간절연막(70) 내에 크랙이 발생하지 않도록 하는 것을 고려할 수도 있다. 그러나 이 경우 후속공정에서 380℃에 이르는 고온공정을 거칠 시 층간절연막(70)을 형성하는데 사용된 유기물에서 가스가 발생하는 등의 문제가 발생할 수 있다. 하지만 본 실시예에 따른 박막트랜지스터 기판 제조방법의 경우에는 단차완화층(60)을 이용하기에 유기물이 아닌 실리콘옥사이드 및/또는 실리콘나이트라이드 등의 무기물로 층간절연막(70)을 형성할 수 있으며, 이에 따라 이후 고온공정을 거치더라도 가스가 발생하는 등의 문제가 발생하는 것을 방지할 수 있다.
한편, 이와 같이 단차완화층(60) 상에 층간절연막(70)을 형성한 후, 도 5에 도시된 것과 같이 단차완화층(60) 내에서 찢김(peeling)이 발생할 수 있다. 이때 찢김이 발생한 부분(P)은 도 5에 도시된 것과 같이 제1보조완화층(61) 내부가 될 수 있다. 즉, 제1보조완화층(61)과 게이트절연층(40) 사이의 접합력이 우수하기에 그 계면에서는 박리가 발생하지 않고, 또한 제1보조완화층(61)과 층간절연막(70) 사이의 접합력 역시 우수하기에 그 계면에서는 박리가 발생하지 않는다. 하지만 제1보조완화층(61) 내부에서 찢김이 발생할 수 있다.
따라서 이를 방지하기 위해, 단차완화층(60)을 형성할 시 실록산계 물질을 이용하되, 실리콘옥사이드를 15중량% 내지 50중량%를 포함하는 실록산계 물질을 이용할 수 있다. 실록산계 물질이 실리콘옥사이드를 15중량% 미만으로 포함할 시 실록산계 물질로 형성된 층의 내 스트레스성이 낮아져, 도 5에 도시한 것과 같이 제1보조완화층(61) 내에서 찢김이 발생할 수 있다. 그리고 만일 실리콘옥사이드를 50중량%보다 많이 포함하게 되면, 단차완화층(60)을 형성하는 과정에서 또는 단차완화층(60) 형성 이후 단차완화층(60)에 크랙 등이 발생할 수 있다는 문제점이 발생할 수 있다.
이후 도 6에 도시된 것과 같이 반도체층(30)의 소스영역과 드레인영역이 노출되도록, 게이트절연층(40), 단차완화층(60) 및 층간절연막(70)에 컨택홀(C)들을 형성한다. 이때, 단차완화층(60)의 두께가 두꺼울 경우 컨택홀(C)들을 형성하는 과정에서 단차완화층(60) 형성용 물질이 완전히 제거되지 않고 컨택홀(C) 내에서 반도체층(30) 상에 잔존하게 된다. 이 경우 추후 형성되는 드레인전극(81)과 소스전극(82)이 반도체층(30)과 제대로 컨택되지 않을 수 있다. 따라서 컨택홀(C)들을 형성할 시 단차완화층(60)이 확실하게 제거될 수 있도록, 단차완화층(60)의 두께를 조절하는 것이 필요하다. 제1보조완화층(61)의 두께인 제1두께(t1)를 500Å보다 두껍게 할 경우, 컨택홀(C)들을 형성하는 과정에서 제1보조완화층(61) 형성용 물질이 완전히 제거되지 않고 컨택홀(C) 내에서 반도체층(30) 상에 잔존하게 된다. 따라서 제1보조완화층(61)의 두께인 제1두께(t1)를 500Å 이하가 되도록 하는 것이 바람직하다.
이와 같이 컨택홀(C)들을 형성한 후, 도 7에 도시된 것과 같이 드레인전극(81)과 소스전극(82)을 형성함으로써, 기판(10) 상에 박막트랜지스터가 형성되도록 할 수 있다.
이와 같은 본 실시예에 따른 박막트랜지스터 기판 제조방법에 따르면, 단차완화층(60)을 이용하여 박막트랜지스터 기판을 제조함에 따라 층간절연막(70)에 크랙(C) 등이 발생하는 것을 방지하거나 크랙(C)의 크기를 획기적으로 줄일 수 있으며, 이를 통해 박막트랜지스터 기판 제조 과정에서의 불량 발생률을 획기적으로 낮출 수 있다.
도 8 및 도 9는 본 발명의 다른 일 실시예에 따른 박막트랜지스터 기판 제조방법의 공정들을 개략적으로 도시하는 단면도들이다. 본 실시예에 따른 박막트랜지스터 기판 제조방법에 따르면, 도 2에 도시된 것과 같이 단차완화층(60)을 형성한 후, 도 8에 도시된 것과 같이 게이트전극(50) 상의 제2보조완화층(62)을 제거하는 단계를 거칠 수 있다.
게이트전극(50) 상의 제2보조완화층(62)을 제거하는 것은 예컨대 드라이에칭법(dry etching)을 이용할 수 있다. 이 경우 게이트전극(50) 상의 제2보조완화층(62)만을 제거하기 위해 마스크 등을 이용할 필요 없이, 기판(10)의 전면(全面)에 대해 드라이에칭을 실시할 수 있다. 따라서 게이트전극(50) 상의 제2보조완화층(62)을 제거하기 위해 제조 공정이 복잡하게 되는 것을 방지할 수 있다. 이 과정에서 두께가 얇은 제2보조완화층(62)이 제거되고, 제2보조완화층(62)보다 두께가 두꺼운 제1보조완화층(61) 및 주완화층(63)은 게이트절연층(40) 상에 잔존하게 된다. 물론 드라이에칭 이후 제1보조완화층(61)의 두께는 도 2에 도시된 것과 같은 상태보다 줄어들게 된다.
이후, 도 9에 도시된 것과 같이 컨택홀들을 형성한 후 드레인전극(81)과 소스전극(82)을 형성함으로써, 박막트랜지스터 기판을 형성하게 된다.
이와 같은 본 실시예에 따른 박막트랜지스터 기판 제조방법에 따르면, 제1보조완화층(61)의 두께가 줄어들게 되기에, 15중량% 내지 50중량%의 실리콘옥사이드를 포함하는 실록산계 물질이 아닌 통상적인 실록산계 물질을 이용하더라도, 도 5에 도시된 것과 같은 찢김이 제1보조완화층(61) 내에서 발생하는 것을 방지할 수 있다. 또한, 제1보조완화층(61)의 두께가 줄어들게 되기에, 컨택홀들을 형성하는 과정에서 제1보조완화층(61) 형성용 물질이 완전히 제거되지 않고 컨택홀(C) 내에서 반도체층(30) 상에 잔존하는 것을 효과적으로 방지할 수 있다.
도 10 및 도 11은 본 발명의 또 다른 일 실시예에 따른 박막트랜지스터 기판 제조방법의 공정들을 개략적으로 도시하는 단면도들이다. 본 실시예에 따른 박막트랜지스터 기판 제조방법에 따르면, 도 2에 도시된 것과 같이 단차완화층(60)을 형성한 후, 도 10에 도시된 것과 같이 절연층(40) 상의 제1보조완화층(61) 및 게이트전극(50) 상의 제2보조완화층(62)을 제거하는 단계를 거칠 수 있다. 물론 여기서 게이트전극(50)의 측면을 덮는 절연층(40) 상의 주완화층(63)은 잔존시킨다.
절연층(40) 상의 제1보조완화층(61)과 게이트전극(50) 상의 제2보조완화층(62)을 제거하는 것은 예컨대 드라이에칭법을 이용할 수 있다. 이 경우 절연층(40) 상의 제1보조완화층(61)과 게이트전극(50) 상의 제2보조완화층(62)만을 제거하기 위해 마스크 등을 이용할 필요 없이, 기판(10)의 전면(全面)에 대해 드라이에칭을 실시할 수 있다. 따라서 절연층(40) 상의 제1보조완화층(61)과 게이트전극(50) 상의 제2보조완화층(62)을 제거하기 위해 제조 공정이 복잡하게 되는 것을 방지할 수 있다. 이때 게이트전극(50) 상의 제2보조완화층(62)의 두께가 절연층(40) 상의 제1보조완화층(61)의 두께보다 얇기에, 제1보조완화층(61)을 제거하는 과정에서 제2보조완화층(62)까지 함께 제거되는 것으로 이해될 수 있다.
이후, 도 11에 도시된 것과 같이 컨택홀들을 형성한 후 드레인전극(81)과 소스전극(82)을 형성함으로써, 박막트랜지스터 기판을 형성하게 된다.
이와 같은 본 실시예에 따른 박막트랜지스터 기판 제조방법에 따르면, 제1보조완화층(61)이 제거되기에, 15중량% 내지 50중량%의 실리콘옥사이드를 포함하는 실록산계 물질이 아닌 통상적인 실록산계 물질을 이용하더라도, 도 5에 도시된 것과 같은 찢김이 제1보조완화층(61) 내에서 발생하는 것을 방지할 수 있다. 또한, 제1보조완화층(61)이 존재하지 않기에, 컨택홀들을 형성하는 과정에서 제1보조완화층(61) 형성용 물질이 완전히 제거되지 않고 컨택홀(C) 내에서 반도체층(30) 상에 잔존하는 것을 미연에 방지할 수 있다.
지금까지 박막트랜지스터 기판 제조방법에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 상술한 것과 같은 박막트랜지스터 기판 제조방법을 이용하여 박막 트랜지스터 기판을 준비한 후 박막트랜지스터 기판 상에 디스플레이소자를 형성함으로써 디스플레이 장치를 제조하는 디스플레이 장치 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
예컨대 도 10 및 도 11을 참조하여 전술한 것과 같은 박막트랜지스터 기판 제조방법을 이용하여 박막트랜지스터 기판을 제조한 후, 도 12에 도시된 것과 같이 박막트랜지스터를 덮는 보호막 또는 평탄화막(90) 상에 화소전극(110)을 형성하되 드레인전극(81)에 연결되도록 형성한다. 그리고 이 화소전극(110)의 가장자리를 덮는 화소정의막(95)을 형성하고, 적어도 발광층을 포함하는 중간층(120)을 화소전극(110) 등의 상에 형성한 후 대향전극(130)을 형성함으로써, 유기발광소자(100)를 포함하는 디스플레이 장치를 제조할 수 있다.
물론 박막트랜지스터 기판 제조방법이나 디스플레이 장치 제조방법 외에, 박막트랜지스터 기판 역시 본 발명의 범위에 속한다.
본 발명의 일 실시예에 따른 박막트랜지스터 기판은 예컨대 도 11에 도시된 것과 같은 구조를 가질 수 있다. 구체적으로, 박막트랜지스터 기판은 게이트절연층(40)과 이 게이트절연층(40) 상에 배치된 게이트전극(50), 그리고 게이트전극(50)의 측면과 게이트절연층(40)의 상면을 연결하는 주완화층(63)을 구비할 수 있다. 이 주완화층(63)은 게이트전극(50)의 상면과 측면이 만나는 모서리 지점과 절연층(40)의 상면을 연결하여 게이트전극(50)의 측면을 덮을 수 있다. 이를 통해 게이트전극(50)이나 그 배선의 저항을 낮추기 위해 게이트전극(50)을 두껍게 형성하더라도, 게이트전극(50)에 의한 단차를 주완화층(63)으로 완화함으로써, 게이트전극(50)을 덮는 층간절연막(70)에 크랙이 발생하는 것을 효과적으로 방지하거나 줄일 수 있다. 이 주완화층(63)은 예컨대 실록산계 물질을 포함할 수 있다.
본 발명의 다른 일 실시예에 따른 박막트랜지스터 기판의 경우, 도 9에 도시된 것과 같은 구조를 가질 수 있다. 구체적으로, 박막트랜지스터 기판은 제1보조완화층(61)을 더 구비할 수 있다. 이 제1보조완화층(61)은 절연층(40)의 상면에 위치하며 두께가 균일하고, 주완화층(63)에 연결될 수 있다. 이 제1보조완화층(61)을 통해 게이트전극(50)에 의해 발생된 단차를 완화하는 효과를 더욱 높일 수 있다. 이 제1보조완화층(61)은 주완화층(63)과 일체(一體)일 수 있으며, 그 두께는 500Å 이하일 수 있다.
본 발명의 또 다른 일 실시예에 따른 박막트랜지스터 기판의 경우, 도 7에 도시된 것과 같은 구조를 가질 수 있다. 구체적으로, 박막트랜지스터 기판은 제2보조완화층(62)을 더 구비할 수 있다. 이 제2보조완화층(62)은 게이트전극(50)의 상면에 위치하며 두께가 균일하고, 주완화층(63)에 연결될 수 있다. 이 제2보조완화층(62)은 제1보조완화층(61) 및 주완화층(63)과 일체(一體)일 수 있다. 이와 같이 제2보조완화층(62)이 게이트전극(50) 상에 위치하도록 함으로써, 단차완화층(60)을 형성하는 공정을 단순화함에 따라 제조 수율을 높이고 제조에 소요되는 시간 역시 줄일 수 있다.
이때, 제2보조완화층(62)의 두께인 제2두께(t2)는 제1보조완화층(61)의 두께인 제1두께(t1)보다 얇을 수 있다. 이는 제1보조완화층(61), 제2보조완화층(62) 및 주완화층(63)을 형성할 시 액상의 동일물질을 절연층(40) 등의 상에 위치시킨 후 스핀코팅이나 슬릿코팅 방법을 이용해 게이트전극(50) 상면에까지 펼치기에, 제1두께(t1)는 제2두께(t2)보다 두껍게 될 수 있다. 예컨대 제1두께(t1)는 대략 500Å 이하일 수 있고, 제2두께(t2)는 300Å 이하일 수 있다. 그리고 주완화층(63)은 게이트전극(50)의 상면과 측면이 만나는 지점과 절연층(40)의 상면을 연결하여 게이트전극(50)의 측면을 덮는 형상을 갖게 되며, 그 표면은 오목한 형상을 갖게 된다.
한편, 상기와 같은 제1보조완화층(61), 제2보조완화층(62) 및 주완화층(63)은 실록산계 물질을 포함할 수 있으며, 특히 실리콘옥사이드를 15중량% 내지 50중량%를 포함하는 실록산계 물질을 포함할 수 있다. 실록산계 물질이 실리콘옥사이드를 15중량% 미만으로 포함할 시 실록산계 물질로 형성된 층의 내 스트레스성이 낮아져, 도 5에 도시한 것과 같이 제1보조완화층(61) 내에서 찢김이 발생할 수 있기 때문이다. 그리고 만일 실리콘옥사이드를 50중량%보다 많이 포함하게 되면, 단차완화층(60)을 형성하는 과정에서 또는 단차완화층(60) 형성 이후 단차완화층(60)에 크랙 등이 발생할 수 있다는 문제점이 발생할 수 있다.
지금까지는 박막트랜지스터 기판에 대해 설명하였으나 본 발명이 이에 한정되는 것은 아니며, 이를 포함하는 디스플레이 장치 역시 본 발명의 범위에 속한다. 예컨대 본 발명의 일 실시예에 따른 디스플레이 장치는 도 11에 도시된 것과 같은 박막트랜지스터 기판과 이에 배치된 디스플레이소자인 유기발광소자(100, 도 12 참조)를 구비할 수 있다. 즉, 도 12에 도시된 것과 같이, 박막트랜지스터를 덮는 보호막 또는 평탄화막(90) 상에 배치되며 드레인전극(81)에 연결된 화소전극(110)과, 적어도 발광층을 포함하며 화소전극(110) 등 상에 위치하는 중간층(120)과, 중간층(120) 상의 대향전극(130)을 포함하는 유기발광소자(100)를 구비하는, 유기발광 디스플레이 장치를 구현할 수 있다. 물론 이러한 구성요소들 외에 화소전극(110)의 가장자리를 덮는 화소정의막(95) 등의 구성요소를 더 구비할 수 있음은 물론이다.
이와 같은 본 실시예에 따른 디스플레이 장치는 단차완화층(60)을 이용하여 층간절연막(70)에 크랙이 발생하는 것을 방지하거나 크랙의 크기를 줄임으로써, 우수한 품질의 디스플레이 장치를 구현할 수 있다.
지금까지는 게이트전극(50)의 단차를 완화하는 단차완화층(60)에 대해 설명하였지만, 물론 본 발명이 이에 한정되는 것은 아니다. 예컨대 게이트전극(50)이 아닌 드레인전극(81)이나 소스전극(82) 또는 다른 배선에 의한 단차를 완화하기 위해 단차완화층을 이용하는 것 역시 본 발명의 범위에 속한다고 할 것이다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 기판 20: 버퍼층
30: 반도체층 40: 절연층
50: 게이트전극 60: 단차완화층
61: 제1보조완화층 62: 제2보조완화층
63: 주완화층 70: 층간절연막
81: 드레인전극 82: 소스전극
90: 보호막 또는 평탄화막
95: 화소정의막 100: 유기발광소자
110: 화소전극 120: 중간층
130: 대향전극

Claims (31)

  1. 절연층;
    상기 절연층 상에 배치된, 상면의 면적이 하면의 면적보다 좁은, 전극; 및
    상기 전극의 측면과 상기 절연층의 상면을 연결하되, 상기 전극의 상면은 덮지 않는, 주완화층;
    을 구비하는 박막트랜지스터 기판.
  2. 제1항에 있어서,
    상기 주완화층은, 상기 전극의 상면과 측면이 만나는 지점과 상기 절연층의 상면을 연결하여 상기 전극의 측면을 덮는, 박막트랜지스터 기판.
  3. 제2항에 있어서,
    상기 절연층의 상면 상에 위치하며 두께가 균일하고 상기 주완화층에 연결된 제1보조완화층을 더 구비하는, 박막트랜지스터 기판.
  4. 제3항에 있어서,
    상기 주완화층과 상기 제1보조완화층은 일체(一體)인, 박막트랜지스터 기판.
  5. 제3항에 있어서,
    상기 제1보조완화층의 두께는 500Å 이하인, 박막트랜지스터 기판.
  6. 절연층;
    상기 절연층 상에 배치된 전극;
    상기 전극의 측면과 상기 절연층의 상면을 연결하되, 상기 전극의 상면은 덮지 않는, 주완화층;
    상기 절연층의 상면 상에 위치하며 두께가 균일하고 상기 주완화층에 연결된 제1보조완화층; 및
    상기 전극의 상면에 위치하며 두께가 균일하고 상기 주완화층에 연결되며, 상기 제1보조완화층보다 얇은, 제2보조완화층;
    을 구비하는, 박막트랜지스터 기판.
  7. 제6항에 있어서,
    상기 주완화층과 상기 제2보조완화층은 일체(一體)인, 박막트랜지스터 기판.
  8. 제6항에 있어서,
    상기 제2보조완화층의 두께는 300Å 이하인, 박막트랜지스터 기판.
  9. 삭제
  10. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 주완화층의 표면은 오목한, 박막트랜지스터 기판.
  11. 제3항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1보조완화층은 실록산계 물질을 포함하는, 박막트랜지스터 기판.
  12. 제11항에 있어서,
    상기 제1보조완화층은 실리콘옥사이드를 15중량% 내지 50중량%를 포함하는 실록산계 물질을 포함하는, 박막트랜지스터 기판.
  13. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 전극은 게이트전극인, 박막트랜지스터 기판.
  14. 제1항 내지 제8항 중 어느 한 항의 박막트랜지스터 기판; 및
    상기 박막트랜지스터 기판 상에 배치된 디스플레이소자;
    를 구비하는, 디스플레이 장치.
  15. 제14항에 있어서,
    상기 전극은 게이트전극인, 디스플레이 장치.
  16. 기판 상에 절연층을 형성하는 단계;
    절연층 상에 전극을 형성하는 단계; 및
    절연층 상의 제1두께의 제1보조완화층, 전극 상에 위치하며 제1두께보다 얇은 제2두께의 제2보조완화층 및 전극의 측면과 절연층의 상면을 연결하는 주완화층을 형성하는 단계;
    를 포함하는 박막트랜지스터 기판 제조방법.
  17. 제16항에 있어서,
    상기 제1보조완화층, 제2보조완화층 및 주완화층을 형성하는 단계는 동일물질로 형성하는 단계인, 박막트랜지스터 기판 제조방법.
  18. 제17항에 있어서,
    상기 제1보조완화층, 제2보조완화층 및 주완화층을 형성하는 단계는 실록산계 물질로 형성하는 단계인, 박막트랜지스터 기판 제조방법.
  19. 제18항에 있어서,
    실록산계 물질은 실리콘옥사이드를 15중량% 내지 50중량% 포함하는, 박막트랜지스터 기판 제조방법.
  20. 제17항에 있어서,
    상기 제1보조완화층, 제2보조완화층 및 주완화층을 형성하는 단계는 동일물질을 슬릿코팅 또는 스핀코팅하여 형성하는 단계인, 박막트랜지스터 기판 제조방법.
  21. 삭제
  22. 삭제
  23. 제20항에 있어서,
    주완화층은, 전극의 상면과 측면이 만나는 지점과 절연층의 상면을 연결하여 전극의 측면을 덮는, 박막트랜지스터 기판 제조방법.
  24. 제23항에 있어서,
    주완화층의 표면은 오목한, 박막트랜지스터 기판 제조방법.
  25. 제20항에 있어서,
    전극 상의 제2보조완화층을 제거하는 단계를 더 포함하는, 박막트랜지스터 기판 제조방법.
  26. 제25항에 있어서,
    전극 상의 제2보조완화층을 제거할 시 드라이에칭법을 이용하는, 박막트랜지스터 기판 제조방법.
  27. 제20항에 있어서,
    절연층 상의 제1보조완화층 및 전극 상의 제2보조완화층을 제거하는 단계를 더 포함하는, 박막트랜지스터 기판 제조방법.
  28. 제27항에 있어서,
    절연층 상의 제1보조완화층 및 전극 상의 제2보조완화층을 제거할 시 드라이에칭법을 이용하는, 박막트랜지스터 기판 제조방법.
  29. 제16항 내지 제20항 및 제23항 내지 제28항 중 어느 한 항에 있어서,
    상기 전극을 형성하는 단계는, 절연층 상에 게이트전극을 형성하는 단계인, 박막트랜지스터 기판 제조방법.
  30. 제16항 내지 제20항 및 제23항 내지 제28항 중 어느 한 항의 제조방법으로 박막트랜지스터 기판을 준비하는 단계; 및
    박막트랜지스터 기판 상에 디스플레이소자를 형성하는 단계;
    를 포함하는, 디스플레이 장치 제조방법.
  31. 제30항에 있어서,
    상기 전극을 형성하는 단계는, 절연층 상에 게이트전극을 형성하는 단계인, 디스플레이 장치 제조방법.
KR1020140184955A 2014-12-19 2014-12-19 박막트랜지스터 기판, 이를 포함하는 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 이를 이용한 디스플레이 장치 제조방법 KR102304724B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140184955A KR102304724B1 (ko) 2014-12-19 2014-12-19 박막트랜지스터 기판, 이를 포함하는 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 이를 이용한 디스플레이 장치 제조방법
US14/796,060 US10032879B2 (en) 2014-12-19 2015-07-10 Thin film transistor substrate, display apparatus including the same, method of manufacturing the same, and method of manufacturing display apparatus including the same
CN201510939962.8A CN105720061B (zh) 2014-12-19 2015-12-16 薄膜晶体管基板、包括其的显示装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140184955A KR102304724B1 (ko) 2014-12-19 2014-12-19 박막트랜지스터 기판, 이를 포함하는 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 이를 이용한 디스플레이 장치 제조방법

Publications (2)

Publication Number Publication Date
KR20160076004A KR20160076004A (ko) 2016-06-30
KR102304724B1 true KR102304724B1 (ko) 2021-09-27

Family

ID=56130419

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140184955A KR102304724B1 (ko) 2014-12-19 2014-12-19 박막트랜지스터 기판, 이를 포함하는 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 이를 이용한 디스플레이 장치 제조방법

Country Status (3)

Country Link
US (1) US10032879B2 (ko)
KR (1) KR102304724B1 (ko)
CN (1) CN105720061B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102304724B1 (ko) * 2014-12-19 2021-09-27 삼성디스플레이 주식회사 박막트랜지스터 기판, 이를 포함하는 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 이를 이용한 디스플레이 장치 제조방법
KR102505880B1 (ko) * 2017-09-06 2023-03-06 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조방법, 이를 포함하는 표시 장치
US11871615B2 (en) * 2018-12-07 2024-01-09 Sharp Kabushiki Kaisha Display device and method for manufacturing same
CN111883423A (zh) * 2020-07-08 2020-11-03 上海华虹宏力半导体制造有限公司 Igbt器件的制作方法
CN112286394B (zh) * 2020-10-30 2024-02-09 武汉天马微电子有限公司 显示面板及显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050285516A1 (en) 2004-06-25 2005-12-29 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2006040881A (ja) * 2004-06-25 2006-02-09 Semiconductor Energy Lab Co Ltd 表示装置
JP2006344584A (ja) * 2005-05-13 2006-12-21 Semiconductor Energy Lab Co Ltd 表示装置及び表示装置の作製方法
JP2008130991A (ja) 2006-11-24 2008-06-05 Fujitsu Ltd 半導体装置及びその製造方法
JP2009026955A (ja) * 2007-07-19 2009-02-05 Panasonic Corp 半導体装置及びその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4474831A (en) * 1982-08-27 1984-10-02 Varian Associates, Inc. Method for reflow of phosphosilicate glass
US4986878A (en) * 1988-07-19 1991-01-22 Cypress Semiconductor Corp. Process for improved planarization of the passivation layers for semiconductor devices
JPH0680657B2 (ja) * 1989-12-27 1994-10-12 株式会社半導体プロセス研究所 半導体装置の製造方法
KR950002948B1 (ko) * 1991-10-10 1995-03-28 삼성전자 주식회사 반도체 장치의 금속층간 절연막 형성방법
JP4135407B2 (ja) 2002-06-17 2008-08-20 ソニー株式会社 液晶表示装置
KR20050052730A (ko) 2003-12-01 2005-06-07 엘지.필립스 엘시디 주식회사 액정표시장치용 박막 트랜지스터 및 그 제조 방법
KR101012495B1 (ko) 2004-06-11 2011-02-08 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 제조 방법
US8999836B2 (en) * 2005-05-13 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
JP2007242895A (ja) * 2006-03-08 2007-09-20 Mitsubishi Electric Corp 薄膜トランジスタ装置及びその製造方法
KR100971207B1 (ko) * 2007-08-30 2010-07-20 주식회사 동부하이텍 마이크로렌즈 및 그 제조 방법
KR100943186B1 (ko) 2008-05-20 2010-02-19 삼성모바일디스플레이주식회사 유기 발광 디스플레이 장치 및 그 제조방법
US20100006912A1 (en) 2008-07-14 2010-01-14 Honeywell International Inc. Planar Metal-Insulator-Metal Circuit Element and Method for Planar Integration of Same
KR102304724B1 (ko) * 2014-12-19 2021-09-27 삼성디스플레이 주식회사 박막트랜지스터 기판, 이를 포함하는 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 이를 이용한 디스플레이 장치 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050285516A1 (en) 2004-06-25 2005-12-29 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2006040881A (ja) * 2004-06-25 2006-02-09 Semiconductor Energy Lab Co Ltd 表示装置
JP2006344584A (ja) * 2005-05-13 2006-12-21 Semiconductor Energy Lab Co Ltd 表示装置及び表示装置の作製方法
JP2008130991A (ja) 2006-11-24 2008-06-05 Fujitsu Ltd 半導体装置及びその製造方法
JP2009026955A (ja) * 2007-07-19 2009-02-05 Panasonic Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US10032879B2 (en) 2018-07-24
CN105720061B (zh) 2020-12-11
KR20160076004A (ko) 2016-06-30
US20160181389A1 (en) 2016-06-23
CN105720061A (zh) 2016-06-29

Similar Documents

Publication Publication Date Title
KR102304724B1 (ko) 박막트랜지스터 기판, 이를 포함하는 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 이를 이용한 디스플레이 장치 제조방법
JP3214186B2 (ja) 半導体装置の製造方法
US9425127B2 (en) Method for forming an air gap around a through-silicon via
US8748320B2 (en) Connection to first metal layer in thin film transistor process
CN112262227B (zh) 正形碳膜沉积
US9373541B2 (en) Hard mask removal scheme
TW201712802A (zh) 用於互連的結構和方法
US20040195660A1 (en) Composition for forming porous film, porous film and method for forming the same, interlayer insulator film, and semiconductor device
US9892964B1 (en) Gap-fill polymer for filling fine pattern gaps and method for fabricating semiconductor device using the same
CN100485907C (zh) 平板显示器及其制备方法
US20150279690A1 (en) Trench forming method, metal wiring forming method, and method of manufacturing thin film transistor array panel
US9685366B1 (en) Forming chamferless vias using thermally decomposable porefiller
US10804095B2 (en) Composition for forming silica layer, silica layer, and electronic device
US8372719B2 (en) Hard mask removal for semiconductor devices
US10043824B2 (en) Semiconductor device including a vacuum gap and method for manufacturing the same
JP2007019486A (ja) スピンオンガラス組成物、その製造方法、及びそれを用いた多孔性シリコン酸化膜の製造方法
KR20100079157A (ko) 반도체 소자의 ｍｉｍ 캐패시터 형성 방법 및 그에 따른 ｍｉｍ 캐패시터
KR100314806B1 (ko) 스핀온글래스막형성방법
KR100983509B1 (ko) 반도체 소자 제조 방법
KR20190099832A (ko) 절연막 식각액 조성물 및 이를 이용한 패턴 형성 방법
US7563687B2 (en) Method of fabricating a capacitor by using a metallic deposit in an interconnection dielectric layer of an integrated circuit
US20060089000A1 (en) Material and process for etched structure filling and planarizing
KR20090080281A (ko) 반도체 소자의 제조 방법
KR20060063299A (ko) 반도체 소자의 메탈 콘택 형성방법
JPH10199877A (ja) 半導体素子の保護膜形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant