KR102505880B1 - 박막 트랜지스터 및 그 제조방법, 이를 포함하는 표시 장치 - Google Patents

박막 트랜지스터 및 그 제조방법, 이를 포함하는 표시 장치 Download PDF

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Abstract

LDD 영역을 갖는 박막 트랜지스터를 개시한다. 본 발명의 일 실시예는, 기판; 상기 기판 상에 배치되어 채널 영역, LDD(Lightly Doped Drain) 영역, 소스영역, 및 드레인 영역을 포함하는 반도체층;상기 반도체층을 덮는 게이트 절연막; 상기 게이트 절연막을 사이에 두고 상기 채널영역과 중첩 배치된 게이트 전극; 및 상기 게이트 전극의 측면에 배치된 유기 측벽층(side wall layer); 을 포함하며, 상기 유기 측벽층은 실세스퀴옥산(Silsesquioxane)계 수지를 포함하는, 박막 트랜지스터를 개시한다.

Description

박막 트랜지스터 및 그 제조방법, 이를 포함하는 표시 장치{Thin film transistor and method of manufacturing the same, Display device including the transistor}
본 발명의 실시예들은 박막 트랜지스터 및 그 제조방법, 이를 포함하는 표시장치에 관한 것이다.
박막 트랜지스터(TFT: thin film transistor)는 절연성 지지 기판 위에 반도체 박막이 형성된 트랜지스터로 게이트, 드레인, 소오스의 세 단자를 갖는다. 게이트에 인가하는 전압을 조절하여 소오스와 드레인 사이에 흐르는 전류를 온 또는 오프 상태로 만들어서 스위칭 동작을 한다. 박막 트랜지스터는 센서, 기억 소자, 광 소자, 표시 장치의 화소 스위칭 소자 또는 구동 소자 등 다양한 분야에 사용된다.
표시 장치는 데이터를 시각적으로 표시하는 장치로, 박막 트랜지스터를 포함하는 복수의 화소를 구비한다. 표시 장치의 고성능화, 고해상도화의 요구에 따라, 박막 트랜지스터의 채널 길이가 감소하는 경향이 있다.
박막 트랜지스터의 채널 길이가 감소하게 되면, 쇼트 채널 효과(short channel effect)가 발생하는 바, 이를 방지하기 위해서 채널 영역과 소스(또는 드레인) 영역 사이에 저농도 영역인 LDD(Light Doped Drain) 영역을 갖는 박막 트랜지스터가 연구되고 있다. 그러나, LDD 영역을 갖는 박막 트랜지스터는 공정 시간이 길고, 공정이 복잡하다는 문제가 있다.
본 발명의 실시예들은 우수한 성능을 가지면서도 공정 단계 및 공정 시간을 줄일 수 있는 박막 트랜지스터 및 그 제조방법, 이를 포함하는 표시 장치를 제공하고자 한다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예는, 기판; 상기 기판 상에 배치되어 채널 영역, LDD(Lightly Doped Drain) 영역, 소스영역, 및 드레인 영역을 포함하는 반도체층;상기 반도체층을 덮는 게이트 절연막; 상기 게이트 절연막을 사이에 두고 상기 채널영역과 중첩 배치된 게이트 전극; 및 상기 게이트 전극의 측면에 배치된 유기 측벽층(side wall layer);을 포함하며, 상기 유기 측벽층은 실세스퀴옥산(Silsesquioxane)계 수지를 포함하는, 박막 트랜지스터를 개시한다.
본 실시예에 있어서, 상기 소스 영역 및 드레인 영역은 도펀트를 포함하며, 상기 유기 측벽층은 상기 소스 영역 및 드레인 영역에 포함된 도펀트와 동일한 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 LDD 영역은 상기 채널 영역의 양측에 배치되고, 상기 유기 측벽층은 상기 LDD 영역에 대응하여 배치될 수 있다.
본 실시예에 있어서, 상기 유기 측벽층은 상기 게이트 전극의 상부면으로 연장되어 배치될 수 있다.
본 실시예에 있어서, 상기 게이트 전극의 상부면에 배치된 유기 측벽층의 두께는 상기 게이트 절연막의 두께보다 작을 수 있다.
본 발명의 다른 실시예는, 기판 상에 반도체층을 형성하는 단계; 상기 반도체층을 덮도록 기판 전면에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 상에 상기 반도체층의 일부와 중첩되도록 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로 하여 상기 반도체층에 제1 도펀트를 주입하는 제1 도핑 공정; 상기 게이트 전극의 측면을 감싸는 유기 측벽층을 형성하는 단계; 및 상기 게이트 전극 및 상기 유기 측벽층을 마스크로 하여 상기 반도체층에 제2 도펀트를 주입하는 제2 도핑 공정;을 포함하며, 상기 유기 측벽층은 실세스퀴옥산계 수지를 포함하는, 박막 트랜지스터의 제조방법을 개시한다.
본 실시예에 있어서, 상기 유기 측벽층은 액상의 유기 조성물을 코팅한 후, 경화시켜서 형성될 수 있다.
본 실시예에 있어서, 상기 액상의 유기 조성물은 고형분의 실세스퀴옥산계 수지가 1.7 내지 5 wt% 포함될 수 있다.
본 실시예에 있어서, 상기 유기 측벽층의 경사는 상기 실세스퀴옥산계 수지의 함량에 따라 조절될 수 있다.
본 실시예에 있어서, 상기 제1 도핑 공정에서 주입하는 제1 도펀트의 농도는 상기 제2 도핑 공정에서 주입하는 상기 제2 도펀트의 농도보다 낮을 수 있다.
본 실시예에 있어서, 상기 제1 도펀트와 상기 제2 도펀트는 동일한 도펀트 타입을 가질 수 있다.
본 실시예에 있어서, 상기 유기 측벽층은 상기 게이트 전극의 상부면에도 형성될 수 있다.
본 실시예에 있어서, 상기 게이트 전극의 상부면에 형성된 상기 유기 측벽층을 제거하는 공정을 더 포함할 수 있다.
본 발명의 또 다른 실시예는, 박막트랜지스터를 포함하는 표시 장치에 있어서, 상기 박막트랜지스터를 덮는 평탄화막; 상기 평탄화막 상에 구비되며 상기 박막트랜지스터와 연결되는 화소전극; 상기 화소전극과 대향되는 대향전극; 및 상기 화소전극과 대향전극 사이에 배치된 중간층;을 포함하며, 상기 박막트랜지스터는,기판 상에 배치되며, 채널 영역, LDD(Lightly Doped Drain) 영역, 소스영역, 및 드레인 영역을 포함하는 반도체층; 상기 반도체층을 덮는 게이트 절연막; 상기 게이트 절연막을 사이에 두고 상기 채널영역과 중첩 배치된 게이트 전극; 및 상기 게이트 전극의 측면에 배치된 유기 측벽층(side wall layer); 을 포함하며, 상기 유기 측벽층은 실세스퀴옥산(Silsesquioxane)계 수지를 포함하는, 표시 장치를 개시한다.
본 실시예에 있어서, 상기 소스 영역 및 드레인 영역은 도펀트를 포함하며, 상기 유기 측벽층은 상기 소스 영역 및 드레인 영역에 포함된 도펀트와 동일한 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 LDD 영역은 상기 채널 영역의 양측에 배치되고, 상기 유기 측벽층은 상기 LDD 영역에 대응하여 배치될 수 있다.
본 실시예에 있어서, 상기 유기 측벽층은 상기 게이트 전극의 상부면으로 연장되어 배치될 수 있다.
본 실시예에 있어서, 상기 게이트 전극의 상부면에 배치된 유기 측벽층의 두께는 상기 게이트 절연막의 두께보다 작을 수 있다.
본 실시예에 있어서, 상기 화소전극의 중앙부는 노출하고 가장자리는 덮으며, 화소를 정의하는 화소정의막;을 더 포함할 수 있다.
본 실시예에 있어서, 상기 중간층은 유기발광층을 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 박막 트랜지스터는 실세스퀴옥산(Silsesquioxane)계 유기물을 이용하여 우수한 성능을 가지면서도 공정 단계 및 공정 시간을 줄일 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터를 개략적으로 나타낸 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터를 개략적으로 나타낸 단면도이다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 공정 순서에 따라 개략적으로 나타낸 단면도이다.
도 9는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법에 추가될 수 있는 공정을 개략적으로 나타낸 단면도이다.
도 10a 내지 도 10b는 실세스퀴옥산계 수지의 함량에 따른 유기 측벽층의 형상을 촬영한 이미지이다.
도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 표시 장치를 개략적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)를 개략적으로 나타낸 단면도이다.
도 1을 참조하면, 박막 트랜지스터(100)는 기판(110) 상에 반도체층(211), 게이트 절연막(120), 게이트 전극(213), 및 게이트 전극(213)의 측면에 배치된 유기 측벽층(215)를 포함한다. 박막 트랜지스터(100)는 버퍼막(111), 층간 절연막(130), 소스 전극(217s), 및 드레인 전극(217d)를 더 포함할 수 있다.
기판(110)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에 따르면, 기판(110)은 플렉서블 소재의 기판(110)을 포함할 수 있다. 여기서, 플렉서블 소재의 기판(110)이란 잘 휘어지고 구부러지며 접거나 말 수 있는 기판을 지칭한다. 이러한 기판(110)은 플렉서블 또는 벤더블 특성을 갖는 다양한 물질을 포함할 수 있는데, 예컨대 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지를 포함할 수 있다.
버퍼막(111)은 기판(110) 상에 위치하여, 기판(110)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(110) 상에 평탄면을 제공할 수 있다. 버퍼막(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 버퍼막(111)은 경우에 따라서 생략될 수 있다.
반도체층(211)은 채널 영역(211a), LDD 영역(211b), 소스 영역(211s) 및 드레인 영역(211d)을 포함한다. 반도체층(211)은 실리콘을 포함하는 반도체 물질로 이루어질 수 있다. 일부 실시예에서, 반도체층(211)은 비정질 실리콘을 결정화하여 형성된 폴리 실리콘일 수 있다. 그러나, 이에 한정되지 않는다. 반도체층(211)은 산화물 반도체나 유기물 반도체로 형성될 수 있다.
LDD 영역(211b)은 채널 영역(211a)과 소스 영역(211s), 채널 영역(211a)과 드레인 영역(211d) 사이에 배치되며, 소스 영역(211s) 및 드레인 영역(211d)의 캐리어 농도보다 낮은 캐리어 농도를 갖는다. LDD 영역(211b)가 존재함에 따라, 채널 영역(211a)과 소스 영역(211s)(또는 드레인 영역(211d)) 사이의 급격한 전계의 증가를 방지할 수 있다. 그 결과, 박막 트랜지스터(100)의 오프 전류가 낮아지며, 박막 트랜지스터(100)의 채널 길이가 짧아짐에 따라 나타나는 쇼트 채널 효과(short channel effect)를 억제할 수 있다.
LDD 영역(211b)은 반도체층(211)에 저농도의 n형 또는 p형 도펀트가 도핑되어 형성될 수 있다. 여기서 저농도라 함은 소스 영역(211s) 및 드레인 영역(211d)의 도펀트의 농도에 비해서 낮은 농도를 가짐을 의미한다. 일부 실시예에서, LDD 영역의 도펀트의 농도는 약 1E12 내지 1E13 ions/㎤의 범위일 수 있다.
채널 영역(211a)와 소스 영역(211s)(또는 드레인 영역(211d)) 사이의 거리로 정의되는 LDD 영역(211b)의 폭은 약 0.4 um 내지 5 um로 조절될 수 있다.
소스 영역(211s) 및 드레인 영역(211d)는 캐리어의 농도를 증가시켜 도전성화한 영역일 수 있다. 소스 영역(211s) 및 드레인 영역(211d)은 반도체층(211)에 고농도의 n형 또는 p형 도펀트가 도핑되어 형성될 수 있다. 여기서 고농도라 함은 LDD 영역(211b)의 도펀트의 농도에 비해서 높은 농도를 가짐을 의미한다. 일부 실시예에서, 소스 영역(211s) 및 드레인 영역(211d)의 도펀트의 농도는 약 1E14 내지 1E15 ions/㎤의 범위일 수 있다.
상기 소스 영역(211s) 및 드레인 영역(211d)의 도펀트와 LDD 영역(211b)의 도펀트는 같은 종류의 도펀트일 수 있다. 예컨대, LDD 영역(211b)는 저농도의 n형 도펀트가 도핑되고, 소스 영역(211s) 및 드레인 영역(211d)는 고농도의 n형 도펀트가 도핑된 것일 수 있다. 또는, LDD 영역(211b)는 저농도의 p형 도펀트가 도핑되고, 소스 영역(211s) 및 드레인 영역(211d)는 고농도의 p형 도펀트가 도핑된 것일 수 있다.
n형 도핑의 도펀트로는 인(P), 비소(As), 안티모니(Sb), 비스무트(Bi) 등이 사용될 수 있다. p형 도핑의 도펀트로는 붕소(B), 알루미늄(Al), 인듐(In), 갈륨(Ga) 등이 사용될 수 있다.
게이트 절연막(120)은 반도체층(211)과 게이트 전극(213)과의 절연성을 확보하기 위해서 상기 반도체층(211)과 게이트 전극(213) 사이에 개재된다. 게이트 절연막(120)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함할 수 있다. 게이트 절연막(120)은 CVD 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다.
게이트 전극(213)은 상기 게이트 절연막(120) 상에 배치되며, 상기 채널영역(211c)과 중첩되어 배치되고 있다. 게이트 전극(213)은 박막 트랜지스터(100)에 온/오프 신호를 인가하는 배선과 연결될 수 있다. 게이트 전극(213)은 저저항 금속으로 이루어질 수 있다. 예를 들면, 게이트 전극(213)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등을 포함하는 도전 물질로 이루어진 단일막 또는 다층막일 수 있다. 일부 실시예에서, 게이트 전극(213)은 Ti/Cu, Ti/Al 등의 이중막으로 이루어질 수 있으며, 이 경우, Ti층은 하부에 배치되며, Cu층 또는 Al층 보다 얇게 형성되어, 배리어 기능을 할 수 있다.
게이트 전극(213)의 측면에는 기판(110)의 상면에 대해서 경사면을 갖는 유기 측벽층(215)이 개재된다. 유기 측벽층(215)은 게이트 전극(213)의 측면을 감싸면서 배치될 수 있으며, 유기 측벽층(215)의 폭은 게이트 전극(213)의 상부에서 하부로 갈수록(기판(110) 방향) 점차 증가한다. 유기 측벽층(215)의 하부 유효 폭(W)은 상기 LDD 영역(211b)의 폭과 대응될 수 있다. 여기서, '유효 폭(W)'은 유기 측벽층(215)에 의해서 반도체층(211)에 도펀트가 침투되지 않을 수 있는 두께까지의 폭을 의미한다. 또는, '유효 폭(W)'은 게이트 전극(213)의 하부 측면으로부터 유기 측벽층(215)의 두께가 일정해지기 전까지의 거리를 의미할 수 있다. 한편, '유효 폭(W)'은 LDD 영역의 폭과 대응될 수 있다.
유기 측벽층(215)은 게이트 전극(213)의 상부 및 게이트 절연막(120)의 상부에도 얇게 형성될 수 있다. 게이트 전극(213)의 상부 및 게이트 절연막(120)의 상부에 형성되는 유기 측벽층(215)의 두께(t)는 도펀트 주입 공정이나 컨택홀 형성 공정 등에서 영향을 미치지 않을 정도로 매우 얇게 형성될 수 있다. 일부 실시예에서, 게이트 전극(213)의 상부 또는 게이트 절연막(120) 상부에 얇게 형성된 유기 측벽층(215)의 두께(t)는 0.05um 이하일 수 있다.
즉, 본 실시예에서, 유기 측벽층(215)은 게이트 전극(213)의 측면 근처, 또는 LDD 영역(211b)과 중첩되는 영역에서만 두껍게 형성되고, 다른 영역에서는 얇게 형성될 수 있다.
상기 유기 측벽층(215)은 실세스퀴옥산계 수지가 포함될 수 있다.
실세스퀴옥산(silsesquioxane)계 수지로는 사다리형 폴리실세스키옥산(Ladder-like Polysilsesquioxane), 바구니형 실세스키옥산(Polyhedral Oligomeric Silsesquioxane(POSS)) 등의 고분자가 있다.
본 실시예에서, 유기 측벽층(215)의 유효 폭(W) 또는 경사는 상기 유기 측벽층(215)에 포함되는 실세스퀴옥산(Silsesquioxane)계 수지의 함량으로 조절될 수 있다.
구체적으로, 유기 측벽층(215)을 형성하는 유기 조성물에 포함된 고형분의 실세스퀴옥산계 수지의 함량에 따라서, 유기 측벽층(215)의 유효 폭(W)을 조절할 수 있다.
상기 유기 조성물은 실세스퀴옥산계 수지, 유기 용매, 기타 첨가제가 포함되는 물질로, 코팅이 가능한 물질일 수 있다.
상기 유기 용매로는 구체적으로 n-펜탄, iso-펜탄, 헥산, 시클로헥산 또는 클로로포름과 같은 지방족 탄화수소계 용매, 벤젠, 톨루엔 또는 자일렌과 같은 방향족 탄화수소계 용매; 메탄올, 에탄올, n-프로판올, iso-프로판올, n-부탄올, iso-부탄올, sec-부탄올 또는 t-부탄올과 같은 알코올계 용매, 메틸에틸케톤, 메틸이소부틸케톤, 시클로헥사논 또는 아세틸아세톤과 같은 케톤계 용매; 테트라하이드로퓨란, 2-메틸테트라하이드로퓨란, 에틸에테르, n-프로필에테르, iso-프로필에테르, iso-프로필에테르, 비스(2-메톡시에틸)에테르, 에틸렌글리콜메틸에테르 또는 에틸렌글리콜에틸에테르와 같은 에테르계 용매, 메틸아세테이트, 에틸아세테이트, 에틸렌글리콜메틸에테르아세테이트 또는 프로필렌글리콜메틸에테르아세테이트와 같은 에스테르계 용매, 또는 이들의 조합물을 이용할 수 있다.
상기 기타 첨가제는 계면 활성제, 바인더 등일 수 있다.
한편, 유기 측벽층(215)에는 소스 영역(211s) 및 드레인 영역(211d)에 주입된 도펀트와 동일한 물질이 포함된다. 예컨대, 유기 측벽층(215)에는 n형 도펀트인 인(P), 비소(As), 안티모니(Sb), 비스무트(Bi) 등 또는 p형 도펀트인 붕소(B), 알루미늄(Al), 인듐(In), 갈륨(Ga) 등이 포함될 수 있다.
층간 절연막(130)은 게이트 전극(213) 및 유기 측벽층(215)을 덮으며 배치될 수 있다. 층간 절연막(130)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함할 수 있다. 층간 절연막(130)은 CVD 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다.
층간 절연막(130) 상부에는 소스 전극(217s) 및 드레인 전극(215d)이 배치될 수 있다. 소스 전극(217s) 및 드레인 전극(217d)은 전도성이 좋은 도전 물질로 이루어진 단일막 또는 다층막일 수 있으며, 반도체층(211)의 소스 영역(211s), 및 드레인 영역(211d)에 각각 연결될 수 있다. 소스 전극(217s) 및 드레인 전극(217d)은 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등을 포함하는 도전 물질로 이루어진 단일막 또는 다층막일 수 있다. 소스 전극(217s) 및 드레인 전극(217d)은 상기 반도체층(211)과 층간 절연막(130)을 관통하는 컨택홀(CNT)을 통해 연결될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터(200)의 개략적인 단면도이다. 도 2에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
도 2를 참조하면, 박막 트랜지스터(200)는 기판(110) 상에 반도체층(211), 게이트 절연막(120), 게이트 전극(213), 및 게이트 전극(213)의 측면에 배치된 유기 측벽층(215')를 포함한다. 박막 트랜지스터(100)는 버퍼막(111), 층간 절연막(130), 소스 전극(217s), 및 드레인 전극(217d)를 더 포함할 수 있다.
도 2에 있어서, 유기 측벽층(215')은 게이트 전극(213)의 측면을 감싸면서 배치되며, 게이트 전극(213)의 상부에는 배치되지 않는다. 유기 측벽층(215')의 폭은 게이트 전극(213)의 상부에서 하부로 갈수록(기판(110) 방향) 점차 증가한다. 유기 측벽층(215)의 하부 폭(W)은 상기 LDD 영역(211b)의 폭과 대응될 수 있다.
즉, 본 실시예에서, 유기 측벽층(215')은 게이트 전극(213)의 측면 근처, 또는 LDD 영역(211b)과 대응하는 영역에 개재된다.
상기 유기 측벽층(215)은 실세스퀴옥산계 수지가 포함될 수 있다.
실세스퀴옥산(silsesquioxane)계 수지로는 사다리형 폴리실세스키옥산(Ladder-like Polysilsesquioxane), 바구니형 실세스키옥산(Polyhedral Oligomeric Silsesquioxane(POSS)) 등의 고분자가 있다.
본 실시예에서, 유기 측벽층(215)의 유효 폭(W) 또는 경사는 상기 유기 측벽층(215)에 포함되는 실세스퀴옥산(Silsesquioxane)계 수지의 함량으로 조절될 수 있다.
구체적으로, 유기 측벽층(215)을 형성하는 유기 조성물에 포함된 고형분의 실세스퀴옥산계 수지의 함량에 따라서, 유기 측벽층(215)의 유효 폭(W)을 조절할 수 있다.
상기 유기 조성물은 실세스퀴옥산계 수지, 유기 용매, 기타 첨가제가 포함되는 물질로, 코팅이 가능한 물질일 수 있다.
상기 유기 용매로는 구체적으로 n-펜탄, iso-펜탄, 헥산, 시클로헥산 또는 클로로포름과 같은 지방족 탄화수소계 용매, 벤젠, 톨루엔 또는 자일렌과 같은 방향족 탄화수소계 용매; 메탄올, 에탄올, n-프로판올, iso-프로판올, n-부탄올, iso-부탄올, sec-부탄올 또는 t-부탄올과 같은 알코올계 용매, 메틸에틸케톤, 메틸이소부틸케톤, 시클로헥사논 또는 아세틸아세톤과 같은 케톤계 용매; 테트라하이드로퓨란, 2-메틸테트라하이드로퓨란, 에틸에테르, n-프로필에테르, iso-프로필에테르, iso-프로필에테르, 비스(2-메톡시에틸)에테르, 에틸렌글리콜메틸에테르 또는 에틸렌글리콜에틸에테르와 같은 에테르계 용매, 메틸아세테이트, 에틸아세테이트, 에틸렌글리콜메틸에테르아세테이트 또는 프로필렌글리콜메틸에테르아세테이트와 같은 에스테르계 용매, 또는 이들의 조합물을 이용할 수 있다.
상기 기타 첨가제는 계면 활성제, 바인더 등일 수 있다.
한편, 유기 측벽층(215')에는 소스 영역(211s) 및 드레인 영역(211d)에 주입된 도펀트와 동일한 물질이 포함된다. 예컨대, 유기 측벽층(215')에는 n형 도펀트인 인(P), 비소(As), 안티모니(Sb), 비스무트(Bi) 등 또는 p형 도펀트인 붕소(B), 알루미늄(Al), 인듐(In), 갈륨(Ga) 등이 포함될 수 있다.
본 실시예들에 의한 박막 트랜지스터(100, 200)는 LDD 영역을 포함하고 있어, 박막 트랜지스터(100, 200)의 오프 전류가 낮아지며, 박막 트랜지스터(100, 200)의 채널 길이가 짧아짐에 따라 나타나는 쇼트 채널 효과(short channel effect)를 억제할 수 있다.
또한, 본 실시예들에 의한 박막 트랜지스터(100, 200)은 유기 측벽층(215, 215')을 포함하고 있어 공정 단계 및 공정 시간이 획기적으로 줄어들 수 있다. 이에 대해서, 본 실시예에 따른 박막 트랜지스터의 제조방법을 공정 순서에 따라서 살펴보면서 설명하도록 한다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 제조방법을 공정 순서에 따라 개략적으로 나타낸 단면도이다.
도 3을 참조하면, 먼저 기판(110) 상에 버퍼막(111), 반도체층(211), 게이트 절연막(120)을 형성한다.
버퍼막(111)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함할 수 있으며, CVD 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다.
반도체층(211)은 비정질 실리콘을 결정화하여 폴리 실리콘으로 형성할 수 있다. 상기 결정화는 엑시머 레이저(Excimer laser)나 YAG 레이저를 이용한 레이저 어닐링(laser annealing) 또는 퍼니스 어닐링(furnace annealing)에 의해 수행될 수 있다. 그 다음, 상기 반도체층(211)이 형성될 부분에 포토레지스트패턴을 형성 한 후, 습식 식각, 건식 식각 또는 이들의 조합을 이용한 식각을 통해서 반도체층(211)을 형성한다.
그 다음, 반도체층(211)을 덮는 게이트 절연막(120)을 형성한다. 게이트 절연막(120)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함할 수 있으며, CVD 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다.
그 다음, 게이트 절연막(120)에 게이트 전극 물질층(213')을 형성한다. 게이트 전극 물질층(213')은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등을 포함할 수 있으며, 단일막 또는 다층막으로 형성될 수 있다. 게이트 전극 물질층(213')은 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.
상기 게이트 전극 물질층(213') 상에는 포토레지스트패턴(PR)이 형성된다. 이때, 상기 포토레지스트패턴(PR)의 위치는 게이트 전극(213)이 형성될 부분에 대응된다.
도 4를 참조하면, 상기 포토레지스트패턴(PR)을 마스크로 하여 상기 게이트 전극 물질층(213')을 식각함으로써 게이트 전극(213)이 형성된다. 이 때, 식각은 습식식각, 건식식각, 또는 이들의 조합에 의해서 수행될 수 있다.
도 5를 참조하면, 도 4의 포토레지스트패턴(PR)을 제거하고, 게이트 전극(213)을 도핑 마스크로 하여 저농도의 도펀트를 주입하는 제1 도핑 공정을 수행한다. 도펀트는 n형 또는 p형일 수 있다. 제1 도핑 공정은 LDD 영역(211b)을 형성하기 위한 것으로 후술할 제2 도핑 공정 보다 낮은 농도의 도펀트를 주입한다. 예컨대, 제1 도핑 공정은 약 1E12 내지 1E13 ions/㎤ 농도의 도펀트를 주입할 수 있다.
도 6을 참조하면, 게이트 측면을 감싸는 유기 측벽층(215)을 형성한다.
먼저, 고형분의 실세스퀴옥산계 수지, 유기 용매, 및 기타 첨가제가 혼합된 유기 조성물을 기판(110) 전면(全面)에 코팅한다.
실세스퀴옥산(silsesquioxane)계 수지로는 사다리형 폴리실세스키옥산(Ladder-like Polysilsesquioxane), 바구니형 실세스키옥산(Polyhedral Oligomeric Silsesquioxane(POSS)) 등의 고분자가 있다.
유기 용매로는 구체적으로 n-펜탄, iso-펜탄, 헥산, 시클로헥산 또는 클로로포름과 같은 지방족 탄화수소계 용매, 벤젠, 톨루엔 또는 자일렌과 같은 방향족 탄화수소계 용매; 메탄올, 에탄올, n-프로판올, iso-프로판올, n-부탄올, iso-부탄올, sec-부탄올 또는 t-부탄올과 같은 알코올계 용매, 메틸에틸케톤, 메틸이소부틸케톤, 시클로헥사논 또는 아세틸아세톤과 같은 케톤계 용매; 테트라하이드로퓨란, 2-메틸테트라하이드로퓨란, 에틸에테르, n-프로필에테르, iso-프로필에테르, iso-프로필에테르, 비스(2-메톡시에틸)에테르, 에틸렌글리콜메틸에테르 또는 에틸렌글리콜에틸에테르와 같은 에테르계 용매, 메틸아세테이트, 에틸아세테이트, 에틸렌글리콜메틸에테르아세테이트 또는 프로필렌글리콜메틸에테르아세테이트와 같은 에스테르계 용매, 또는 이들의 조합물을 이용할 수 있다.
기타 첨가제로 계면 활성제(surfactant), 또는 바인더 등이 포함될 수 있다. 그러나, 상기 유기 조성물에는 감광제는 포함되지 않을 수 있다.
상기 유기 조성물은 고형분의 실세스퀴옥산계 수지의 함량에 따라서 점도 및/또는 물질과의 밀착력 등이 달라지는 성질이 있다. 따라서, 유기 측벽층(215)의 유효 폭(W) 및/또는 경사는 유기 조성물에 포함된 실세스퀴옥산(Silsesquioxane)계 수지의 함량으로 조절될 수 있다.
본 실시예에 있어서, 유기 조성물에 포함된 실세스퀴옥산계 수지의 함량은 1.75 ~ 5 wt% 사이의 범위에서 조절될 수 있다. 이 경우, 유기 측벽층(215)의 유효 폭(W)은 게이트 전극(213)의 두께의 1.8 배 내지 5.6 배로 조절될 수 있다. 여기서, '유효 폭(W)'이란, 게이트 전극(213)의 하부 측면으로부터 유기 조성물의 두께가 일정해지기 전까지의 거리를 의미할 수 있다. 이에 대한 데이터는 도 10a 내지 도 10c를 참조하여, 후술하도록 한다.
상기 액상의 유기 조성물을 기판(110) 전체에 코팅하는 것만으로, 그 성질에 의해서 게이트 전극(213)의 측면 근처에서 두껍게 형성되고, 나머지 영역에서는 얇게 형성된다.
그 다음, 코팅된 유기 조성물을 경화(bake)시켜 유기 측벽층(215)을 완성한다. 경화된 후의 유기 조성물은 그 물질 상태가 달라지기 때문에, 유기 측벽층(215)에 포함된 실세스퀴옥산계 수지의 중량은 약 70 ~ 100 wt%가 될 수 있다.
실세스퀴옥산계 수지가 포함되지 않은 유기물은 대부분 코팅에 의해서 전체적으로 평평한 상면을 제공하기에 본 실시예와 같은 유기 측벽층(215)를 형성할 수 없다. 본 실시예의 유기 측벽층(215)와 같은 형상을 제공하기 위해서 감광성 유기물을 이용하는 방법을 상정할 수 있다. 그러나, 감광성 유기물을 이용한다고 하더라도, 노광 및 패터닝 공정을 거쳐야하기에 공정 단계가 증가하게 된다.
본 실시예에 있어서는, 실세스퀴옥산계 수지를 포함한 유기 조성물을 이용하여 코팅과 경화만으로 유기 측벽층(215)을 형성할 수 있어, 공정이 단순하고 공정 시간을 획기적으로 줄일 수 있다.
도 7을 참조하면, 소스 영역(211s) 및 드레인 영역(211d)을 형성하는 제2 도핑 공정을 수행한다. 제2 도핑 공정은 게이트 전극(213) 및 유기 측벽층(215)를 마스크로 하여 반도체층(211)에 고농도 도펀트를 주입한다. 도펀트는 n형 또는 p형일 수 있다. 도펀트의 타입은 제1 도핑 공정에서의 도펀트의 타입과 동일 할 수 있다. 제2 도핑 공정은 소스 영역(211s) 및 드레인 영역(211d)을 형성하는 것으로, 제1 도핑 공정 보다 높은 농도의 도펀트를 주입한다. 예컨대, 제2 도핑 공정은 약 1E14 내지 1E15 ions/㎤ 농도의 도펀트를 주입할 수 있다.
이 때, 유기 측벽층(215)의 유효 폭(W)에 대응하도록 LDD 영역(211b)이 정의되며, LDD 영역(211b)의 일측으로 소스 영역(211s) 또는 드레인 영역(211d)가 형성된다.
상기 공정을 통해서 유기 측벽층(215)에는 소스 영역(211s) 및 드레인 영역(211d)에 주입된 도펀트와 동일한 물질이 포함될 수 있다. 예컨대, 유기 측벽층(215)에는 n형 도펀트인 인(P), 비소(As), 안티모니(Sb), 비스무트(Bi) 등 또는 p형 도펀트인 붕소(B), 알루미늄(Al), 인듐(In), 갈륨(Ga) 등이 포함될 수 있다.
도 8을 참조하면, 상기 게이트 전극(213) 상부에 기판(110) 전면(全面)에 걸쳐 층간 절연막(130)을 형성한다. 층간 절연막(130)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함할 수 있으며, CVD 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다.
그 다음, 층간 절연막(130)을 관통하며 상기 소스 영역(211s) 및 드레인 영역(211d)을 노출하는 관통홀(CNT)을 형성하고, 상기 층간 절연막(130) 상부에 소스 전극(217s) 및 드레인 전극(217d)을 형성한다.
소스 전극(217s) 및 드레인 전극(217d)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등을 포함할 수 있으며, 단일막 또는 다층막으로 형성될 수 있다. 소스 전극(217s) 및 드레인 전극(217d)은 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 다양한 증착 방법에 의해서 도전물질층을 형성한 후, 상기 도전물질층을 패터닝하여 형성할 수 있다.
도 9는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법에 추가될 수 있는 공정을 개략적으로 나타낸 단면도이다.
도 9를 참조하면, 도 6의 유기 측벽층(215)을 형성한 후, 게이트 전극(213)의 상부 및 게이트 절연막(120)의 상부에 얇게 형성된 유기 측벽층(215)을 제거하는 공정을 추가할 수 있다.
이는 유기 측벽층(215)를 형성한 후, 유기 측벽층(215)을 전체적으로 에칭액또는 현상액에 노출시키는 공정을 통해서 수행될 수 있다. 이와 같은 공정을 진행함에 따라, 유기 측벽층(215)은 게이트 전극(213)의 측면에만 개재될 수 있다.
도 10a 내지 도 10b는 액상의 유기 조성물에 포함된 실세스퀴옥산계 수지의 함량에 따른 유기 측벽층(215)의 형상을 촬영한 이미지이다. 이 때, 게이트 전극(213)의 두께는 0.8um 였다.
도 10a는 상기 액상의 유기 조성물의 중량을 100이라고 할 때, 고형분의 실세스퀴옥산계 수지의 중량이 10 이상(10wt% 이상)인 경우를 나타낸다. 실세스퀴옥산계 수지가 액상의 유기 조성물에 10wt% 이상 포함된 경우, 도 10a와 같이, 게이트 전극(213)과 동일한 높이로 코팅됨을 확인할 수 있었다.
도 10b는 상기 액상의 유기 조성물의 중량을 100이라고 할 때, 고형분의 실세스퀴옥산계 수지의 중량이 5(5 wt%)인 경우를 나타낸다. 이 경우, 유기 측벽층(215)의 유효 폭은 4.5 um임을 확인할 수 있었다. 이는, 게이트 전극(213)의 두께의 약 5.6 배의 수치이다.
도 10c는 상기 액상의 유기 조성물의 중량을 100이라고 할 때, 고형분의 실세스퀴옥산계 수지의 중량이 1.75(1.75 wt%)인 경우를 나타낸다. 이 경우, 유기 측벽층(215)의 유효 폭은 1.5 um임을 확인할 수 있었다. 이는, 게이트 전극(213)의 두께의 약 1.9 배의 수치이다.
따라서, 상기 액상의 유기 조성물에 포함된 실세스퀴옥산계 수지가 1.75 내지 5 wt%인 경우, 유기 측벽층(215)의 폭을 조절할 수 있는 유의미한 중량임을 알 수 있다.
전술한 박막 트랜지스터들 및 그 변형예들은 표시 장치에 적용될 수 있는바, 이하, 도 1에 도시된 박막트랜지스터가 표시 장치에 적용된 것을 예로 들어 설명한다.
표시 장치는 화상을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등 일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시장치로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 표시 장치는 이에 제한되지 않으며, 다양한 방식의 표시 장치가 사용될 수 있다.
도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 표시 장치를 개략적으로 나타낸 단면도이다. 도 11에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
도 11을 참조하면, 표시장치는 전술한 박막트랜지스터(TFT) 외에 유기발광소자(300)와 같은 표시소자 및 캐패시터(CAP)를 더 구비할 수 있다.
캐패시터(CAP)는 제1전극(C1) 및 제2전극(C2)를 포함하며, 상기 제1전극(C1)과 제2전극(C2) 사이에는 절연막이 개재될 수 있다. 일부 실시예에서, 제1전극(C1)은 게이트 전극(213)과 동일한 층에 동일 물질로 구비될 수 있으며, 제2전극(C2)은 소스 전극(217s) 및 드레인 전극(217d)과 동일한 층에 동일 물질로 구비될 수 있다. 제1전극(C1)과 제2전극(C2) 사이에는 층간 절연막(130)이 개재될 수 있다.
도 11에 있어서, 캐패시터(CAP)는 상기 박막트랜지스터(TFT)와 중첩되지않고 형성되는 것으로 도시하고 있으나, 캐패시터(CAP)는 박막트랜지스터(TFT) 상부에 형성되어, 박막트랜지스터와 중첩되어 형성될 수도 있다.
상기 박막트랜지스터(TFT) 및/또는 캐패시터(CAP) 상에는 평탄화층(140)이 배치될 수 있다. 예컨대 도 8에 도시된 것과 같이 박막트랜지스터(TFT) 상부에 유기발광소자(300)가 배치될 경우, 평탄화층(140)은 박막 트랜지스터(TFT)를 덮으며, 그 상부를 대체로 평탄화하는 역할을 할 수 있다. 이러한 평탄화층(140)은 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다. 도 11에서는 평탄화층(140)이 단층으로 도시되어 있으나, 다층일 수도 있는 등 다양한 변형이 가능하다.
평탄화층(140) 상에는, 화소전극(310), 대향전극(330) 및 그 사이에 개재되며 발광층을 포함하는 중간층(320)을 갖는 유기발광소자가 위치할 수 있다. 화소전극(310)은 도 11에 도시된 것과 같이 평탄화층(140) 등에 형성된 개구부를 통해 소스 전극(217s), 및 드레인 전극(217d) 중 어느 하나와 컨택하여 박막트랜지스터(TFT)와 연결된다. 도 11에 있어서, 화소전극(310)은 드레인 전극(217d)과 연결되는 것으로 도시하고 있다.
화소전극(310)은 투명 전극 또는 반사형 전극으로 구비될 수 있다. 투명 전극으로 구비될 때에는 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있고, 반사형 전극으로 구비될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사막과, ITO, IZO, ZnO 또는 In2O3로 형성된 투명막을 포함할 수 있다. 일부 실시예에서, 화소전극(310)은 ITO/Ag/ITO 구조를 가질 수 있다.
평탄화층(140) 상부에는 화소정의막(150)이 배치될 수 있다. 이 화소정의막(150)은 각 부화소들에 대응하는 개구, 즉 적어도 화소전극(310)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의하는 역할을 한다. 또한, 도 11에 도시된 바와 같은 경우, 화소정의막(150)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330)과의 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 이와 같은 화소정의막(150)은 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
유기발광소자의 중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 유기발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(320)이 고분자 물질을 포함할 경우에는 대개 홀 수송층(HTL) 및 유기발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 유기발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(320)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
물론 중간층(320)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 중간층(320)은 복수개의 화소전극(310)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수개의 화소전극(310)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
대향전극(330)은 중간층(320)을 사이에 두고 화소전극(310)과 대향하며 배치된다. 대향전극(330)은 복수개의 유기발광소자들에 있어서 일체(一體)로 형성되어 복수개의 화소전극(310)들에 대응할 수 있다. 즉, 화소전극(310)는 화소마다 패터닝될 수 있으며, 대향전극(330)은 모든 화소에 걸쳐 공통된 전압이 인가되도록 형성될 수 있다. 대향전극(330)은 투명 전극 또는 반사형 전극으로 구비될 수 있다.
유기발광소자(300)의 화소전극(310)과 대향전극(330)에서 주입되는 정공과 전자는 중간층(320)의 발광층에서 결합하면서 빛이 발생할 수 있다.
이러한 유기발광소자(300)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 박막봉지층(미도시) 또는 밀봉기판(미도시)이 이러한 유기발광소자를 덮어 이들을 보호하도록 할 수 있다. 그 밖에, 박막봉지층 또는 밀봉기판 상에는 편광층, 컬러필터층, 터치층 등이 더 배치될 수 있는 등 다양한 변형이 가능하다.
상술한 바와 같이, 본 발명의 실시예들에 따른 박막 트랜지스터 및 표시 장치는 실세스퀴옥산계 수지가 포함된 유기 측벽층을 채용하고 있어, 제조 과정이 단순해지고, 공정 시간이 획기적으로 줄어들 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 200: 박막 트랜지스터
110: 기판 111: 버퍼막
120: 게이트 절연막 130: 층간 절연막
140: 평탄화층 150: 화소정의막
211b: LDD 영역
211: 반도체층 213: 게이트 전극
215, 215': 유기 측벽층
217d: 드레인 전극 217s: 소스 전극
300: 유기발광소자
310: 화소전극
320: 중간층
330: 대향전극

Claims (20)

  1. 기판;
    상기 기판 상에 배치되어 채널 영역, LDD(Lightly Doped Drain) 영역, 소스영역, 및 드레인 영역을 포함하는 반도체층;
    상기 반도체층을 덮는 게이트 절연막;
    상기 게이트 절연막을 사이에 두고 상기 채널영역과 중첩 배치된 게이트 전극; 및
    상기 게이트 전극의 측면에 배치된 유기 측벽층(side wall layer);을 포함하며,
    상기 유기 측벽층은 실세스퀴옥산(Silsesquioxane)계 수지를 포함하고,
    상기 소스 영역 및 드레인 영역은 도펀트를 포함하며,
    상기 유기 측벽층은 상기 소스 영역 및 드레인 영역에 포함된 도펀트와 동일한 물질을 포함하는, 박막 트랜지스터.
  2. 삭제
  3. 제1항에 있어서,
    상기 LDD 영역은 상기 채널 영역의 양측에 배치되고,
    상기 유기 측벽층은 상기 LDD 영역에 대응하여 배치되는, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 유기 측벽층은 상기 게이트 전극의 상부면으로 연장되어 배치된, 박막트랜지스터.
  5. 제4항에 있어서,
    상기 게이트 전극의 상부면에 배치된 유기 측벽층의 두께는 상기 게이트 절연막의 두께보다 작은, 박막 트랜지스터.
  6. 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층을 덮도록 기판 전면에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 상기 반도체층의 일부와 중첩되도록 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 마스크로 하여 상기 반도체층에 제1 도펀트를 주입하는 제1 도핑 공정;
    상기 게이트 전극의 측면을 감싸는 유기 측벽층을 형성하는 단계; 및
    상기 게이트 전극 및 상기 유기 측벽층을 마스크로 하여 상기 반도체층에 제2 도펀트를 주입하여 소스 영역 및 드레인 영역을 형성하는 제2 도핑 공정;을 포함하며,
    상기 유기 측벽층은 실세스퀴옥산계 수지를 포함하고,
    상기 유기 측벽층은 상기 제2 도펀트를 포함하는, 박막 트랜지스터의 제조방법.
  7. 제6항에 있어서,
    상기 유기 측벽층은 액상의 유기 조성물을 코팅한 후, 경화시켜서 형성되는, 박막 트랜지스터의 제조방법.
  8. 제7항에 있어서,
    상기 액상의 유기 조성물은 고형분의 실세스퀴옥산계 수지가 1.7 내지 5 wt% 포함된, 박막 트랜지스터의 제조방법.
  9. 제6항에 있어서,
    상기 유기 측벽층의 경사는 상기 실세스퀴옥산계 수지의 함량에 따라 조절되는, 박막 트랜지스터의 제조방법.
  10. 제6항에 있어서,
    상기 제1 도핑 공정에서 주입하는 제1 도펀트의 농도는 상기 제2 도핑 공정에서 주입하는 상기 제2 도펀트의 농도보다 낮은, 박막 트랜지스터의 제조방법.
  11. 제6항에 있어서,
    상기 제1 도펀트와 상기 제2 도펀트는 동일한 도펀트 타입을 가지는, 박막 트랜지스터의 제조방법.
  12. 제6항에 있어서,
    상기 유기 측벽층은 상기 게이트 전극의 상부면에도 형성되는, 박막 트랜지스터의 제조방법.
  13. 제12항에 있어서,
    상기 게이트 전극의 상부면에 형성된 상기 유기 측벽층을 제거하는 공정을 더 포함하는, 박막 트랜지스터의 제조방법.
  14. 박막 트랜지스터를 포함하는 표시 장치에 있어서,
    상기 박막트랜지스터를 덮는 평탄화막;
    상기 평탄화막 상에 구비되며 상기 박막트랜지스터와 연결되는 화소전극;
    상기 화소전극과 대향되는 대향전극; 및
    상기 화소전극과 대향전극 사이에 배치된 중간층;을 포함하며,
    상기 박막 트랜지스터는,
    기판 상에 배치되며, 채널 영역, LDD(Lightly Doped Drain) 영역, 소스영역, 및 드레인 영역을 포함하는 반도체층;
    상기 반도체층을 덮는 게이트 절연막;
    상기 게이트 절연막을 사이에 두고 상기 채널영역과 중첩 배치된 게이트 전극; 및
    상기 게이트 전극의 측면에 배치된 유기 측벽층(side wall layer); 을 포함하며,
    상기 유기 측벽층은 실세스퀴옥산(Silsesquioxane)계 수지를 포함하고,
    상기 소스 영역 및 드레인 영역은 도펀트를 포함하며,
    상기 유기 측벽층은 상기 소스 영역 및 드레인 영역에 포함된 도펀트와 동일한 물질을 포함하는, 표시 장치.
  15. 삭제
  16. 제14항에 있어서,
    상기 LDD 영역은 상기 채널 영역의 양측에 배치되고,
    상기 유기 측벽층은 상기 LDD 영역에 대응하여 배치되는, 표시 장치.
  17. 제14항에 있어서,
    상기 유기 측벽층은 상기 게이트 전극의 상부면으로 연장되어 배치된, 표시 장치.
  18. 제14항에 있어서,
    상기 게이트 전극의 상부면에 배치된 유기 측벽층의 두께는 상기 게이트 절연막의 두께보다 작은, 표시 장치.
  19. 제14항에 있어서,
    상기 화소전극의 중앙부는 노출하고 가장자리는 덮으며, 화소를 정의하는 화소정의막;을 더 포함하는, 표시 장치.
  20. 제14항에 있어서,
    상기 중간층은 유기발광층을 포함하는, 표시 장치.
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