KR20100079157A - 반도체 소자의 ｍｉｍ 캐패시터 형성 방법 및 그에 따른 ｍｉｍ 캐패시터 - Google Patents

반도체 소자의 ｍｉｍ 캐패시터 형성 방법 및 그에 따른 ｍｉｍ 캐패시터 Download PDF

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Abstract

기존의 MIM 캐패시터를 제조하기 위한 반도체 공정은, 시간 의존적 유전체 손상(Time Dependent Dielectric Breakdown: TDDB)이라는 특성 관점에서 취약한 구조이다. MIM 캐패시터를 형성하기 위한 MIM 식각 공정에서, MIM 막질의 끝부분이 상대적으로 얇아 전기장이 상대적으로 약한 이 부분에 집중되게 된다. 이러한 결과는 시간 의존적 유전체 손상(TDDB) 테스트시 상대적으로 약한 MIM 막질 끝부분이 멜팅(melting)되어 금속간에 단락되는 현상이 발생될 수 있다. 이에 본 발명은, 상부 전극의 모서리 부분을 라운딩 처리하여 MIM 캐패시터의 막질 끝부분의 특성을 개선할 수 있는 반도체 소자의 MIM 캐패시터 제조 기술을 마련하고자 한다.
MIM, 상부 전극

Description

반도체 소자의 ＭＩＭ 캐패시터 형성 방법 및 그에 따른 ＭＩＭ 캐패시터{METHOD FOR FORMING METAL INSULATOR METAL CAPACITOR IN SEMICONDUCTOR DEVICE AND SCHEME THERFOR}
본 발명은 반도체 소자의 MIM(Metal Insulator Metal) 캐패시터 형성 기술에 관한 것으로, 특히 MIM 캐패시터의 막질 끝부분의 특성 개선에 적합한 반도체 소자의 MIM 캐패시터 형성 방법에 관한 것이다.
전형적인 반도체 소자의 MIM(Metal Insulator Metal) 캐패시터 형성 공정을 도 1을 참조하여 살펴보면 다음과 같다.
먼저, 반도체 기판으로서 실리콘 기판 상부에 통상의 반도체 로직 공정을 진행하고 층간 절연막을 형성한다.
이어서, 층간 절연막 상부에 하부 금속막(10)을 형성한 후 절연막(12)을 증착한다.　 이때의 절연막(12)은, 예컨대 SiN, SiH4, SiON의 단층 또는 복층으로 이루어질 수 있다.
그 다음, 절연막의 상부에 TiN 등으로 이루어진 상부 금속막(14)을 증착한다.
이어서, 상부 금속막(14) 상부에 MIM 커패시터의 상부 전극을 패터닝하기 위한 포토레지스트 패턴(도시 생략됨)을 형성한다.
이후, Cl계 가스를 이용한 플라즈마 식각 공정으로 상부 금속막(14)을 식각하여 캐패시터의 상부 전극을 형성한 후에, F계 가스를 이용한 플라즈마 식각 공정으로 그 하부의 절연막을 식각한다.
이와 같은 식각 처리가 완료되면, 포토레지스트 패턴을 제거한 후, 층간 절연막, 예를 들면 IMD(Inter Metal Dielectric) 물질을 증착하는 일련의 공정을 수행한다.
기존의 MIM 캐패시터를 제조하기 위한 반도체 공정은, 시간 의존적 유전체 손상(Time Dependent Dielectric Breakdown: TDDB)이라는 특성 관점에서 취약한 구조이다.
MIM 캐패시터를 형성하기 위한 MIM 식각 공정에서, MIM 막질의 끝부분이 상대적으로 얇아 전기장이 상대적으로 약한 이 부분에 집중되게 된다. 이러한 결과는 시간 의존적 유전체 손상(TDDB) 테스트시 상대적으로 약한 MIM 막질 끝부분이 멜팅(melting)되어 금속간에 단락되는 현상이 발생될 수 있다.
이에 본 발명은, 상부 전극의 모서리 부분을 라운딩 처리하여 MIM 캐패시터의 막질 끝부분의 특성을 개선할 수 있는 반도체 소자의 MIM 캐패시터 제조 기술을 마련하고자 한다.
본 발명의 과제를 해결하기 위한 일 실시예에 따르면, MIM(Metal Insulator Metal) 캐패시터를 형성하기 위한 상부 금속막의 상부에 포토레지스트 패턴을 형성하는 과정과, 상기 포토레지스트 패턴에 대해 코너 라운딩(corner rounding) 식각 공정을 진행하여 상기 포토레지스트 패턴의 모서리를 라운드 처리하는 과정과, 상기 코너 라운딩 식각 공정이 적용된 포토레지스트 패턴으로 상기 상부 금속막을 식각하여 상부 전극을 형성하는 과정을 포함하는 반도체 소자의 MIM 캐패시터 형성 방법을 제공한다.
본 발명의 과제를 해결하기 위한 다른 실시예에 따르면, 하부 금속막과, 상기 하부 금속막의 상부에 형성되는 절연막과, 상기 절연막 상부에 코너 라운딩 식각 처리되어 형성되는 상부 금속막을 포함하는 반도체 소자의 MIM 캐패시터를 제공한다.
본 발명에 의하면, MIM 캐패시터의 상부 전극의 모서리 부분을 라운딩 처리하여 MIM 캐패시터의 막질 끝부분의 특성을 개선할 수 있으며, 이로 인해 반도체 수율을 향상시킬 수 있다.
본 발명은, MIM 캐패시터가 형성될 지역을 제외한 모든 곳에 대해 노광 공정을 적용하여 포토레지스트 패턴을 형성하고, 이러한 포토레지스트 패턴에 대해 코너 라운딩 식각하여 모서리가 라운딩 처리된 포토레지스트 패턴을 마련하며, 이러한 라운딩 처리된 포토레지스트 패턴을 이용하여 모서리가 라운딩 처리된 코너 라운드 상부 전극을 형성한다는 것으로, 이러한 기술 사상으로부터 본 발명의 목적으로 하는 바를 용이하게 달성할 수 있을 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세하게 설명한다.
도 2a 내지 도 2e는 본 실시예에 따른 반도체 소자의 MIM(Metal Insulator Metal) 캐패시터 형성 방법을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하여 본 실시예에 따른 MIM 캐패시터 형성 과정에 대해 살펴보기로 한다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(도시 생략됨) 상부에 통상의 반도체 로직 공정을 진행하고 층간 절연막(도시 생략됨)을 형성한다.
이어서, 층간 절연막 상부에 하부 금속막(100), 예를 들어 AlCu막을 형성한 다.　 이때, 하부 금속막(100)의 하부에 배리어메탈(Barrier Metal)과, 상부에 반사 방지막(Anti Reflective Layer)을 순차 증착할 수 있을 것이다.　 배리어메탈 및 반사 방지막은 Ti/TiN을 이용한다.
그리고, 반사 방지막 상부에, 예를 들어 플라즈마 인헨스드(Plasma Enhanced) 증착 장비로 절연막(102)을 증착한다.　 이때의 절연막(102)은, 예컨대 SiN, SiH4, SiON의 단층 또는 복층으로 이루어질 수 있을 것이다.
이와 같이 플라즈마 인헨스드 증착 장비로 절연막(102)을 형성하는 이유는, 하부 금속막(100)이 400℃ 이상의 공정 진행시 플로우(flow)되어 녹을 위험이 있기 때문에 저온 공정으로 증착하는 것이다.
그 다음, 절연막(102)의 상부에 상부 금속막(104)을 증착한다. 이러한 상부 금속막(104)은, 예컨대 Ti/TiN 또는 TiN 막으로서, 후속되는 설명에서와 같이, 상부 전극으로 형성될 수 있다.
이어서, 도 2b에 도시된 바와 같이, 상부 금속막(104) 상부에 포토레지스트(도시 생략됨)를 도포한 후, 이 포토레지스트에 대해 사진 및 식각 공정을 적용하여 MIM 캐패시터가 형성될 영역, 즉 MIM 커패시터의 상부 전극을 패터닝하기 위한 포토레지스트 패턴(106)을 형성한다.
이후, 도 2c에서는, 본 실시예에 따라 상술한 포토레지스트 패턴(106)을 코너 라운딩(corner rounding) 처리하기 위한 1차 식각 공정을 실시한다. 즉, 도 2b의 과정 진행 후, 종래와 같이 MIM 캐패시터가 형성될 영역을 바로 식각하는 것이 아니라, MIM 캐패시터가 형성될 영역을 식각하기에 앞서, 포토레지스트 패턴(106)의 모서리가 라운딩 될 수 있게 선 식각하는 것을 특징으로 한다. 도 2c에서 도면부호 106'은 이와 같이 코너 라운딩 처리를 위한 1차 식각 공정이 적용된 이후의 포토레지스트 패턴을 나타낸다.
그리고, 후속되는 도 2d에서는, 상술한 도 2c에서 형성된 코너 라운딩 식각된 포토레지스트 패턴(106')으로 MIM 캐패시터 형성 영역에 대해 2차 식각 처리한다.
구체적으로, Cl계 가스를 이용한 플라즈마 식각 공정으로 상부 금속막(104)을 식각하여 캐패시터의 상부 전극(104')을 형성한 후에, F계 가스를 이용한 플라즈마 식각 공정으로 그 하부의 절연막(102)을 식각한다. 도 2d에서 도면부호 102'는 2차 식각 처리된 이후의 절연막을 나타낸다.
도 2d에서 알 수 있듯이, 상술한 코너 라운딩 식각된 포토레지스트 패턴(106')에 의해, 2차 식각이 진행되면서 코너 라운딩 처리된, 즉 모서리가 라운드 처리된 상부 전극(104') 및 절연막(102')이 형성되었다.
이와 같은 2차 식각 처리가 완료되면, 상술한 코너 라운딩 식각된 포토레지스트 패턴(106')을 제거한 후, 층간 절연막(108), 예를 들면 IMD(Inter Metal Dielectric) 물질을 증착한다.
이후, 도 2e에서는, 비아 공정을 통해 비아(110)을 형성한 다음, 상부 금속막(112)을 형성하는 일련의 공정들이 수행될 수 있다.
이상 설명한 바와 같이, 본 실시예에 따르면, MIM 캐패시터가 형성될 지역을 제외한 모든 곳에 대해 노광 공정을 적용하여 포토레지스트 패턴을 형성하고, 이러한 포토레지스트 패턴에 대해 코너 라운딩 식각하여 모서리가 라운딩 처리된 포토레지스트 패턴을 마련하며, 이러한 라운딩 처리된 포토레지스트 패턴을 이용하여 모서리가 라운딩 처리된 코너 라운드 상부 전극을 형성하도록 구현한 것이다.
앞서 언급한 실시예는 본 발명을 한정하는 것이 아니라 예증하는 것이며, 이 분야의 당업자라면 첨부한 청구항에 의해 정의된 본 발명의 범위로부터 벗어나는 일 없이, 많은 다른 실시예를 설계할 수 있음을 유념해야 한다. 청구항에서는, 괄호 안에 있는 어떤 참조 기호도 본 발명을 한정하도록 해석되지 않아야 한다. "포함하는", "포함한다" 등의 표현은, 전체적으로 모든 청구항 또는 명세서에 열거된 것을 제외한 구성 요소 또는 단계의 존재를 배제하지 않는다. 구성 요소의 단수의 참조부는 그러한 구성 요소의 복수의 참조부를 배제하지 않으며, 그 반대도 마찬가지이다. 서로 다른 종속항에 확실한 수단이 기술되었다고 하는 단순한 사실은, 이러한 수단의 조합이 사용될 수 없다는 것을 나타내지 않는다.
도 1은 종래의 MIM 캐패시터를 형성하는 과정을 설명하기 위한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 MIM 캐패시터 형성 방법을 설명하는 공정 단면도.

Claims (4)

  1. MIM(Metal Insulator Metal) 캐패시터를 형성하기 위한 상부 금속막의 상부에 포토레지스트 패턴을 형성하는 과정과,
    상기 포토레지스트 패턴에 대해 코너 라운딩(corner rounding) 식각 공정을 진행하여 상기 포토레지스트 패턴의 모서리를 라운드 처리하는 과정과,
    상기 코너 라운딩 식각 공정이 적용된 포토레지스트 패턴으로 상기 상부 금속막을 식각하여 상부 전극을 형성하는 과정
    을 포함하는 반도체 소자의 MIM 캐패시터 형성 방법.
  2. 제 1 항에 있어서,
    상기 방법은,
    상기 상부 금속막의 상부에 절연막을 증착하는 과정
    을 더 포함하는 반도체 소자의 MIM 캐패시터 형성 방법.
  3. 제 1 항에 있어서,
    상기 상부 전극은,
    모서리 부분이 라운딩 처리된 구조인 반도체 소자의 MIM 캐패시터 형성 방 법.
  4. 하부 금속막과,
    상기 하부 금속막의 상부에 형성되는 절연막과,
    상기 절연막 상부에 코너 라운딩 식각 처리되어 형성되는 상부 금속막
    을 포함하는 반도체 소자의 MIM 캐패시터.
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