KR100766239B1 - 반도체 소자의 금속 층간 절연막 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 층간 절연막 형성 방법에 관한 것으로, 반도체 소자의 금속 층간 절연막 형성 공정 시, 금속 배선을 패터닝한 후, 인사이트 방식으로 전체 구조상에 버퍼 산화막과 층간 절연막 물질을 형성함으로써, 층간 절연막 형성 시 금속 배선의 일부가 식각되어 금속 배선간의 이상막이 형성되는 것을 방지하여 소자의 특성이 열화되는 것을 방지할 수 있는 반도체 소자의 금속 층간 절연막 형성 방법을 개시한다.
층간 절연막, 텅스텐, HDP 산화막, 이상막, 브릿지

Description

반도체 소자의 금속 층간 절연막 형성 방법{Method of Forming IMD in Semiconductor Device}
도 1은 종래 기술에 따른 반도체 소자의 층간 절연막의 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2 내지 도 4는 본 발명의 일실시 예에 따른 반도체 소자의 층간 절연막의 형성 방법을 설명하기 위한 소자의 단면도이다.
< 도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 금속 배선
102 : 포토 레지스트 패턴 103 : 버퍼 산화막
104 : 금속 층간 절연막
본 발명은 반도체 소자의 금속 층간 절연막 형성 방법에 관한 것으로, 특히, 금속 배선 간의 이물질이 생성되는 것을 방지하기 위한 반도체 소자의 금속 층간 절연막 형성 방법에 관한 것이다.
반도체 소자에 있어서 금속막과 금속막 사이에는 층간 절연막(IMD; Inter Metal Dielectric)이 형성되어 두 금속막을 절연시킨다. 층간 절연막은 여러 공정을 통해 형성되는데, 현재 반도체 소자의 고집적화에 따라 종횡비가 증가하는 추세에 있으므로, 미세 패턴화에 유리한 플라즈마 화학증착(PECVD; Plasma Enhanced Chemical Vapor Deposition) 공정을 이용해 층간 절연막을 형성하고 있다.
종래의 플래시 메모리 소자에서 금속 배선을 형성하는 방법으로는 다마신 공정을 이용한 방법을 많이 사용하였다. 그러나 다마신 공정의 경우 같은 금속 배선에서 저항이 상대적으로 높은 문제점이 존재한다. 즉 베리어 메탈이 측면에 증착되면서 저항이 증가하는 문제점과 실제 금속 라인인 텅스텐을 CVD 방식으로 증착할 경우 완전히 매립되지 못하여 즉 심(seam)이 존재하게 되어 저항이 증가하는 문제점이 발생하였다. 이에 소자가 점차 미세패턴화가 진행됨에 따라 저항을 낮추기 위하여 텅스텐을 먼저 증착하고 이를 패터닝한 뒤에, 후속 IMD 물질로 매립하는 방법이 연구되어왔다.
도 1은 종래 기술에 따른 반도체 소자의 층간 절연막의 형성 방법을 설명하기 위한 소자의 단면도이다.
반도체 기판(10) 상에 금속 배선 물질인 텅스텐을 증착한 후 패터닝하여 금속 배선(11)을 형성한다 그 후, 전체 구조 상에 층간 절연막(12)을 형성하게 된다. 이때 층간 절연막(12)은 매립 능력이 우수한 HDP 산화막이 많이 사용된다. 하지만, HDP 산화막은 증착과 동시에 식각이 일어나는 물질이기 때문에 금속 배선(11)의 일 부가 식각된다. 이는 금속 라인(11) 간의 공간을 매립하기 위하여 처음부터 높은 바이어스 파워를 이용하여 HDP 산화막을 증착하기 때문에 높은 에너지를 가지는 플라즈마가 금속 배선과 충돌하게 되고 이로 인하여 금속 배선의 일부가 식각되어 그 식각된 불순물들이 금속 배선과 금속 배선 사이의 공간에 적층되어 얇은 이상 막(13)이 형성되는 문제점이 발생하게 된다. 이 이상막(13)은 금속 배선같 같은 물질 즉, 텅스텐 성분으로 이루어져 있기 때문에 금속 배선(11) 사이에 미세 브릿지(bridge)를 유발하게 되어 소자특성의 열화가 발생하게 된다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 금속 층간 절연막 형성 공정 시, 금속 배선을 패터닝한 후, 인사이트 방식으로 전체 구조상에 버퍼 산화막과 층간 절연막 물질을 형성함으로써, 층간 절연막 형성 시 금속 배선의 일부가 식각되어 금속 배선간의 이상막이 형성되는 것을 방지하여 소자의 특성이 열화되는 것을 방지할 수 있는 반도체 소자의 금속 층간 절연막 형성 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자의 금속 층간 절연막 형성 방법은 소정의 공정이 완료된 반도체 기판 상에 금속 배선용 금속층을 증착한 후 패터닝 하여 금속 배선을 형성하는 단계와, 상기 금속 배선을 포함한 전체 구조 상에 후속 플라즈마 공정의 손상을 방지하기 위하여 버퍼막을 형성하는 단계, 및 상기 버퍼 산화막을 포함한 전체 구조 상에 층간 절연막을 형성하는 단계를 포함한다.
상기 버퍼막은 산화막으로 형성하는 것이 바람직하다.
상기 금속 배선용 금속층은 텅스텐을 사용하여 형성한다.
상기 버퍼 산화막은 낮은 압축력(low compressive) 또는 텐실 스트레스(tensile stress)를 갖는 물질로 형성한다.
상기 버퍼 산화막은 바이어스 파워를 0W 내지 1000W로 인가하여 형성한다.
상기 버퍼 산화막은 50Å 내지 500Å의 두께로 형성한다.
상기 층간 절연막은 HDP CVD 방식을 이용하여 형성한다.
상기 층간 절연막은 실리콘 산화막을 사용하여 형성한다.
상기 층간 절연막은 바이어스 파워를 500W 내지 4000W로 인가하여 형성한다.
상기 층간 절연막은 1000Å 내지 20000Å의 두께로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2 내지 도 4는 본 발명의 일실시 예에 따른 반도체 소자의 층간 절연막의 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 소정 공정이 완료된 반도체 기판(100) 상에 금속 배선용 물질(101)을 증착한다. 금속 배선용 물질(101)은 텅스텐으로 형성하는 것이 바람직하다. 이 후, 금속 배선을 패터닝하기 위한 포토 레지스트 패턴(102)을 형성한다.
도 3을 참조하면, 포토 레지스트 패턴을 식각 마스크로 하는 식각 공정을 진행하여 반도체 기판(100)이 노출되도록 금속 배선용 물질을 식각하여 금속 배선(101)을 형성한다. 그 후, 전체 구조 상에 후속 층간 절연막 형성 공정시 발생하는 플라즈마 데미지를 방지하기 위한 버퍼 산화막(103)을 형성한다. 버퍼 산화막(103)은 낮은 압축력(low compressive) 또는 텐실 스트레스(tensile stress)를 갖는 물질로 형성하는 것이 바람직하다. 버퍼 산화막(103) 증착 공정은 바이어스 파워를 0W 내지 1000W로 인가하여 형성하는 것이 바람직하다. 또한 버퍼 산화막(103)은 50Å 내지 500Å의 두께로 형성하는 것이 바람직하다.
도 4를 참조하면, 버퍼 산화막(103)을 포함한 전체 구조 상에 층간 절연막(104)를 형성한다. 층간 절연막(104)은 버퍼 산화막(103)을 증착하는 공정과 인-시튜(in-situ) 방식으로 형성하는 것이 바람직하다. 이는 종래 기술과 비교하여 공정 시간의 증가 없이 공정을 진행하기 위함이다. 인-시튜(in-situ) 방식으로 진행하지 않을시 약 4시간 이상의 추가 공정 시간이 더 소비된다. 층간 절연막(104)은 HDP CVD 방식을 이용하여 형성하는 것이 바람직하다. 이는 층간 절연막(104)을 금속 배선(102)들 간의 공간에 심(seam)이 발생하지 않도록 완전히 매립하기 위함이다. 층간 절연막(104)은 실리콘 산화막을 사용하여 형성하는 것이 바람직하다. 층 간 절연막(104)은 바이어스 파워를 500W 내지 4000W로 인가하여 형성하는 것이 바람직하다. 층간 절연막(104)은 1000Å 내지 20000Å의 두께로 형성하는 것이 바람직하다. 버퍼 산화막(103)이 금속 배선(102) 전체를 감싸고 있기 때문에 층간 절연막(104)을 형성하기 위한 공정시 높은 바이어스 전압에 의한 플라즈마 데미지를 방지할 수 있다. 따라서 금속 배선(102)의 일부가 식각되어 금속 배선(102) 간의 이상막이 형성되어 브릿지가 발생하는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 반도체 소자의 금속 층간 절연막 형성 공정 시, 금속 배선을 패터닝한 후, 인사이트 방식으로 전체 구조상에 버퍼 산화막과 층간 절연막 물질을 형성함으로써, 층간 절연막 형성 시 금속 배선의 일부가 식각되어 금속 배선간의 이상막이 형성되는 것을 방지하여 소자의 특성이 열화되는 것을 방지할 수 있다.

Claims (11)

  1. 반도체 기판 상에 금속 배선용 금속층을 증착한 후 패터닝 하여 금속 배선을 형성하는 단계;
    상기 금속 배선을 포함한 전체 구조 상에 후속 층간 절연막 형성 공정시의 플라즈마 손상을 방지하기 위하여 버퍼막을 형성하는 단계; 및
    상기 버퍼막을 포함한 전체 구조 상에 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 금속 층간 절연막 형성 방법.
  2. 제 1 항에 있어서,
    상기 층간 절연막 형성 단계는 상기 버퍼막 형성 단계와 인-시투 방식으로 진행하는 반도체 소자의 금속 층간 절연막 형성 방법.
  3. 제 1 항에 있어서,
    상기 버퍼막은 산화막으로 형성하는 반도체 소자의 금속 층간 절연막 형성 방법.
  4. 제 1 항에 있어서,
    상기 금속 배선용 금속층은 텅스텐을 사용하여 형성하는 반도체 소자의 금속 층간 절연막 형성 방법.
  5. 제 1 항에 있어서,
    상기 버퍼막은 낮은 압축력(low compressive) 또는 텐실 스트레스(tensile stress)를 갖는 물질로 형성하는 반도체 소자의 금속 층간 절연막 형성 방법.
  6. 제 1 항에 있어서,
    상기 버퍼은 바이어스 파워를 0W 내지 1000W로 인가하여 형성하는 반도체 소자의 금속 층간 절연막 형성 방법.
  7. 제 1 항에 있어서,
    상기 버퍼막은 50Å 내지 500Å의 두께로 형성하는 반도체 소자의 금속 층간 절연막 형성 방법.
  8. 제 1 항에 있어서,
    상기 층간 절연막은 HDP CVD 방식을 이용하여 형성하는 반도체 소자의 금속 층간 절연막 형성 방법.
  9. 제 1 항에 있어서,
    상기 층간 절연막은 실리콘 산화막을 사용하여 형성하는 반도체 소자의 금속 층간 절연막 형성 방법.
  10. 제 1 항에 있어서,
    상기 층간 절연막은 바이어스 파워를 500W 내지 4000W로 인가하여 형성하는 반도체 소자의 금속 층간 절연막 형성 방법.
  11. 제 1 항에 있어서,
    상기 층간 절연막은 1000Å 내지 20000Å의 두께로 형성하는 반도체 소자의 금속 층간 절연막 형성 방법.
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