JP2003506869A - 集積回路の製造において異なる高さの金属層の間に配線層間誘電体層を形成する方法 - Google Patents

集積回路の製造において異なる高さの金属層の間に配線層間誘電体層を形成する方法

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JP2003506869A
JP2003506869A JP2001514476A JP2001514476A JP2003506869A JP 2003506869 A JP2003506869 A JP 2003506869A JP 2001514476 A JP2001514476 A JP 2001514476A JP 2001514476 A JP2001514476 A JP 2001514476A JP 2003506869 A JP2003506869 A JP 2003506869A
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テリーンス マックダニエル,
マックス, エフ. ハイネマン,
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マイクロン テクノロジー, インク.
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Abstract

(57)【要約】 本発明は、集積回路の製造において、異なる高さの導電性金属層の間に、配線層間誘電体層を設ける方法を含むものである。一実施形態において、集積回路の製造において異なる高さの導電性金属層の間に配線層間誘電体層を設ける方法には、基板上に導電性金属配線層を形成する工程が含まれる。絶縁性誘電体マスは、導電性金属配線層の周辺に設けられる。絶縁性誘電体マスは、第1誘電率を有する。絶縁性誘電体マスの少なくとも大部分は、基板からエッチング除去される。エッチングの後、配線層間誘電体層が、エッチングされた絶縁性誘電体物質の少なくとも幾らかと置き換わるように堆積される。配線層間誘電体層は、第1誘電率よりも小さい第2誘電率を有する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】
本発明は、集積回路の製造において、異なる高さの導電性金属層の間に配線層
間誘電体層を設ける方法に関するものである。
【0002】
【従来の技術】
集積回路を形成する方法において、集積回路のコンポーネントを絶縁材料で互
いに電気的に分離することがしばしば望まれる。例えば、導電性の層は、それら
を絶縁材料で分けることにより、互いに電気的に分離可能である。二つの異なる
高さの導電性の層又はコンポーネント層の間に入れられる絶縁材料は、典型的に
は配線層間誘電体材料と呼ばれる。また、半導体基板内に延在するデバイスは、
例えばトレンチ分離領域等の、コンポーネント間の基板内に形成された絶縁材料
によって互いに電気的に分離可能である。
【0003】 集積回路のコンポーネントを分離するための典型的な絶縁材料の一つは、約4
の誘電率を有する二酸化シリコンである。更に、多くの適用例において、絶縁材
料により分けられた導電性コンポーネント間で起こる寄生容量を減らすために、
二酸化シリコンよりも低い誘電率を有する絶縁材料を用いることが望まれる。デ
バイスの寸法及びコンポーネントの間隔が縮小し続けているので、半導体製造産
業において寄生容量を減らすことの重要性は増し続けている。間隔がより近接す
ると、寄生容量には逆の影響が現れる。
【0004】 ある固有の絶縁材料の誘電率を減らす方法の一つは、その中に少量の炭素を供
給することである。そのようなことを行うための技術の一例として、Flowf
ill(商標)技術と呼ばれるものが、英国ブリストルのトリコン テクノロジ
ーにより最近開発された。より多くの炭素の混入を望むときは、ガス状のメチル
シラン及び液状のH2O2を、平行平板反応室等の反応室内に別々に導入する。
メチルシランとH2O2との反応は、反応室内への窒素の導入により加減可能で
ある。ウェーハは、反応室内に提供され、メチルシラノール構造の形成体を得る
ために、例えば0℃等の適当な低い温度で1Torrの典型的な圧力に理想的に
は保たれる。このような構造・材料は、ウェーハ表面上に凝縮する。反応はガス
の段階で起こるが、堆積された材料は、ウェーハ表面上の小さいギャップを充填
するために流れ得る粘性液体の形状をとる。堆積する厚みが増えた場合には、表
面張力で堆積層が平坦になり、以って基板上に平坦化された層が形成される。
【0005】 液体メチルシラノールは、シラノール型構造が堆積された反応室とは別の二つ
の反応室内で行なわれる二つの工程により、二酸化シリコン構造に変換される。
まず、約1Torrの圧力を保ちながら温度を100℃以上に上昇させることで
、液体薄膜の平坦化が促進され、結果として凝固して高分子層が形成される。そ
の後、(CH3)ySiO(2−y)を形成するために、約1Torrの圧力を
保ちながら温度が約450℃まで上げられる。y/2は、CH3結合の割合であ
る。(CH3)ySiO(2−y)は、約3と同じかそれ以下の誘電率を有し、
二酸化シリコン及び/又はリンがドープされた二酸化シリコンよりも、寄生容量
が問題となる可能性は低い。
【0006】 低誘電体層材料(low k)の他の例には、フッ素がドープされた二酸化シ
リコンや、高炭素・水素含有材料、及び20%よりも少ないシリコンを有する他
の有機薄膜が含まれる。
【0007】 低誘電体材料の使用に関する従来技術における問題は、これらの材料の多くが
高温処理に耐えられないことである。具体的には、基板が低誘電体材料の堆積後
に晒される比較的低い温度において、多くは溶解又はガス化してしまう。これは
、基本的には製造される回路を破壊し得る。更に、典型的なフォトレジストの除
去工程は、低誘電体層の多少の等方性エッチングを望まずして生ずるので、その
ような低誘電体層上での処理のときに、フォトレジストを素早く除去するのは非
常に困難である。
【0008】
【発明の開示】
本発明は、集積回路の製造において、異なる高さの導電性金属層の間に配線層
間誘電体層を設ける方法からなるものである。一実施形態において、集積回路の
製造において異なる高さの導電性金属層の間に配線層間誘電体層を設ける方法は
、基板上に導電性金属配線層を形成する工程を含む。絶縁性誘電体マスが、導電
性金属配線層の周辺に設けられる。絶縁性誘電体マスは、第1誘電率を有する。
絶縁性誘電体マスの少なくとも大部分は、基板からエッチング除去される。エッ
チングの後、配線層間誘電体層が、エッチングされた絶縁性誘電体物質の少なく
とも幾らかと置換するように堆積される。配線層間誘電体層は、第1誘電率より
も小さい第2誘電率を有する。
【0009】
【発明の実施の形態】
以下、本発明の実施の形態を図示例と共に説明する。集積回路の製造において
、異なる高さの導電性層の間に配線層間誘電体層を設ける方法を、先ず図1から
図5を参照して説明する。先ず図1を参照すると、製造途中の半導体ウェーハ片
は、参照番号10により示されている。これは、その中に形成されたフィールド
酸化領域14を有するバルク半導体基板12、好ましくは、低濃度p型単結晶シ
リコンである。本明細書中において、用語「半導体基板」又は「半導電性基板」
は、半導体ウェーハ(単体又はその上に他の材料を含む集合体)等のバルク半導
体材料や、半導体材料層(単体又は他の材料を含む集合体)を含むがこれに限定
されない半導体材料からなる、あらゆる構造体を意味すると定義される。用語「
基板」は、上述の半導体基板を含むがこれに限定されない、あらゆる支持構造体
を言う。
【0010】 一対のゲートライン構造体16が基板12上に設けられ、それは、符号をもっ
て特には示さないが、ゲート誘電体層、導電性ポリシリコン層、導電性シリサイ
ド層からなり、側壁スペーサ及びキャップを含む。ソース/ドレイン拡散領域1
8が、基板12内に形成される。これは、基板上の少なくとも一部分に作られる
典型的な回路デバイスを構成する。他のあらゆる電気デバイス又はコンポーネン
トも、勿論考えられる。
【0011】 絶縁層20が、デバイス16及び基板12上に形成される。一例として好まし
い材料は、ボロフォスフォシリケイトグラス(BPSG)である。典型的な厚み
は、5,000Åから30,000Åである。絶縁層22は、絶縁層20上に形
成される。これは、後に説明するように、好ましくはエッチング停止材料として
機能するように設けられる。材料の一例には、テトラエチルオルソシリケイト(
TEOS)及び窒化シリコンの分解により堆積される、ドープされていない二酸
化シリコンが含まれる。層22の典型的な厚みは、0Åから2,000Åである
。層20,22は、あくまでも一例だが、基板上に少なくとも部分的に作られた
回路デバイスの上に形成される絶縁性誘電体マスからなる。開口33が、絶縁性
誘電体マス24内で、ワードライン16の間に基板拡散領域18まで形成されて
いる。この開口は、例えば導電性ドープトポリシリコン又は金属等の導電性プラ
グ材料34により充填され、層22の外側表面と実質的に一致する最外表面を有
するように平坦化される。
【0012】 第1導電性配線層26が、基板12上に形成される。好ましい材料は、単一金
属又は金属合金である。導電性配線層26は、外側上部29、内側下部30及び
側壁31を有する少なくとも一つの導電性ライン28の形状となるように形成さ
れている。従って、第1導電性配線層26及びライン28は、第2絶縁性誘電体
マス24により支持される。
【0013】 絶縁性誘電体マス36が、導電性金属配線層26の周辺に設けられる。従って
この例では、絶縁性誘電体マス36が、ここでは層28の形状の別の導電性金属
配線層上に形成される。従って更に、絶縁性誘電体マス36が、ライン28の上
部29及び側壁31の上に形成される。層36の好ましい材料の一例は、層20
と同様に、例えばBPSGである。絶縁性誘電体マス24は、BPSGの誘電率
が約3.9であるので、ある第1の誘電率を有する。層36の典型的な堆積厚は
、層36が堆積の後の平坦化が行なわれたように示されている状態で、1,00
0Åから15,000Åである。開口38が、層36を貫通して形成され、これ
は導電性ライン28との電気的接続を行うために、導電性材料40により充填さ
れる。典型的な導電性ライン42は、この例では、その上部及び絶縁性誘電体マ
ス36上で、導電性ライン42とライン28との間に導電性ラインの配線を提供
するために、パターンニングされている。従って、ライン42は、第2絶縁性誘
電体マス36により少なくとも部分的に支持される第2導電性配線層及びライン
を構成する。層42,40,26及び34は、全て好ましくは金属である。製造
工程のこの時点で、基板10に対して作られる集積回路の殆ど全てが、そのよう
に形成されることが最も好ましい。更に好ましくは、基板10に対して行なわれ
る後のあらゆる製造工程には、如何なるフォトリソグラフィック工程が無いこと
が好ましい。
【0014】 図3を参照すると、絶縁性誘電体マス36の少なくとも一部が、基板10から
エッチング除去されている。より好ましくは、エッチングは基板10から絶縁性
誘電体マス36の(もし全てでないなら)少なくとも大部分を除去する。図3は
、ドライエッチングが一例である典型的な異方性エッチングを表わしている。層
36がBPSGである場合の具体的な条件例としては、10mTorrのLAM
9100(商標)酸化エッチング反応室内で、12sccmのC4F8、200
sccmのAr、1300Wのソース、1400Wのバイアスである。何れにし
ても、更に好ましくは、エッチングは、下部30ラインの近傍まで内側方向に第
2絶縁性誘電体マス36をエッチングする工程からなる。図3に表わされた例に
おいて、エッチングは、第1導電性配線ライン28及び第2導電性配線ライン4
2に対して実質的に選択的に、且つエッチング停止層22に対して、従って絶縁
性誘電体マス24に対して実質的に選択的に行なわれる。より好ましくは、この
ようなエッチングは、第1導電性配線ライン28及び絶縁性誘電体マス24を露
出させるように行なわれる。
【0015】 この例におけるエッチングでは、図示のように導電性ライン42直下に絶縁性
誘電体材料36を残留させる。図3により表わされたものに代わる典型的な他の
工程を、図4に示す。ここでは、エッチングが基板10から実質的に全ての絶縁
性誘電体マス36をエッチングする工程となるように、基本的に等方性エッチン
グ工程が十分な程度行なわれ、導電性ライン42直下には絶縁性誘電体材料36
は残らない。図4に示した構造を達成するための典型的な好ましい工程には、例
えばHF,NH4F:HFの化学物質、又はグリコール、リン酸、HF及びカル
ボン酸の非水溶性混合物質を利用したウェットエッチングが含まれる。上述の具
体的な化学物質は、アルミニウムライン且つプラグ、BPSG、及び層22の窒
化シリコンに対して選択的なエッチングを提供する。層36の除去の結果、種々
の導電性ピラー40及び/又は残存絶縁層36により支持される層42となる。
【0016】 図5を参照すると、配線層間誘電体層46がエッチングされた絶縁性誘電体材
料36の少なくとも幾らかと置き換わるように堆積されている。配線層間誘電体
層46は、層36の第1誘電率よりも値が小さい第2誘電率を有する。例として
好ましい低誘電体材料(low k)は、上記の「従来の技術」の項で説明した
ものであり、これは、今後開発される低誘電体材料を含むものである。図5に表
わされた例において好ましくは、配線層間誘電体層の堆積により、図4及び図5
の実施例で例示されたような、基板からエッチングされた絶縁性誘電体材料36
の全てが置き換わることが好ましい。この層は、好ましくは図示のように平坦化
される。
【0017】 上述の例示的処理工程は、導電性金属配線層及びライン42が、絶縁性誘電体
マス36の形成後に、且つライン42が形成される堆積された金属配線層をサブ
トラクティブエッチングすることによって形成若しくは提供されるものを示して
いる。図6から図10は、ライン形成工程が、所望のライン形状にするために絶
縁性誘電体マスをダマシン法によりエッチングする工程である、他の典型的な工
程を表わしている。図6は、参照番号50により示されている製造途中のウェー
ハ片を示している。これには、その中に形成された開口54を有する絶縁層52
が含まれる。導電性プラグ材料56が、開口54内に収容される。絶縁性誘電体
層60が層52上に形成され、その上に好ましくは絶縁性エッチング停止層62
が形成される。開口64が、プラグ材料56を露出させるように層62,60を
貫通してエッチング形成されている。その後、絶縁層64及びエッチング停止層
66がそれぞれ層62上に形成されている。所望のライン形状開口68が、層6
6,64を貫通してパターンニング形成されており、この開口は図示された一つ
の開口64の上に横たわっている。層60,62,64及び66は、一つの典型
的な絶縁性誘電体マス70を構成する。
【0018】 図7を参照すると、ダマシン法によるライン開口68及びコンタクト開口64
を充填するように、導電性配線層72が堆積されている。
【0019】 図8を参照すると、パターンニングされ分離された所望の導電性配線ライン7
4を提供するように、層72が平坦化されている。
【0020】 図9を参照すると、絶縁性誘電体マス70が、基板50からエッチング除去さ
れている。等方性又は異方性エッチングが上述のように行なわれ、基板上には、
絶縁性誘電体マス70の幾らかが残るか、又は全く残らない。
【0021】 図10を参照すると、配線層間誘電体層76が、エッチングされた絶縁性誘電
体材料70の少なくとも幾らかと、ここでは全てと置き換わって堆積されている
。層76は、除去された絶縁性マス70よりもより総合的に低いk値を有する。
【図面の簡単な説明】
【図1】 図1は、本発明の一態様における製造途中の半導体ウェーハ片の断面図である
【図2】 図2は、図1に表わされた工程の次の製造工程における図1のウェーハの図で
ある。
【図3】 図3は、図2に表わされた工程の次の製造工程における図1のウェーハの図で
ある。
【図4】 図4は、図2に表わされた工程の次の製造工程における別の実施例の半導体ウ
ェーハ片の図である。
【図5】 図5は、図3に表わされた工程の次の製造工程における図1のウェーハ片の図
である。
【図6】 図6は、本発明の一態様における製造工程におけるもう一つ別の実施例のウェ
ーハ片の断面図である。
【図7】 図7は、図6に示された工程の次の製造工程における図6のウェーハの図であ
る。
【図8】 図8は、図7に表わされた工程の次の製造工程における図6のウェーハの図で
ある。
【図9】 図9は、図8に表わされた工程の次の製造工程における図6のウェーハ片の図
である。
【図10】 図10は、図9に表わされた工程の次の製造工程における図6のウェーハの図
である。
【手続補正書】特許協力条約第34条補正の翻訳文提出書
【提出日】平成13年10月1日(2001.10.1)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 EP(AT,BE,CH,CY, DE,DK,ES,FI,FR,GB,GR,IE,I T,LU,MC,NL,PT,SE),OA(BF,BJ ,CF,CG,CI,CM,GA,GN,GW,ML, MR,NE,SN,TD,TG),AP(GH,GM,K E,LS,MW,MZ,SD,SL,SZ,TZ,UG ,ZW),EA(AM,AZ,BY,KG,KZ,MD, RU,TJ,TM),AE,AG,AL,AM,AT, AU,AZ,BA,BB,BG,BR,BY,BZ,C A,CH,CN,CR,CU,CZ,DE,DK,DM ,DZ,EE,ES,FI,GB,GD,GE,GH, GM,HR,HU,ID,IL,IN,IS,JP,K E,KG,KP,KR,KZ,LC,LK,LR,LS ,LT,LU,LV,MA,MD,MG,MK,MN, MW,MX,MZ,NO,NZ,PL,PT,RO,R U,SD,SE,SG,SI,SK,SL,TJ,TM ,TR,TT,TZ,UA,UG,UZ,VN,YU, ZA,ZW Fターム(参考) 5F033 HH04 HH08 HH25 JJ01 JJ08 KK01 KK08 MM02 MM18 NN19 QQ09 QQ16 QQ18 QQ19 QQ25 QQ37 RR04 RR06 RR08 RR11 RR15 RR21 SS03 SS04 SS13 SS15 TT08 VV06 WW09 XX01 XX24

Claims (32)

    【特許請求の範囲】
  1. 【請求項1】 集積回路の製造において異なる高さの導電性金属層の間に配
    線層間誘電体層を設ける方法であって、該方法は、 基板上に、導電性金属配線層を形成する工程と、 前記導電性金属配線層の周辺に、第1誘電率を有する絶縁性誘電体マスを設け
    る工程と、 前記基板から、絶縁性誘電体マスの少なくとも大部分をエッチング除去する工
    程と、 前記エッチング工程の後、前記エッチングされた絶縁性誘電体材料の少なくと
    も幾らかを置き換えるように、前記第1誘電率よりも小さい第2誘電率を有する
    配線層間誘電体層を堆積する工程と、 を具備することを特徴とする方法。
  2. 【請求項2】 請求項1に記載の方法において、前記導電性金属配線層は、
    前記絶縁性誘電体マスを設ける工程の後に形成されることを特徴とする方法。
  3. 【請求項3】 請求項1に記載の方法は、前記導電性配線層で導電性ライン
    を形成する工程を含み、該ライン形成工程は、前記金属配線層のサブトラクティ
    ブエッチング工程からなることを特徴とする方法。
  4. 【請求項4】 請求項1に記載の方法は、前記導電性配線層で導電性ライン
    を形成する工程を含み、該ライン形成工程は、前記絶縁性誘電体マスを所望のラ
    イン形状とするダマシンエッチング工程からなることを特徴とする方法。
  5. 【請求項5】 請求項1に記載の方法において、前記第1誘電率は、少なく
    とも3.9であり、前記第2誘電率は、3.9よりも小さいことを特徴とする方
    法。
  6. 【請求項6】 請求項1に記載の方法において、前記堆積する工程は、前記
    基板からエッチングされた絶縁材料の全てを置き換えることを特徴とする方法。
  7. 【請求項7】 請求項1に記載の方法において、前記エッチング工程は、等
    方性エッチング工程であることを特徴とする方法。
  8. 【請求項8】 請求項1に記載の方法において、前記エッチング工程は、異
    方性エッチング工程であることを特徴とする方法。
  9. 【請求項9】 請求項1に記載の方法において、前記絶縁性誘電体マスは、
    別の導電性金属配線層上に形成され、前記エッチング工程は、前記基板から絶縁
    性誘電体マスの全てをエッチングする工程であることを特徴とする方法。
  10. 【請求項10】 請求項1に記載の方法において、前記エッチング工程は、
    前記導電性金属配線層に対して実質的に選択的に行なわれることを特徴とする方
    法。
  11. 【請求項11】 請求項1に記載の方法において、前記エッチング工程は、
    作られるべき集積回路が実質的に全て前記基板上に作られた後に行なわれること
    を特徴とする方法。
  12. 【請求項12】 請求項1に記載の方法は、前記エッチング工程の後には、
    基板の如何なるフォトリソグラフィック工程も無いことを特徴とする方法。
  13. 【請求項13】 集積回路の製造において異なる高さの導電性層の間に配線
    層間誘電体層を設ける方法であって、該方法は、 基板上に少なくとも部分的に形成された回路デバイスの上に、第1絶縁性誘電
    体マスを形成する工程と、 前記第1絶縁性誘電体マスにより支持される、第1導電性配線層を形成する工
    程と、 前記第1導電性配線層上に、第1誘電率を有する第2絶縁性誘電体マスを形成
    する工程と、 前記第2絶縁性誘電体マスにより支持される、第2導電性配線層を形成する工
    程と、 前記基板から、前記第2絶縁性誘電体マスの少なくとも一部分をエッチング除
    去する工程と、 前記エッチング工程の後、エッチングされた第2絶縁性誘電体材料の少なくと
    も幾らかを置き換えるように、前記第1誘電率よりも小さい第2誘電率を有する
    配線層間誘電体層を堆積する工程と、 を具備することを特徴とする方法。
  14. 【請求項14】 請求項13に記載の方法において、前記エッチングされた
    一部分は、前記第2絶縁性誘電体マスの大部分であることを特徴とする方法。
  15. 【請求項15】 請求項13に記載の方法は、前記第1導電性配線で少なく
    とも一つの導電性配線ラインの形状を提供する工程を含み、前記第1導電性配線
    ラインは、内側下部、側壁及び外側上部を有し、前記第2絶縁性誘電体マスは、
    前記上部及び側壁上に形成され、前記エッチング工程は、前記第2絶縁性誘電体
    マスを前記下部近傍に向かって内側方向にエッチングする工程からなることを特
    徴とする方法。
  16. 【請求項16】 請求項13に記載の方法において、前記エッチング工程は
    、等方性エッチング工程からなることを特徴とする方法。
  17. 【請求項17】 請求項13に記載の方法において、前記エッチング工程は
    、異方性エッチング工程からなることを特徴とする方法。
  18. 【請求項18】 請求項13に記載の方法において、前記エッチング工程は
    、前記基板から前記第2絶縁性誘電体マスの全てをエッチングすることを特徴と
    する方法。
  19. 【請求項19】 請求項13に記載の方法において、前記エッチング工程は
    、前記第1導電性配線層を露出させることを特徴とする方法。
  20. 【請求項20】 請求項13に記載の方法は、前記第2導電性配線層で少な
    くとも一つの導電性ラインの形状を提供する工程を含み、前記エッチング工程は
    、前記導電性ラインの直下に第2絶縁性誘電体材料を残留させることを特徴とす
    る方法。
  21. 【請求項21】 請求項13に記載の方法は、前記第2導電性配線層で少な
    くとも一つの導電性ラインの形状を提供する工程を含み、前記エッチング工程は
    、前記導電性ラインの直下に第2絶縁性誘電体材料を残留させないことを特徴と
    する方法。
  22. 【請求項22】 請求項13に記載の方法において、前記第1及び第2導電
    性配線層は、金属であることを特徴とする方法。
  23. 【請求項23】 請求項13に記載の方法において、前記エッチング工程は
    、作られるべき集積回路が実質的に全て前記基板上に作られた後に行なわれるこ
    とを特徴とする方法。
  24. 【請求項24】 請求項13に記載の方法は、前記エッチング工程の後には
    、基板の如何なるフォトリソグラフィック工程も無いことを特徴とする方法。
  25. 【請求項25】 集積回路の製造において異なる高さの導電性層の間に配線
    層間誘電体層を設ける方法であって、該方法は、 基板上に少なくとも部分的に形成された回路デバイスの上に、第1絶縁性誘電
    体マスを形成する工程と、 前記第1絶縁性誘電体マスにより支持される、第1導電性配線ラインを形成す
    る工程と、 前記第1導電性配線ライン上に、第1誘電率を有する第2絶縁性誘電体マスを
    形成する工程と、 前記第2絶縁性誘電体マスにより支持される、第2導電性配線ラインを形成す
    る工程と、 前記第1及び第2導電性配線ラインに対して実質的に選択的に、及び前記第1
    絶縁性誘電体マスに対して実質的に選択的に、前記基板から前記第2絶縁性誘電
    体マスの大部分をエッチングする工程であって、前記第1導電性配線ライン及び
    前記第1絶縁性誘電体マスを露出するエッチング工程と、 前記エッチング工程の後、エッチングされた第2絶縁性誘電体材料の少なくと
    も幾らかを置き換えるように、前記第1誘電率よりも小さい第2誘電率を有する
    配線層間誘電体層を堆積する工程と、 を具備することを特徴とする方法。
  26. 【請求項26】 請求項25に記載の方法において、前記エッチング工程は
    、前記第2導電性配線ラインの直下に第2絶縁性誘電体材料を残留させることを
    特徴とする方法。
  27. 【請求項27】 請求項25に記載の方法において、前記エッチング工程は
    、前記第2導電性配線ラインの直下に第2絶縁性誘電体材料を残留させないこと
    を特徴とする方法。
  28. 【請求項28】 請求項25に記載の方法において、前記エッチング工程は
    、等方性エッチング工程からなることを特徴とする方法。
  29. 【請求項29】 請求項25に記載の方法において、前記エッチング工程は
    、異方性エッチング工程からなることを特徴とする方法。
  30. 【請求項30】 請求項25に記載の方法において、前記エッチング工程は
    、前記基板から前記第2絶縁性誘電体マスの全てをエッチングすることを特徴と
    する方法。
  31. 【請求項31】 請求項25に記載の方法において、前記エッチング工程は
    、作られるべき集積回路が実質的に全て前記基板上に作られた後に行なわれるこ
    とを特徴とする方法。
  32. 【請求項32】 請求項25に記載の方法は、前記エッチング工程の後には
    、基板の如何なるフォトリソグラフィック工程も無いことを特徴とする方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253504A (ja) * 2005-03-11 2006-09-21 Nec Electronics Corp 半導体装置およびその製造方法
JP2006261440A (ja) * 2005-03-17 2006-09-28 Nec Electronics Corp 半導体装置およびその製造方法

Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6333556B1 (en) 1997-10-09 2001-12-25 Micron Technology, Inc. Insulating materials
US6251470B1 (en) 1997-10-09 2001-06-26 Micron Technology, Inc. Methods of forming insulating materials, and methods of forming insulating materials around a conductive component
US6858526B2 (en) * 1998-07-14 2005-02-22 Micron Technology, Inc. Methods of forming materials between conductive electrical components, and insulating materials
US6350679B1 (en) * 1999-08-03 2002-02-26 Micron Technology, Inc. Methods of providing an interlevel dielectric layer intermediate different elevation conductive metal layers in the fabrication of integrated circuitry
TW471063B (en) * 2000-08-11 2002-01-01 Winbond Electronics Corp Method to form opening in insulator layer using ion implantation
US6653193B2 (en) * 2000-12-08 2003-11-25 Micron Technology, Inc. Resistance variable device
US7172960B2 (en) * 2000-12-27 2007-02-06 Intel Corporation Multi-layer film stack for extinction of substrate reflections during patterning
US6638820B2 (en) 2001-02-08 2003-10-28 Micron Technology, Inc. Method of forming chalcogenide comprising devices, method of precluding diffusion of a metal into adjacent chalcogenide material, and chalcogenide comprising devices
JP4742429B2 (ja) * 2001-02-19 2011-08-10 住友電気工業株式会社 ガラス微粒子堆積体の製造方法
US6727192B2 (en) 2001-03-01 2004-04-27 Micron Technology, Inc. Methods of metal doping a chalcogenide material
US6818481B2 (en) 2001-03-07 2004-11-16 Micron Technology, Inc. Method to manufacture a buried electrode PCRAM cell
US6734455B2 (en) 2001-03-15 2004-05-11 Micron Technology, Inc. Agglomeration elimination for metal sputter deposition of chalcogenides
US7102150B2 (en) * 2001-05-11 2006-09-05 Harshfield Steven T PCRAM memory cell and method of making same
US6951805B2 (en) * 2001-08-01 2005-10-04 Micron Technology, Inc. Method of forming integrated circuitry, method of forming memory circuitry, and method of forming random access memory circuitry
US6737312B2 (en) 2001-08-27 2004-05-18 Micron Technology, Inc. Method of fabricating dual PCRAM cells sharing a common electrode
US6955940B2 (en) * 2001-08-29 2005-10-18 Micron Technology, Inc. Method of forming chalcogenide comprising devices
US6784018B2 (en) 2001-08-29 2004-08-31 Micron Technology, Inc. Method of forming chalcogenide comprising devices and method of forming a programmable memory cell of memory circuitry
US6881623B2 (en) * 2001-08-29 2005-04-19 Micron Technology, Inc. Method of forming chalcogenide comprising devices, method of forming a programmable memory cell of memory circuitry, and a chalcogenide comprising device
US6709958B2 (en) * 2001-08-30 2004-03-23 Micron Technology, Inc. Integrated circuit device and fabrication using metal-doped chalcogenide materials
US6646902B2 (en) 2001-08-30 2003-11-11 Micron Technology, Inc. Method of retaining memory state in a programmable conductor RAM
US7081398B2 (en) 2001-10-12 2006-07-25 Micron Technology, Inc. Methods of forming a conductive line
US6815818B2 (en) 2001-11-19 2004-11-09 Micron Technology, Inc. Electrode structure for use in an integrated circuit
US6791859B2 (en) * 2001-11-20 2004-09-14 Micron Technology, Inc. Complementary bit PCRAM sense amplifier and method of operation
US6873538B2 (en) * 2001-12-20 2005-03-29 Micron Technology, Inc. Programmable conductor random access memory and a method for writing thereto
US6909656B2 (en) * 2002-01-04 2005-06-21 Micron Technology, Inc. PCRAM rewrite prevention
US20030143782A1 (en) * 2002-01-31 2003-07-31 Gilton Terry L. Methods of forming germanium selenide comprising devices and methods of forming silver selenide comprising structures
US6791885B2 (en) * 2002-02-19 2004-09-14 Micron Technology, Inc. Programmable conductor random access memory and method for sensing same
US6809362B2 (en) * 2002-02-20 2004-10-26 Micron Technology, Inc. Multiple data state memory cell
US6891749B2 (en) * 2002-02-20 2005-05-10 Micron Technology, Inc. Resistance variable ‘on ’ memory
US7151273B2 (en) 2002-02-20 2006-12-19 Micron Technology, Inc. Silver-selenide/chalcogenide glass stack for resistance variable memory
US6847535B2 (en) 2002-02-20 2005-01-25 Micron Technology, Inc. Removable programmable conductor memory card and associated read/write device and method of operation
US7087919B2 (en) * 2002-02-20 2006-08-08 Micron Technology, Inc. Layered resistance variable memory device and method of fabrication
US6937528B2 (en) * 2002-03-05 2005-08-30 Micron Technology, Inc. Variable resistance memory and method for sensing same
US6849868B2 (en) 2002-03-14 2005-02-01 Micron Technology, Inc. Methods and apparatus for resistance variable material cells
US6751114B2 (en) * 2002-03-28 2004-06-15 Micron Technology, Inc. Method for programming a memory cell
US6858482B2 (en) * 2002-04-10 2005-02-22 Micron Technology, Inc. Method of manufacture of programmable switching circuits and memory cells employing a glass layer
US6855975B2 (en) * 2002-04-10 2005-02-15 Micron Technology, Inc. Thin film diode integrated with chalcogenide memory cell
US6864500B2 (en) 2002-04-10 2005-03-08 Micron Technology, Inc. Programmable conductor memory cell structure
US6731528B2 (en) * 2002-05-03 2004-05-04 Micron Technology, Inc. Dual write cycle programmable conductor memory system and method of operation
US6890790B2 (en) * 2002-06-06 2005-05-10 Micron Technology, Inc. Co-sputter deposition of metal-doped chalcogenides
US6825135B2 (en) 2002-06-06 2004-11-30 Micron Technology, Inc. Elimination of dendrite formation during metal/chalcogenide glass deposition
US7015494B2 (en) * 2002-07-10 2006-03-21 Micron Technology, Inc. Assemblies displaying differential negative resistance
US6677251B1 (en) * 2002-07-29 2004-01-13 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a hydrophilic surface on low-k dielectric insulating layers for improved adhesion
US7209378B2 (en) * 2002-08-08 2007-04-24 Micron Technology, Inc. Columnar 1T-N memory cell structure
US7018863B2 (en) * 2002-08-22 2006-03-28 Micron Technology, Inc. Method of manufacture of a resistance variable memory cell
US6867996B2 (en) * 2002-08-29 2005-03-15 Micron Technology, Inc. Single-polarity programmable resistance-variable memory element
US6867114B2 (en) * 2002-08-29 2005-03-15 Micron Technology Inc. Methods to form a memory cell with metal-rich metal chalcogenide
US6864521B2 (en) * 2002-08-29 2005-03-08 Micron Technology, Inc. Method to control silver concentration in a resistance variable memory element
US6831019B1 (en) 2002-08-29 2004-12-14 Micron Technology, Inc. Plasma etching methods and methods of forming memory devices comprising a chalcogenide comprising layer received operably proximate conductive electrodes
US20040040837A1 (en) * 2002-08-29 2004-03-04 Mcteer Allen Method of forming chalcogenide sputter target
US7364644B2 (en) * 2002-08-29 2008-04-29 Micron Technology, Inc. Silver selenide film stoichiometry and morphology control in sputter deposition
CN1241250C (zh) * 2002-12-27 2006-02-08 中芯国际集成电路制造(上海)有限公司 多孔电介质中镶嵌铜结构的制造方法
KR100878498B1 (ko) * 2002-12-30 2009-01-15 주식회사 하이닉스반도체 트랜지스터 제조방법
US6813178B2 (en) * 2003-03-12 2004-11-02 Micron Technology, Inc. Chalcogenide glass constant current device, and its method of fabrication and operation
US7022579B2 (en) 2003-03-14 2006-04-04 Micron Technology, Inc. Method for filling via with metal
US7050327B2 (en) * 2003-04-10 2006-05-23 Micron Technology, Inc. Differential negative resistance memory
US20040248400A1 (en) * 2003-06-09 2004-12-09 Kim Sun-Oo Composite low-k dielectric structure
US6961277B2 (en) 2003-07-08 2005-11-01 Micron Technology, Inc. Method of refreshing a PCRAM memory device
US7061004B2 (en) * 2003-07-21 2006-06-13 Micron Technology, Inc. Resistance variable memory elements and methods of formation
US6903361B2 (en) * 2003-09-17 2005-06-07 Micron Technology, Inc. Non-volatile memory structure
US7583551B2 (en) 2004-03-10 2009-09-01 Micron Technology, Inc. Power management control and controlling memory refresh operations
US7098068B2 (en) * 2004-03-10 2006-08-29 Micron Technology, Inc. Method of forming a chalcogenide material containing device
US7354793B2 (en) 2004-08-12 2008-04-08 Micron Technology, Inc. Method of forming a PCRAM device incorporating a resistance-variable chalocogenide element
US7190048B2 (en) * 2004-07-19 2007-03-13 Micron Technology, Inc. Resistance variable memory device and method of fabrication
US7326950B2 (en) * 2004-07-19 2008-02-05 Micron Technology, Inc. Memory device with switching glass layer
US7365411B2 (en) * 2004-08-12 2008-04-29 Micron Technology, Inc. Resistance variable memory with temperature tolerant materials
US7118966B2 (en) * 2004-08-23 2006-10-10 Micron Technology, Inc. Methods of forming conductive lines
US7151688B2 (en) * 2004-09-01 2006-12-19 Micron Technology, Inc. Sensing of resistance variable memory devices
US7605033B2 (en) 2004-09-01 2009-10-20 Micron Technology, Inc. Low resistance peripheral local interconnect contacts with selective wet strip of titanium
US7374174B2 (en) * 2004-12-22 2008-05-20 Micron Technology, Inc. Small electrode for resistance variable devices
US20060131555A1 (en) * 2004-12-22 2006-06-22 Micron Technology, Inc. Resistance variable devices with controllable channels
US7317200B2 (en) 2005-02-23 2008-01-08 Micron Technology, Inc. SnSe-based limited reprogrammable cell
US7427770B2 (en) * 2005-04-22 2008-09-23 Micron Technology, Inc. Memory array for increased bit density
US7709289B2 (en) 2005-04-22 2010-05-04 Micron Technology, Inc. Memory elements having patterned electrodes and method of forming the same
US7269079B2 (en) * 2005-05-16 2007-09-11 Micron Technology, Inc. Power circuits for reducing a number of power supply voltage taps required for sensing a resistive memory
US7233520B2 (en) * 2005-07-08 2007-06-19 Micron Technology, Inc. Process for erasing chalcogenide variable resistance memory bits
US7274034B2 (en) * 2005-08-01 2007-09-25 Micron Technology, Inc. Resistance variable memory device with sputtered metal-chalcogenide region and method of fabrication
US7332735B2 (en) * 2005-08-02 2008-02-19 Micron Technology, Inc. Phase change memory cell and method of formation
US7317567B2 (en) * 2005-08-02 2008-01-08 Micron Technology, Inc. Method and apparatus for providing color changing thin film material
US7579615B2 (en) * 2005-08-09 2009-08-25 Micron Technology, Inc. Access transistor for memory device
US20070037316A1 (en) * 2005-08-09 2007-02-15 Micron Technology, Inc. Memory cell contact using spacers
US7304368B2 (en) * 2005-08-11 2007-12-04 Micron Technology, Inc. Chalcogenide-based electrokinetic memory element and method of forming the same
US7251154B2 (en) * 2005-08-15 2007-07-31 Micron Technology, Inc. Method and apparatus providing a cross-point memory array using a variable resistance memory cell and capacitance
US7342272B2 (en) * 2005-08-31 2008-03-11 Micron Technology, Inc. Flash memory with recessed floating gate
US7277313B2 (en) * 2005-08-31 2007-10-02 Micron Technology, Inc. Resistance variable memory element with threshold device and method of forming the same
US7560723B2 (en) 2006-08-29 2009-07-14 Micron Technology, Inc. Enhanced memory density resistance variable memory cells, arrays, devices and systems including the same, and methods of fabrication
US8467236B2 (en) * 2008-08-01 2013-06-18 Boise State University Continuously variable resistor
US8471343B2 (en) 2011-08-24 2013-06-25 International Bussiness Machines Corporation Parasitic capacitance reduction in MOSFET by airgap ild

Family Cites Families (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR923125A (fr) * 1946-01-16 1947-06-27 Decolletages De Commentry Soc Perfectionnements apportés à des briquets
US3979230A (en) 1973-10-30 1976-09-07 General Electric Company Method of making isolation grids in bodies of semiconductor material
US3919060A (en) 1974-06-14 1975-11-11 Ibm Method of fabricating semiconductor device embodying dielectric isolation
US3954523A (en) 1975-04-14 1976-05-04 International Business Machines Corporation Process for fabricating devices having dielectric isolation utilizing anodic treatment and selective oxidation
US3998662A (en) 1975-12-31 1976-12-21 General Electric Company Migration of fine lines for bodies of semiconductor materials having a (100) planar orientation of a major surface
JPS52119186A (en) 1976-03-31 1977-10-06 Nec Corp Manufacture of semiconductor
US4180416A (en) 1978-09-27 1979-12-25 International Business Machines Corporation Thermal migration-porous silicon technique for forming deep dielectric isolation
NL181611C (nl) 1978-11-14 1987-09-16 Philips Nv Werkwijze ter vervaardiging van een bedradingssysteem, alsmede een halfgeleiderinrichting voorzien van een dergelijk bedradingssysteem.
DE3367764D1 (en) * 1983-07-29 1987-01-08 Hoechst Ceram Tec Ag Method of making silicon-infiltrated reaction-bonded silicom carbide bodies
EP0854506A3 (en) * 1987-03-04 1999-03-31 Canon Kabushiki Kaisha Electrically connecting member and electric circuit member
US4843034A (en) * 1987-06-12 1989-06-27 Massachusetts Institute Of Technology Fabrication of interlayer conductive paths in integrated circuits
JPH01235254A (ja) 1988-03-15 1989-09-20 Nec Corp 半導体装置及びその製造方法
US5023200A (en) 1988-11-22 1991-06-11 The United States Of America As Represented By The United States Department Of Energy Formation of multiple levels of porous silicon for buried insulators and conductors in silicon device technologies
US5192834A (en) 1989-03-15 1993-03-09 Sumitomo Electric Industries, Ltd. Insulated electric wire
US5298311A (en) * 1989-12-13 1994-03-29 The B. F. Goodrich Company Moisture and oxidation resistant carbon/carbon composites
US5171713A (en) 1990-01-10 1992-12-15 Micrunity Systems Eng Process for forming planarized, air-bridge interconnects on a semiconductor substrate
DE69104918T2 (de) * 1990-07-10 1995-06-08 Sumitomo Metal Ind Verfahren zur Herstellung eines Verbundkörpers auf der Basis von Siliziumcarbid.
US5061514A (en) * 1990-07-13 1991-10-29 Olin Corporation Chemical vapor deposition (CVD) process for plasma depositing silicon carbide films onto a substrate
JP3074713B2 (ja) 1990-09-18 2000-08-07 日本電気株式会社 半導体装置の製造方法
US5165991A (en) * 1990-12-15 1992-11-24 Fuji Xerox Co., Ltd. Dielectric member for receiving an electrostatic image
US5149615A (en) 1991-01-08 1992-09-22 The Boeing Company Method for producing a planar surface on which a conductive layer can be applied
EP0511780A1 (en) 1991-04-30 1992-11-04 AT&T Corp. Method for fabricating a planar dielectric
JP3271272B2 (ja) 1991-11-12 2002-04-02 日本電気株式会社 半導体装置の製造方法
GB9206086D0 (en) * 1992-03-20 1992-05-06 Philips Electronics Uk Ltd Manufacturing electronic devices comprising,e.g.tfts and mims
JP2773578B2 (ja) * 1992-10-02 1998-07-09 日本電気株式会社 半導体装置の製造方法
US5286668A (en) 1993-02-03 1994-02-15 Industrial Technology Research Institute Process of fabricating a high capacitance storage node
US5470801A (en) 1993-06-28 1995-11-28 Lsi Logic Corporation Low dielectric constant insulation layer for integrated circuit structure and method of making same
DE59402592D1 (de) 1993-08-06 1997-06-05 Dynamics Chinatec Systemtech Einrichtung zur Entgegennahme von Münzen an einem münzbetätigten Automaten
US5470802A (en) 1994-05-20 1995-11-28 Texas Instruments Incorporated Method of making a semiconductor device using a low dielectric constant material
US5488015A (en) 1994-05-20 1996-01-30 Texas Instruments Incorporated Method of making an interconnect structure with an integrated low density dielectric
US5750415A (en) * 1994-05-27 1998-05-12 Texas Instruments Incorporated Low dielectric constant layers via immiscible sol-gel processing
US5527737A (en) 1994-05-27 1996-06-18 Texas Instruments Incorporated Selective formation of low-density, low-dielectric-constant insulators in narrow gaps for line-to-line capacitance reduction
JP4014234B2 (ja) * 1994-05-27 2007-11-28 テキサス インスツルメンツ インコーポレイテツド 半導体デバイス中に線間容量の低減化された相互接続線を作製する方法
US5461003A (en) 1994-05-27 1995-10-24 Texas Instruments Incorporated Multilevel interconnect structure with air gaps formed between metal leads
US5494858A (en) * 1994-06-07 1996-02-27 Texas Instruments Incorporated Method for forming porous composites as a low dielectric constant layer with varying porosity distribution electronics applications
US5504042A (en) * 1994-06-23 1996-04-02 Texas Instruments Incorporated Porous dielectric material with improved pore surface properties for electronics applications
US6245439B1 (en) * 1994-08-09 2001-06-12 Kabushiki Kaisha Toyoyta Chuo Kenkyusho composite material and method for the manufacture
US5525857A (en) 1994-08-19 1996-06-11 Texas Instruments Inc. Low density, high porosity material as gate dielectric for field emission device
US5554567A (en) 1994-09-01 1996-09-10 Taiwan Semiconductor Manufacturing Company Ltd. Method for improving adhesion to a spin-on-glass
US5464786A (en) 1994-10-24 1995-11-07 Micron Technology, Inc. Method for forming a capacitor having recessed lateral reaction barrier layer edges
US5773363A (en) 1994-11-08 1998-06-30 Micron Technology, Inc. Semiconductor processing method of making electrical contact to a node
KR0138295B1 (ko) 1994-11-30 1998-06-01 김광호 도전선 형성방법
US5670828A (en) 1995-02-21 1997-09-23 Advanced Micro Devices, Inc. Tunneling technology for reducing intra-conductive layer capacitance
US5496773A (en) 1995-04-28 1996-03-05 Micron Technology, Inc. Semiconductor processing method of providing an electrically conductive interconnecting plug between an elevationally inner electrically conductive node and an elevationally outer electrically conductive node
US5861345A (en) 1995-05-01 1999-01-19 Chou; Chin-Hao In-situ pre-PECVD oxide deposition process for treating SOG
US5599745A (en) 1995-06-07 1997-02-04 Micron Technology, Inc. Method to provide a void between adjacent conducting lines in a semiconductor device
US5691573A (en) 1995-06-07 1997-11-25 Advanced Micro Devices, Inc. Composite insulation with a dielectric constant of less than 3 in a narrow space separating conductive lines
US5744399A (en) 1995-11-13 1998-04-28 Lsi Logic Corporation Process for forming low dielectric constant layers using fullerenes
US5736425A (en) 1995-11-16 1998-04-07 Texas Instruments Incorporated Glycol-based method for forming a thin-film nanoporous dielectric
US6319852B1 (en) * 1995-11-16 2001-11-20 Texas Instruments Incorporated Nanoporous dielectric thin film formation using a post-deposition catalyst
US5807607A (en) 1995-11-16 1998-09-15 Texas Instruments Incorporated Polyol-based method for forming thin film aerogels on semiconductor substrates
US5677241A (en) 1995-12-27 1997-10-14 Micron Technology, Inc. Integrated circuitry having a pair of adjacent conductive lines and method of forming
US5981085A (en) * 1996-03-21 1999-11-09 The Furukawa Electric Co., Inc. Composite substrate for heat-generating semiconductor device and semiconductor apparatus using the same
US5731235A (en) 1996-10-30 1998-03-24 Micron Technology, Inc. Methods of forming a silicon nitrite film, a capacitor dielectric layer and a capacitor
US5970360A (en) 1996-12-03 1999-10-19 Mosel Vitelic Inc. DRAM cell with a roughened poly-Si electrode
US5962103A (en) * 1997-01-13 1999-10-05 General Electric Company Silicon carbide-silicon composite having improved oxidation resistance and method of making
US5950102A (en) 1997-02-03 1999-09-07 Industrial Technology Research Institute Method for fabricating air-insulated multilevel metal interconnections for integrated circuits
US6143645A (en) * 1997-02-03 2000-11-07 Texas Instruments Incorporated Reduced temperature contact/via filling
US5736459A (en) * 1997-05-15 1998-04-07 Vanguard International Semiconductor Corporation Method to fabricate a polysilicon stud using an oxygen ion implantation procedure
US6008540A (en) * 1997-05-28 1999-12-28 Texas Instruments Incorporated Integrated circuit dielectric and method
US6351039B1 (en) * 1997-05-28 2002-02-26 Texas Instruments Incorporated Integrated circuit dielectric and method
TW375779B (en) 1997-06-03 1999-12-01 United Microelectronics Corp Method for treating via side wall
JP3128573B2 (ja) * 1997-06-23 2001-01-29 工業技術院長 高純度薄膜の形成方法
US6251470B1 (en) 1997-10-09 2001-06-26 Micron Technology, Inc. Methods of forming insulating materials, and methods of forming insulating materials around a conductive component
US6333556B1 (en) * 1997-10-09 2001-12-25 Micron Technology, Inc. Insulating materials
FR2771854B1 (fr) 1997-11-28 2001-06-15 Sgs Thomson Microelectronics Procede de realisation d'interconnexions metalliques dans des circuits integres
US6184572B1 (en) * 1998-04-29 2001-02-06 Novellus Systems, Inc. Interlevel dielectric stack containing plasma deposited fluorinated amorphous carbon films for semiconductor devices
US6001747A (en) 1998-07-22 1999-12-14 Vlsi Technology, Inc. Process to improve adhesion of cap layers in integrated circuits
US6204172B1 (en) * 1998-09-03 2001-03-20 Micron Technology, Inc. Low temperature deposition of barrier layers
US6284655B1 (en) * 1998-09-03 2001-09-04 Micron Technology, Inc. Method for producing low carbon/oxygen conductive layers
US6207583B1 (en) * 1998-09-04 2001-03-27 Alliedsignal Inc. Photoresist ashing process for organic and inorganic polymer dielectric materials
US6245690B1 (en) * 1998-11-04 2001-06-12 Applied Materials, Inc. Method of improving moisture resistance of low dielectric constant films
US6028015A (en) 1999-03-29 2000-02-22 Lsi Logic Corporation Process for treating damaged surfaces of low dielectric constant organo silicon oxide insulation material to inhibit moisture absorption
US6350679B1 (en) * 1999-08-03 2002-02-26 Micron Technology, Inc. Methods of providing an interlevel dielectric layer intermediate different elevation conductive metal layers in the fabrication of integrated circuitry
US6271146B1 (en) * 1999-09-30 2001-08-07 Electron Vision Corporation Electron beam treatment of fluorinated silicate glass
US6589887B1 (en) * 2001-10-11 2003-07-08 Novellus Systems, Inc. Forming metal-derived layers by simultaneous deposition and evaporation of metal

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253504A (ja) * 2005-03-11 2006-09-21 Nec Electronics Corp 半導体装置およびその製造方法
JP2006261440A (ja) * 2005-03-17 2006-09-28 Nec Electronics Corp 半導体装置およびその製造方法

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