CN101996998A - 集成电路结构及存储器阵列 - Google Patents

集成电路结构及存储器阵列 Download PDF

Info

Publication number
CN101996998A
CN101996998A CN200910180287XA CN200910180287A CN101996998A CN 101996998 A CN101996998 A CN 101996998A CN 200910180287X A CN200910180287X A CN 200910180287XA CN 200910180287 A CN200910180287 A CN 200910180287A CN 101996998 A CN101996998 A CN 101996998A
Authority
CN
China
Prior art keywords
bit line
array
substrate
integrated circuit
circuit structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200910180287XA
Other languages
English (en)
Other versions
CN101996998B (zh
Inventor
任兴华
林瑄智
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN101996998A publication Critical patent/CN101996998A/zh
Application granted granted Critical
Publication of CN101996998B publication Critical patent/CN101996998B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Abstract

一种集成电路结构及存储器阵列，该集成电路结构包含以阵列方式设置于一基板上的多个第一掺杂区、设置于该基板中的多个埋入式位元线、设置于该基板的一上表面的多个表面式位元线。该阵列具有奇数列及偶数列，各偶数列紧邻于一相对应的奇数列，各埋入式位元线电性连接该阵列的同一奇数列的所述多个第一掺杂区，各表面式位元线电性连接该阵列的同一偶数列的所述多个第一掺杂区。本发明采用该埋入式位元线及该表面式位元线设置在该存储器阵列的不同层的设计，也即该埋入式位元线及该表面式位元线可以不同的光刻工艺予以制备，因此线与线之间的间距可大幅增加。

Description

集成电路结构及存储器阵列
技术领域
本发明涉及一集成电路结构及存储器阵列，特别涉及一种利用交替式设置表面式位元线以及埋入式位元线的集成电路结构及存储器阵列。
背景技术
存储器已被大量地应用于集成电路业界，并在电子业扮演一要角。高密度存储器的需求伴随着产业的发展而增加，而相关的产业也随之研发高密度存储器以满足此一需求。因此，寻找一个可以随着产品微缩化并维持品质的方法逐成为业界目前主要的挑战。存储器的容量在数字存储上称为位元，而在存储器中数据存储的单位则称为存储单元。存储单元以阵列的方式，由行及列所组成，并可由行列可确定某一特定位置。在同一行列其上的存储单元由一共同的写入配线连接，此共同配线称为字元线(word line)，而与数据传输有关且垂直字元线则称为位元线(bit line)。
随着集成电路装置的设计规则缩小至次50纳米，存储器晶体管或存储器阵列的位元线的间距，则面临光刻在维持线与线之间的等距，边缘的强度，位元线间短路等问题的极限。提供次60纳米世代的存储器装置并维持位元线与位元线之间的等距最普遍的方法是新的浸润式光刻技术。另一种方法为利用超紫外线(EUV，Extreme Ultraviolet)于线的图样之上，但其成本高昂。通常先进的光刻技术总是相当的昂贵。此外，利用复杂的工艺控制以减少产出的损耗则往往造成制造成本的提高。因此有必要以新的存储单元设计以解决上述的问题。
发明内容
本发明提供一种利用交替式设置表面式位元线以及埋入式位元线的集成电路结构以及存储器阵列，其可采用两阶段的光刻工艺予以制造，以便降低对先进光刻技术的精密要求。
本发明的一实施例提供一种集成电路结构，包含以阵列方式设置于一基板上的多个第一掺杂区、设置于该基板中的多个埋入式位元线、设置于该基板的一上表面的多个表面式位元线。该阵列具有奇数列(even column)及偶数列(odd column)且各偶数列紧邻于一相对应的奇数列，各埋入式位元线电性连接该阵列的同一奇数列的所述多个第一掺杂区，各表面式位元线电性连接该阵列的同一偶数列的所述多个第一掺杂区。
本发明的另一实施例提供一种存储器阵列，包含一基板、以阵列方式设置于该基板上的多个有源区、被设置以电性隔离各有源区的一绝缘结构、设置于该有源区中的一晶体管。各晶体管包含一第一掺杂区、一第二掺杂区、介于该第一掺杂区及该第二掺杂区之间的一载流子沟道、以及设置于该载流子沟道上的一栅极。该存储器阵列另包含设置于该绝缘结构中的多个埋入式位元线以及设置于该基板的一上表面的多个表面式位元线，其中各埋入式位元线电性连接该阵列的同一奇数列的所述多个第一掺杂区，各表面式位元线电性连接该阵列的同一偶数列的所述多个第一掺杂区。
本发明采用该埋入式位元线及该表面式位元线设置在该存储器阵列的不同层的设计，也即该埋入式位元线及该表面式位元线可以不同的光刻工艺予以制备，因此线与线之间的间距可大幅增加。通过使用该埋入式位元线及该表面式位元线于该存储器阵列的不同层中，昂贵的下一世代光刻技术，例如浸润式光刻技术，得以延后至往后的设计上再使用。
上文已相当广泛地概述本发明的技术特征，以使下文的本发明详细描述得以获得较佳了解。构成本发明的权利要求范围的其它技术特征将描述于下文。本发明所属技术领域中普通技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本发明相同的目的。本发明所属技术领域中普通技术人员也应了解，这类等效设置无法脱离所附的权利要求所界定的本发明的精神和范围。
附图说明
通过参照前述说明及下列附图，本发明的技术特征得以获得完全了解。
图1示出本发明一实施例的集成电路结构的布局图；
图2为沿着图1中剖面线1-1线的局部放大图；
图3示出本发明另一实施例的集成电路结构的布局图；
图4示出本发明一实施例的存储器阵列的布局图；
图5为沿着图4中剖面线2-2线的局部放图；
图6为沿着图4中剖面线3-3线的局部放图；以及
图7示出本发明另一实施例的存储器阵列的布局图。
上述附图中的附图标记说明如下：
10集成电路结构
10′集成电路结构
12半导体基板
14上表面
16绝缘结构
18介电层
22第一掺杂区
24第二掺杂区
32表面式位元线
32′表面式位元线
34位元线接触
34′偶数列
36埋入式位元线
36′埋入式位元线
38位元线接触
38′奇数列
40介电层
42介电层
50字元线
70横向间距
72横向间距
100存储器阵列
100′存储器阵列
110有源区
112半导体基板
114上表面
116绝缘结构
118介电层
122第一掺杂区
124第二掺杂区
130字元线
132表面式位元线
132′表面式位元线
134位元线接触
134′偶数列
136埋入式位元线
136′埋入式位元线
138位元线接触
138′奇数列
140介电层
142介电层
144电容接触
146介电层
150电容器
152下电极
154介电层
156上电极
160晶体管
162栅极
166载流子沟道
170横向间距
172横向间距
具体实施方式
图1示出本发明一实施例的集成电路结构10的布局图，图2沿着图1的剖面线1-1的局部放大图。该集成电路结构10包含一半导体基板12(例如硅晶片)、设置于该半导体基板12中的多个第一掺杂区22及多个第二掺杂区24、设置于半导体基板12中的多个埋入式位元线36、以及设置于半导体基板12的一上表面14的多个表面式位元线32。该第一掺杂区22以阵列方式设置，该阵列包含多个奇数列38′以及多个偶数列34′，各偶数列34′紧邻于一相对应的奇数列38′。各埋入式位元线36通过位元线接触38电性连接该阵列的同一奇数列38′的所述多个第一掺杂区22，且各表面式位元线32通过位元线接触34电性连接该阵列的同一偶数列34′的所述多个第一掺杂区22。
在本发明的一实施例中，各表面式位元线32的宽度与各埋入式位元线36的宽度不同，例如表面式位元线32的宽度大于埋入式位元线36的宽度，如图1所示。在本发明的一实施例中，该表面式位元线32呈线性延伸，且该埋入式位元线36也呈线性延伸。在本发明的一实施例中，该集成电路结构10还包含多个字元线50，且所述多个字元线实质上与埋入式位元线36及表面式位元线32垂直。各第一掺杂区22设置于各字元线50的一侧，且各第二掺杂区24系设置于各字元线50的另一侧。
参考图2，该埋入式位元线36设置于该半导体基板12中的一绝缘结构16中，且该绝缘结构16包含多个浅沟槽绝缘层，此一浅沟槽绝缘层填满介电材料，且该埋入式位元线36与该半导体基板12通过一介电层18彼此电气隔离。该表面式位元线32及该位元线接触34通过介电层40、42与该集成电路结构10的其它导体电气隔离。
若未采用埋入式位元线以及表面式位元线设置在不同层的设计，同一层的位元线之间必需依等距的方式设置，则此一同层设置需要使用昂贵的先进光刻技术，例如浸润式光刻技术。相较之下，本发明采用该埋入式位元线36及该表面式位元线32设置在该集成电路结构10的不同层的设计，也即该埋入式位元线36及该表面式位元线32可以不同的光刻工艺予以制备，因此线与线之间的间距可大幅增加。在本发明的一较佳实施例之中，该埋入式位元线36及该表面式位元线32以交替式方式设置，因此该表面式位元线32由横向间距70予以分隔，且该埋入式位元线36以横向间距72予以分隔。通过使用该埋入式位元线36及该表面式位元线32于该集成电路结构10的不同层中，昂贵的下一世代光刻技术(例如浸润式光刻技术)得以延后至往后世代的设计上再使用。
图3示出本发明一实施例的集成电路结构10′。在图1示出的集成电路结构10中，该表面式位元线32的宽度设计为大于该埋入式位元线36的宽度。相较地，在图3示出的集成电路结构10′中，该表面式位元线32′的宽度设计为小于该埋入式位元线36′的宽度。
图4示出本发明一实施例的存储器阵列100的布局图，图5沿着图4的剖面线2-2的局部放大图，图6沿着图4的剖面线3-3的局部放大图。该存储器阵列100包含一半导体基板112、设置于该半导体基板112中的多个有源区110、设置于各有源区110中的一晶体管160、耦接至该晶体管160的一栅极162的一字元线130、隔离各个有源区110的一绝缘结构116(包含多个浅沟槽绝缘层)、设置于半导体基板112中的多个埋入式位元线136、以及设置于半导体基板112上的多个表面式位元线132。该埋入式位元线136被设置于该绝缘结构116之中且以一介电层118与该半导体基板112电性隔离，如图5所示。
参考图6，各晶体管160包含一第一掺杂区122、一第二掺杂区124、设置于该第一掺杂区122及该第二掺杂区124之间的一载流子沟道166、以及设置于该载流子沟道166上的栅极162。在本发明的一实施例中，该存储器阵列100包含多个电容器150，其通过一电容接触144电性连接至该第二掺杂区124。该电容器150通过一介电层146彼此电性隔离。在本发明的一实施例中，各电容器150包含一上电极156、电性连接至该电容接触144的一下电极152、以及夹置于该下电极152与该上电极156之间的一介电层154。
再参考图4，该有源区110以阵列方式设置于该半导体基板112上，该阵列具有多个奇数列138′以及多个偶数列134′。各埋入式位元线136通过该位元线接触138电性连接至该阵列的同一奇数列138′的第一掺杂区122。各表面式位元线132设置于该半导体基板112的一上表面114上，并通过该位元线接触134电性连接至该阵列的同一偶数列134′的第一掺杂区122。该表面式位元线132以及位元线接触134通过介电层140、142与该存储器阵列100的其它导体电性隔离。在本发明的一实施例中，各表面式位元线132的宽度与各埋入式位元线的宽度不同。例如，各埋入式位元线136的宽度大于各表面式位元线132的宽度，如图4所示。在本发明的一实施例中，该表面式位元线132以线性延伸，且该埋入式位元线136以线性延伸。
图7示出本发明另一实施例的存储器阵列100′的布局图。在图4所示的存储器阵列100中，各埋入式位元线136的宽度设计为大于各表面式位元线132的宽度。相较地，在本发明另一实施例的存储器阵列100′中，该埋入式位元线136′的宽度设计为小于该表面式位元线132′的宽度，如图7所示。
若未采用埋入式位元线以及表面式位元线设置在不同层的设计，同一层的所述多个位元线之间必需依等距的方式设置，则此一同层设置需要使用昂贵的先进光刻技术，例如浸润式光刻技术。相较之下，本发明采用该埋入式位元线136及该表面式位元线132设置在该存储器阵列100的不同层的设计，也即该埋入式位元线136及该表面式位元线132可以不同的光刻工艺予以制备，因此线与线之间的间距可大幅增加。在本发明的一较佳实施例之中，该埋入式位元线136及该表面式位元线132以交替式方式设置，因此该表面式位元线132由一横向间距170隔离，且该埋入式位元线136由一横向间距172隔离。通过使用该埋入式位元线136及该表面式位元线132于该存储器阵列100的不同层中，昂贵的下一世代光刻技术，例如浸润式光刻技术，得以延后至往后的设计上再使用。
本发明的技术内容及技术特点已揭示如上，然而本发明所属技术领域中普通技术人员应了解，在不背离所附权利要求所界定的本发明精神和范围内，本发明的教导及揭示可作种种的替换及修饰。例如，上文揭示的许多工艺可以不同的方法实施或以其它工艺予以取代，或者采用上述二种方式的组合。
此外，本发明的权利范围并不局限于上文揭示的特定实施例的工艺、机台、制造、物质的成分、装置、方法或步骤。本发明所属技术领域中普通技术人员应了解，基于本发明教导及揭示工艺、机台、制造、物质的成分、装置、方法或步骤，无论现在已存在或日后开发，其与本发明实施例揭示是以实质相同的方式执行实质相同的功能，而达到实质相同的结果，也可使用于本发明。因此，所附的权利要求用以涵盖用于此类工艺、机台、制造、物质的成分、装置、方法或步骤。

Claims (9)

1.一种集成电路结构，包含：
多个第一掺杂区，以阵列方式设置于一基板上，该阵列具有奇数列及偶数列，且各偶数列紧邻于一相对应的奇数列；
多个埋入式位元线呈线性延伸，设置于该基板中，其特征在于各埋入式位元线电性连接该阵列的同一奇数列的所述多个第一掺杂区；以及
多个表面式位元线呈线性延伸，设置于该基板的一上表面，其特征在于各表面式位元线电性连接该阵列的同一偶数列的所述多个第一掺杂区。
2.根据权利要求1所述的集成电路结构，其特征在于各表面式位元线的宽度与各埋入式位元线的宽度不同。
3.根据权利要求1所述的集成电路结构，其特征在于该埋入式位元线设置于半导体基板的一绝缘结构之中。
4.根据权利要求3所述的集成电路结构，其特征在于该绝缘结构包含多个浅沟槽绝缘层。
5.根据权利要求1所述的集成电路结构，其特征还包含：
多个字元线，实质上与所述多个位元线垂直，其特征在于各第一掺杂区设置于各字元线的一侧；以及
多个第二掺杂区，设置于该基板中，其特征在于各第二掺杂区设置于各字元线的另一侧。
6.一种存储器阵列，包含：
一基板，具有一上表面；
多个有源区，以阵列方式设置于该基板中，该阵列具有多个奇数列及多个偶数列，且各偶数列紧邻于一相对应的奇数列；
一晶体管，设置于该有源区中，其特征在于各晶体管包含一第一掺杂区、一第二掺杂区、介于该第一掺杂区及该第二掺杂区之间的一载流子沟道，以及设置于该载流子沟道上的一栅极；
一绝缘结构，被设置以电性隔离各有源区；
多个埋入式位元线呈线性延伸，设置于该绝缘结构中，其特征在于各埋入式位元线电性连接该阵列的同一奇数列的所述多个第一掺杂区；以及
多个表面式位元线呈线性延伸，设置于该基板的该上表面，其特征在于各表面式位元线电性连接该阵列的同一偶数列的所述多个第一掺杂区。
7.根据权利要求6所述的存储器阵列，其特征在于各表面式位元线的宽度与各埋入式位元线的宽度不同。
8.根据权利要求6所述的存储器阵列，其特征在于该第二掺杂区电性连接至一电容。
9.根据权利要求6所述的存储器阵列，其特征在于该绝缘结构包含多个浅沟槽绝缘层。
CN200910180287XA 2009-08-21 2009-10-13 集成电路结构及存储器阵列 Active CN101996998B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/545,739 US20110042722A1 (en) 2009-08-21 2009-08-21 Integrated circuit structure and memory array
US12/545,739 2009-08-21

Publications (2)

Publication Number Publication Date
CN101996998A true CN101996998A (zh) 2011-03-30
CN101996998B CN101996998B (zh) 2012-11-21

Family

ID=43604617

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910180287XA Active CN101996998B (zh) 2009-08-21 2009-10-13 集成电路结构及存储器阵列

Country Status (3)

Country Link
US (1) US20110042722A1 (zh)
CN (1) CN101996998B (zh)
TW (1) TW201108399A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103745747A (zh) * 2014-01-09 2014-04-23 上海华虹宏力半导体制造有限公司 电可擦可编程只读存储器及其位线布线方法
CN112447720A (zh) * 2019-08-27 2021-03-05 南亚科技股份有限公司 半导体元件及其制备方法
CN112635464A (zh) * 2019-10-08 2021-04-09 南亚科技股份有限公司 半导体装置及其制造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100320558A1 (en) * 2009-06-18 2010-12-23 Hsien-Chang Chang Circuit layout structure and method to scale down ic layout
US10020360B1 (en) 2017-01-06 2018-07-10 Micron Technology, Inc. Integrated memory
CN110265396B (zh) * 2019-06-28 2023-07-14 芯盟科技有限公司 存储器结构及其形成方法
KR20220099142A (ko) 2021-01-04 2022-07-13 삼성전자주식회사 반도체 메모리 장치

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5248628A (en) * 1989-09-08 1993-09-28 Kabushiki Kaisha Toshiba Method of fabricating a semiconductor memory device
US5250457A (en) * 1992-02-19 1993-10-05 Micron Technology, Inc. Method of forming a buried bit line array of memory cells
US5508541A (en) * 1992-09-22 1996-04-16 Kabushiki Kaisha Toshiba Random access memory device with trench-type one-transistor memory cell structure
JP2658870B2 (ja) * 1994-04-22 1997-09-30 日本電気株式会社 半導体記憶装置およびその製造方法
KR0151012B1 (ko) * 1994-11-30 1998-10-01 김광호 매몰 비트라인 디램 셀 및 제조방법
US5585285A (en) * 1995-12-06 1996-12-17 Micron Technology, Inc. Method of forming dynamic random access memory circuitry using SOI and isolation trenches
US5789306A (en) * 1996-04-18 1998-08-04 Micron Technology, Inc. Dual-masked field isolation
JP2935346B2 (ja) * 1996-07-30 1999-08-16 日本電気株式会社 半導体装置およびその製造方法
US6004835A (en) * 1997-04-25 1999-12-21 Micron Technology, Inc. Method of forming integrated circuitry, conductive lines, a conductive grid, a conductive network, an electrical interconnection to anode location and an electrical interconnection with a transistor source/drain region
US5886382A (en) * 1997-07-18 1999-03-23 Motorola, Inc. Trench transistor structure comprising at least two vertical transistors
US6249454B1 (en) * 1999-09-15 2001-06-19 Taiwan Semiconductor Manufacturing Company Split-gate flash cell for virtual ground architecture
US6127228A (en) * 1999-11-06 2000-10-03 United Silicon Incorporated Method of forming buried bit line
JP4053702B2 (ja) * 1999-11-26 2008-02-27 株式会社東芝 半導体記憶装置及びその製造方法
EP1240670A1 (de) * 1999-12-20 2002-09-18 Infineon Technologies AG Nichtflüchtige nor-halbleiterspeichereinrichtung und verfahren zu deren programmierung
US6911687B1 (en) * 2000-06-21 2005-06-28 Infineon Technologies Ag Buried bit line-field isolation defined active semiconductor areas
US6455886B1 (en) * 2000-08-10 2002-09-24 International Business Machines Corporation Structure and process for compact cell area in a stacked capacitor cell array
JP2002094027A (ja) * 2000-09-11 2002-03-29 Toshiba Corp 半導体記憶装置とその製造方法
DE10062245A1 (de) * 2000-12-14 2002-07-04 Infineon Technologies Ag Nichtflüchtige Halbleiterspeicherzelle sowie dazugehörige Halbleiterschaltungsanordnung und Verfahren zu deren Herstellung
JP4246929B2 (ja) * 2001-06-29 2009-04-02 株式会社東芝 半導体記憶装置およびその製造方法
JP4060572B2 (ja) * 2001-11-06 2008-03-12 株式会社東芝 半導体記憶装置及びその製造方法
JP2003188252A (ja) * 2001-12-13 2003-07-04 Toshiba Corp 半導体装置及びその製造方法
DE10240436C1 (de) * 2002-09-02 2003-12-18 Infineon Technologies Ag Bitleitungsstruktur sowie Verfahren zu deren Herstellung
US6894915B2 (en) * 2002-11-15 2005-05-17 Micron Technology, Inc. Method to prevent bit line capacitive coupling
US6734482B1 (en) * 2002-11-15 2004-05-11 Micron Technology, Inc. Trench buried bit line memory devices
US6909139B2 (en) * 2003-06-27 2005-06-21 Infineon Technologies Ag One transistor flash memory cell
US20050088895A1 (en) * 2003-07-25 2005-04-28 Infineon Technologies Ag DRAM cell array having vertical memory cells and methods for fabricating a DRAM cell array and a DRAM
KR100618819B1 (ko) * 2004-02-06 2006-08-31 삼성전자주식회사 오버레이 마진이 개선된 반도체 소자 및 그 제조방법
US7285812B2 (en) * 2004-09-02 2007-10-23 Micron Technology, Inc. Vertical transistors
US7229895B2 (en) * 2005-01-14 2007-06-12 Micron Technology, Inc Memory array buried digit line
US7326611B2 (en) * 2005-02-03 2008-02-05 Micron Technology, Inc. DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays
JP2006332424A (ja) * 2005-05-27 2006-12-07 Toshiba Corp 半導体記憶装置
US7582929B2 (en) * 2005-07-25 2009-09-01 Freescale Semiconductor, Inc Electronic device including discontinuous storage elements
US7358133B2 (en) * 2005-12-28 2008-04-15 Nanya Technology Corporation Semiconductor device and method for making the same
KR100739532B1 (ko) * 2006-06-09 2007-07-13 삼성전자주식회사 매몰 비트라인 형성 방법
KR100875059B1 (ko) * 2006-07-05 2008-12-19 주식회사 하이닉스반도체 반도체 소자의 비트라인 및 그의 제조방법
US7651916B2 (en) * 2007-01-24 2010-01-26 Freescale Semiconductor, Inc Electronic device including trenches and discontinuous storage elements and processes of forming and using the same
KR101473232B1 (ko) * 2007-05-21 2014-12-16 라피스 세미컨덕터 가부시키가이샤 메모리 셀 어레이 및 반도체 기억장치
JP2010010260A (ja) * 2008-06-25 2010-01-14 Panasonic Corp 半導体記憶装置及びその製造方法
US7838925B2 (en) * 2008-07-15 2010-11-23 Qimonda Ag Integrated circuit including a vertical transistor and method

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103745747A (zh) * 2014-01-09 2014-04-23 上海华虹宏力半导体制造有限公司 电可擦可编程只读存储器及其位线布线方法
CN112447720A (zh) * 2019-08-27 2021-03-05 南亚科技股份有限公司 半导体元件及其制备方法
CN112635464A (zh) * 2019-10-08 2021-04-09 南亚科技股份有限公司 半导体装置及其制造方法
CN112635464B (zh) * 2019-10-08 2024-03-19 南亚科技股份有限公司 半导体装置及其制造方法

Also Published As

Publication number Publication date
US20110042722A1 (en) 2011-02-24
TW201108399A (en) 2011-03-01
CN101996998B (zh) 2012-11-21

Similar Documents

Publication Publication Date Title
CN101996998B (zh) 集成电路结构及存储器阵列
US8264010B2 (en) Layout for high density conductive interconnects
KR101138577B1 (ko) 반도체 구조, 커패시터 형성 방법, 및 ｄｒａｍ 어레이 형성 방법
CN102034549B (zh) 半导体存储器单元阵列以及半导体只读存储器单元阵列
CN102150258A (zh) 堆叠式装置中的信号传递
US20170005100A1 (en) Semiconductor device including dummy metal
US20080023792A1 (en) Filler capacitor with a multiple cell height
US7994604B2 (en) Using floating fill metal to reduce power use for proximity communication
CN102468268B (zh) 存储装置及其制造方法
JP2004260162A (ja) Ｒｒａｍアレイの製造方法及びｒｒａｍ
US10700073B2 (en) Integrated assemblies having dielectric regions along conductive structures, and methods of forming integrated assemblies
JP2009272610A (ja) 基本セルおよび半導体装置
US10984866B2 (en) Non-volatile memory device utilizing dummy memory block as pool capacitor
CN103098212B (zh) 高密度闸流管随机存取存储器装置及方法
KR101562429B1 (ko) 계층적 비트라인을 갖는 반도체 메모리 디바이스
CN101459175B (zh) 半导体器件及其制造方法
CN111508927A (zh) 具有完全在单元内部的电源轨的标准单元架构
US20220367565A1 (en) Non-volatile memory device and manufacturing method thereof
US11737264B2 (en) Non-volatile memory device utilizing dummy memory block as pool capacitor
US20230178537A1 (en) Semiconductor structure of hybrid cell array
US20220416011A1 (en) Capacitor structure
JP7486058B2 (ja) 後面電力供給における交換用埋設電力レール
JP2008270429A (ja) 半導体集積回路装置
KR20100052308A (ko) 반도체 메모리 장치 및 이의 레이아웃 방법
KR20090059680A (ko) 뱅크의 로우 방향의 길이를 줄일 수 있는 반도체 메모리장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant