CN112447723A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN112447723A
CN112447723A CN202010626680.3A CN202010626680A CN112447723A CN 112447723 A CN112447723 A CN 112447723A CN 202010626680 A CN202010626680 A CN 202010626680A CN 112447723 A CN112447723 A CN 112447723A
Authority
CN
China
Prior art keywords
word line
wordline
oxide
trench
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010626680.3A
Other languages
English (en)
Inventor
黄则尧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN112447723A publication Critical patent/CN112447723A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开涉及一种半导体装置及其制造方法。该半导体装置包括一具有一第一晶格常数的基底、一第一字元线设置于该基底和多个应力区域相邻设置于该第一字元线的侧壁的下部部分。所述多个应力区域具有一第二晶格常数，且该第二晶格常数和该基底的第一晶格常数不同。

Description

半导体装置及其制造方法
技术领域
本公开主张2019/09/05申请的美国正式申请案第16/561,489号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
背景技术
半导体装置被用于各种电子设备的应用当中，例如个人电脑、手机、数码相机和其他电子设备。为满足对计算能力不断增长的需求，半导体装置的尺寸不断地缩小。然而，半导体装置微型化的过程使其制造方面遭遇着各种问题，这些问题将影响半导体装置最终的电特性、品质和产率。因此，在提高半导体装置的性能、品质、产率和可靠性等方面仍然面临挑战。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体装置，包括一具有一第一晶格常数的基底、一第一字元线设置于该基底和多个应力区域相邻设置于该第一字元线的侧壁的下部部分。所述多个应力区域具有一第二晶格常数，且该第二晶格常数和该基底的第一晶格常数不同。
在本公开的一些实施例中，所述多个应力区域的底部低于该第一字元线的底部。
在本公开的一些实施例中，该第一字元线包括一第一字元线沟渠、一第一字元线绝缘层、一第一字元线电极和一第一字元线覆盖层，该第一字元线沟渠设置于该基底中，该第一字元线绝缘层覆盖该第一字元线沟渠的内表面，该第一字元线电极设置于该第一字元线绝缘层之上并位于该第一字元线沟渠中，该第一字元线覆盖层设置于该第一字元线电极之上并位于该第一字元线沟渠中，所述多个应力区域分别对应地贴设于该第一字元线绝缘层的侧壁的下部部分。
在本公开的一些实施例中，所述多个应力区域的底部低于该第一字元线的底部约0.5纳米至约500纳米。
在本公开的一些实施例中，该第一字元线覆盖层由一包括绝缘材料的单层结构所形成，且绝缘材料的介电常数约当4.0或大于4.0。
在本公开的一些实施例中，该第一字元线覆盖层由一堆叠层所形成，该堆叠层包括一底部覆盖层和一顶部覆盖层，该底部覆盖层设置于该第一字元线电极之上，该顶部覆盖层设置于该底部覆盖层之上，该底部覆盖层由氧化铪、氧化锆、氧化铝、氧化钛、氧化镧、钛酸锶、铝酸镧、氧化钇、三氧化镓(III)、氧化镓钆、钛酸锆铅、钛酸锶钡或其混合物所形成，该顶部覆盖层由氧化硅、氮化硅、氮氧化硅、氧化氮化硅或掺杂氟的硅酸盐所形成。
在本公开的一些实施例中，该第一字元线覆盖层的侧壁直接和该第一字元线绝缘层的内表面的上部部分相接触。
在本公开的一些实施例中，该第一字元线覆盖层的侧壁直接和该第一字元线沟渠的内表面的上部部分相接触。
在本公开的一些实施例中，该第一字元线沟渠的底部是平坦的。
在本公开的一些实施例中，该半导体装置还包括一位元线设置于该基底之上。
在本公开的一些实施例中，该半导体装置还包括一位元线设置于该基底之上，其中该位元线包括一位元线开口、一位元线接触插塞、一位元线底部电极、一位元线顶部电极、一位元线遮罩和多个位元线间隙壁，该位元线开口设置于该基底中，该位元线接触插塞设置于该位元线开口中，该位元线接触插塞的侧壁和该位元线开口的侧壁彼此间隔开，该位元线底部电极设置于该位元线接触插塞之上，该位元线顶部电极设置于该位元线底部电极之上，该位元线遮罩设置于该位元线顶部电极之上，所述多个位元线间隙壁分别对应地覆盖该位元线遮罩的侧壁、该位元线顶部电极的侧壁、该位元线底部电极的侧壁和该位元线接触插塞的侧壁。
本公开的另一实施例提供一种半导体装置的制造方法，包括：提供一具有一第一晶格常数的基底、形成一第一字元线设置于该基底和形成多个应力区域相邻设置于该第一字元线的侧壁的下部部分。所述多个应力区域具有一第二晶格常数，且该第二晶格常数和该基底的第一晶格常数不同。
在本公开的一些实施例中，所述多个应力区域的底部低于该第一字元线的底部。
在本公开的一些实施例中，该第一字元线包括一第一字元线沟渠、一第一字元线绝缘层、一第一字元线电极和一第一字元线覆盖层，该第一字元线沟渠设置于该基底中，该第一字元线绝缘层覆盖该第一字元线沟渠的内表面，该第一字元线电极设置于该第一字元线绝缘层之上并位于该第一字元线沟渠中，该第一字元线覆盖层设置于该第一字元线电极之上并位于该第一字元线沟渠中，所述多个应力区域分别对应地贴设于该第一字元线绝缘层的侧壁的下部部分。
在本公开的一些实施例中，形成该第一字元线于该基底中并形成所述多个应力区域相邻于该第一字元线的侧壁的下部部分的步骤包括：形成一第一字元线沟渠于该基底中、形成一覆盖层覆盖该第一字元线沟渠的内表面的上部部分、形成一底部遮罩层于该第一字元线沟渠的底部上、形成多个侧凹空间向外延伸地于该第一字元线沟渠的内表面的下部部分、形成所述多个应力区域于所述多个侧凹空间中、移除该覆盖层和该底部遮罩层、形成一第一字元线绝缘层覆盖该第一字元线沟渠的内表面、形成一第一字元线电极于该第一字元线绝缘层之上并位于该第一字元线沟渠中，以及形成一第一字元线覆盖层于该第一字元线电极之上并位于该第一字元线沟渠中。该第一字元线沟渠、该第一字元线绝缘层、该第一字元线电极和该第一字元线覆盖层共同构成该第一字元线。
在本公开的一些实施例中，该第一字元线覆盖层由一包括绝缘材料的单层结构所形成，且绝缘材料的介电常数约当4.0或大于4.0。
在本公开的一些实施例中，该第一字元线覆盖层由一堆叠层所形成，该堆叠层包括一底部覆盖层和一顶部覆盖层，该底部覆盖层设置于该第一字元线电极之上，该顶部覆盖层设置于该底部覆盖层之上，该底部覆盖层由氧化铪、氧化锆、氧化铝、氧化钛、氧化镧、钛酸锶、铝酸镧、氧化钇、三氧化镓(III)、氧化镓钆、钛酸锆铅、钛酸锶钡或其混合物所形成，该顶部覆盖层由氧化硅、氮化硅、氮氧化硅、氧化氮化硅或掺杂氟的硅酸盐所形成。
在本公开的一些实施例中，该第一字元线覆盖层的侧壁直接和该第一字元线绝缘层的内表面的上部部分相接触。
在本公开的一些实施例中，该第一字元线覆盖层的侧壁直接和该第一字元线沟渠的内表面的上部部分相接触。
在本公开的一些实施例中，该第一字元线沟渠的底部是平坦的。
由于本公开的半导体装置的设计，应力区域的第二晶格常数将不同于基底的第一晶格常数，因此，半导体器件的载流子迁移率将会提高；相应地，半导体装置的性能将会提升。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为示意图，以剖面图例示本公开于一实施例中的半导体装置。
图2至图6为示意图，以剖面图例示本公开于一些实施例中的半导体装置。
图7为示意图，以流程图例示本公开于一实施例中的半导体装置的制造方法。
图8至图14为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。
图15为示意图，以剖面图例示本公开于另一实施例中半导体装置的另一制造方法的部分流程。
图16至图33为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。
附图标记说明：
101：基底
103：隔离层
105：主动区域
107：第一绝缘膜
109：第二绝缘膜
111：导电插塞
113：开口
115：第三绝缘膜
117：第一遮罩层
119：第二遮罩层
121：覆盖层
123：底部遮罩层
125：底部掺杂区域
201：掺杂区域
203：第一掺杂区域
205：第二掺杂区域
207：第三掺杂区域
209：重掺杂区域
211：第一重掺杂区域
213：第二重掺杂区域
215：第三重掺杂区域
301：第一字元线
303：第二字元线
305：第一字元线沟渠
307：第一字元线绝缘层
309：第一字元线电极
311：第一字元线覆盖层
313：底部覆盖层
315：顶部覆盖层
317：第二字元线沟渠
319：第二字元线绝缘层
321：第二字元线电极
323：第二字元线覆盖层
401：应力区域
403：侧凹空间
501：位元线
503：位元线开口
505：位元线接触插塞
507：位元线底部电极
509：位元线顶部电极
511：位元线遮罩
513：位元线间隙壁
515：底部位元线层
517：顶部位元线层
519：位元线覆盖层
601：电容结构
603：电容开口
605：电容底部电极
607：电容绝缘层
609：电容顶部电极
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制本领域技术人员已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
在本公开中，半导体装置通常是指可以通过利用半导体特性来起作用的装置。如电光装置、发光显示装置、半导体电路和电子装置都将包括在半导体装置的类别中。更具体地，本公开的实施例中的半导体装置为动态随机存取存储器。
在本公开的说明书的描述中，上方对应于Z轴的箭头方向，下方则对应Z轴的箭头的相反方向。
图1为示意图，以剖面图例示本公开于一实施例中的半导体装置。
参照图1，该半导体装置包括一基底101、一隔离层103、一主动区域105、一第一绝缘膜107、一第二绝缘膜109、多个导电插塞111、一掺杂区域201、多个字元线、多个应力区域401、一位元线501以及多个电容结构601。
参照图1，在所示的实施例中，该基底101是由例如硅、锗、硅锗(silicongermanium)、硅碳(silicon carbon)、硅锗碳(silicon germanium carbon)、镓、砷化镓(gallium arsenic)、砷化铟(indium arsenic)、磷化铟(indium phosphorus)和所有其他IV-IV族、III-V族或II-VI族半导体材料等所形成。该基底101是具有一第一晶格常数及晶向<100>。或者，在另一实施例中所示，该基底将包括一有机半导体(organicsemiconductor)或一层状堆叠的半导体(layered semiconductor)，例如硅/硅锗、绝缘层上覆硅(silicon-on-insulator)或绝缘层上覆硅锗(silicon germanium-on-insulator)。当该基底101由绝缘层上覆硅所形成，该基底101将包括一顶部半导体层、一底部半导体层及一掩埋绝缘层，该底部半导体层由硅所形成，该掩埋绝缘层是将该顶部半导体层和该底部半导体层分开。该掩埋绝缘层包括例如结晶氧化物或非晶氧化物、氮化物或其任何组合。
参照图1，该隔离层103是设置于该基底101中(剖面图中仅出示两个)，并限定出该主动区域105于该基底101中。该隔离层103是由一绝缘材料所形成。该绝缘材料例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅或掺杂氟的硅酸盐(fluoride-doped silicate)。在本公开中，氮氧化硅是指一包含硅、氮及氧的物质，其中氧的比例大于氮的比例。氧化氮化硅是指一包含硅、氮及氧的物质，其中氮的比例大于氧的比例。
参照图1，在所示的实施例中，该掺杂区域201是设置于该主动区域105中并位于该基底101的上部部分。该掺杂区域201是以一掺质(dopant)掺杂，该掺杂区域201的掺质浓度(dopant concentration)介于约1E17atoms/cm^3和约1E19 atoms/cm^3之间。该掺质为磷、砷或锑。或者，在另一实施例中所示，该掺质为硼。
参照图1，在所示的实施例中，所述多个字元线是设置于该基底101的该主动区域105中。所述多个字元线包括一第一字元线301和一第二字元线303。该第一字元线301是和该第二字元线303彼此间是分离设置，并将该掺杂区域201划分为一第一掺杂区域203、一第二掺杂区域205和一第三掺杂区域207。该第一掺杂区域203是设置于该第一字元线301和该第二字元线303之间。该第二掺杂区域205是设置于该隔离层103和该第一字元线301之间，该第二掺杂区域205是相对于该第一掺杂区域203，且其间插入该第一字元线301。该第三掺杂区域207是设置于该第二字元线303和该隔离层103之间。该第三掺杂区域207是相对于该第一掺杂区域203，且其间插入该第二字元线303。
参照图1，在所示的实施例中，该第一字元线301包括一第一字元线沟渠305、一第一字元线绝缘层307、一第一字元线电极309和一第一字元线覆盖层311。该第一字元线沟渠305是设置于该基底101中，且设置于该第一掺杂区域203和该第二掺杂区域205之间。该第一字元线沟渠305的底部是平坦的。该第一字元线沟渠305的底部略低于该掺杂区域201的底部，换言之，该第一字元线沟渠305的底部略低于该第一掺杂区域203的底部或该第二掺杂区域205的底部。更具体地，该第一字元线沟渠305的底部低于该掺杂区域201的底部约0.1纳米至约50纳米。
参照图1，在所示的实施例中，该第一字元线绝缘层307是覆盖该第一字元线沟渠305的内表面，该第一字元线绝缘层307是由一绝缘材料所形成，且该绝缘材料的介电常数约当4.0或大于4.0(若未另外说明，本公开的说明书中所提及的介电常数皆是相对于真空而言)。该绝缘材料为氧化铪(hafnium oxide)、氧化锆(zirconium oxide)、氧化铝(aluminum oxide)、氧化钛(titanium oxide)、氧化镧(lanthanum oxide)、钛酸锶(strontium titanate)、铝酸镧(lanthanum aluminate)、氧化钇(yttrium oxide)、三氧化镓(III)(gallium(III)trioxide)、氧化镓钆(gadolinium gallium oxide)、钛酸锆铅(lead zirconium titanate)、钛酸锶钡(barium strontium titanate)或其混合物。该第一字元线绝缘层307的厚度是约0.5纳米和约10纳米之间。或者，在另一实施例中所示，该绝缘材料为氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其类似物。
参照图1，在所示的实施例中，该第一字元线电极309是设置于该第一字元线绝缘层307之上并位于该第一字元线沟渠305中。该第一字元线电极309是由一导电材料所形成，该导电材料为多晶硅(polysilicon)、硅锗(silicon germanium)、金属、金属合金、金属硅化物(metal silicide)、金属氮化物(metal nitride)、金属碳化物(metal carbide)或包括前述材料的组合的多层结构(multilayers)。当该第一字元线电极309为多层结构时，层与层之间是设置扩散障壁层(diffusion barrier layer)(图中未示出)，扩散障壁层为氮化钛或氮化钽。金属为铝、铜、钨或钴。金属硅化物为镍硅化物(nickel silicide)、铂硅化物(platinum silicide)、钛硅化物(titanium silicide)、钼硅化物(molybdenumsilicide)、钴硅化物(cobalt silicide)、钽硅化物(tantalum silicide)、钨硅化物(tungsten silicide)或其类似物。该第一字元线电极309的厚度是约50纳米至约500纳米。
参照图1，在所示的实施例中，该第一字元线覆盖层311是设置于该第一字元线电极309之上并位于该第一字元线沟渠305中。该第一字元线覆盖层311的顶面是和该基底101的顶面等高。该第一字元线覆盖层311的侧壁直接和该第一字元线绝缘层307的内表面的上部部分相接触。该第一字元线覆盖层311是由一包括绝缘材料的单层结构所形成，且该绝缘材料的介电常数约当4.0或大于4.0，该绝缘材料为氧化铪、氧化锆、氧化铝、氧化钛、氧化镧、钛酸锶、铝酸镧、氧化钇、三氧化镓(III)、氧化镓钆、钛酸锆铅、钛酸锶钡或其混合物。或者，在另一实施例中所示，该绝缘材料为氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其类似物。
参照图1，在所示的实施例中，该第二字元线303包括一第二字元线沟渠317、一第二字元线绝缘层319、一第二字元线电极321和一第二字元线覆盖层323。该第二字元线沟渠317是设置于该基底101中，且位于该第一掺杂区域203和该第三掺杂区域207之间。该第二字元线沟渠317的底部是平坦的。该第二字元线沟渠317的底部是略低于该掺杂区域201的底部，换言之，该第二字元线沟渠317的底部是略低于该第一掺杂区域203的底部或该第三掺杂区域207的底部。更具体地，该第二字元线沟渠317的底部略低于该掺杂区域201的底部约0.1纳米至约50纳米。
参照图1，在所示的实施例中，该第二字元线绝缘层319是覆盖该第二字元线沟渠317的内表面，该第二字元线绝缘层319是由一绝缘材料所形成，且该绝缘材料的介电常数约当4.0或大于4.0，该绝缘材料为氧化铪、氧化锆、氧化铝、氧化钛、氧化镧、钛酸锶、铝酸镧、氧化钇、三氧化镓(III)、氧化镓钆、钛酸锆铅、钛酸锶钡或其混合物。该第二字元线绝缘层319的厚度是约0.5纳米和约10纳米之间。或者，在另一实施例中所示，该绝缘材料为氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其类似物。该第二字元线绝缘层319可和该第一字元线绝缘层307由相同材料所形成，但并不以此为限。
参照图1，在所示的实施例中，该第二字元线电极321是设置于该第二字元线绝缘层319之上并位于该第二字元线沟渠317中。该第二字元线电极321是由一导电材料所形成，该导电材料为多晶硅、硅锗、金属、金属合金、金属硅化物、金属氮化物、金属碳化物或包括前述材料的组合的多层结构。当该第二字元线电极321为多层结构时，层与层之间可设置扩散障壁层(图中未示出)，扩散障壁层为氮化钛或氮化钽。金属为铝、铜、钨或钴。金属硅化物为镍硅化物、铂硅化物、钛硅化物、钼硅化物、钴硅化物、钽硅化物、钨硅化物或其类似物。该第二字元线电极321的厚度是约50纳米至约500纳米。该第二字元线电极321和该第一字元线电极309是由相同材料所形成，但并不以此为限。
参照图1，在所示的实施例中，该第二字元线覆盖层323是设置于该第二字元线电极321之上并位于该第二字元线沟渠317中。该第二字元线覆盖层323的顶面是和该基底101的顶面等高。该第二字元线覆盖层323的侧壁直接和该第二字元线绝缘层319的内表面的上部部分相接触。该第二字元线覆盖层323是由一包括绝缘材料的单层结构所形成，且该绝缘材料的介电常数约当4.0或大于4.0，该绝缘材料为氧化铪、氧化锆、氧化铝、氧化钛、氧化镧、钛酸锶、铝酸镧、氧化钇、三氧化镓(III)、氧化镓钆、钛酸锆铅、钛酸锶钡或其混合物。或者，在另一实施例中所示，该绝缘材料为氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其类似物。该第二字元线覆盖层323和该第一字元线覆盖层311是由相同材料所形成，但并不以此为限。
参照图1，在所示的实施例中，所述多个应力区域401是分别相应地贴设于所述多个字元线的侧壁的下部部分，更具体地，所述多个应力区域401是分别相应地贴设于该第一字元线绝缘层307的侧壁的下部部分和该第二字元线绝缘层319的侧壁的下部部分。所述多个应力区域401的底部是略低于该第一字元线沟渠305的底部或该第二字元线沟渠317的底部。更具体地，所述多个应力区域401的底部是低于该第一字元线沟渠305的底部或该第二字元线沟渠317的底部约0.5纳米至约500纳米。所述多个应力区域401是具有一第二晶格常数，且该第二晶格常数和该基底101的第一晶格常数不同。
所述多个应力区域401是由硅锗或碳化硅所形成。此外，在一些实施例中，所述多个应力区域401将以掺质掺杂，各应力区域401的掺质浓度是由外边缘向第一字元线绝缘层307(或第二字元线绝缘层319)的方向逐渐提高。或者，在另一实施例中所示，各应力区域401的掺质浓度是由外边缘向第一字元线绝缘层307(或第二字元线绝缘层319)的方向逐渐降低。经掺杂的所述多个应力区域401将会有较低的片电阻(sheet resistance)。
参照图1，在所示的实施例中，该位元线501是设置于该基底101中。该位元线501是和该掺杂区域201电连接，更具体地，该位元线501是和该第一掺杂区域203电连接。该位元线501包括一位元线开口503、一位元线接触插塞505、一位元线底部电极507、一位元线顶部电极509、一位元线遮罩511和多个位元线间隙壁513。
参照图1，在所示的实施例中，该位元线开口503是设置于该基底101的上部部分，更具体地，该位元线开口503是设置于该第一掺杂区域203的上部部分。该位元线接触插塞505是设置于该位元线开口503中，该位元线接触插塞505的侧壁是和该位元线开口503的侧壁彼此间隔开。该位元线接触插塞505是由经掺杂多晶硅(doped polysilicon)、金属、金属氮化物或金属硅化物所形成，金属为铝、铜、钨、钴或其合金。金属硅化物为镍硅化物、铂硅化物、钛硅化物、钼硅化物、钴硅化物、钽硅化物、钨硅化物或其类似物。该位元线接触插塞505的顶面是和该基底101的顶面等高。该位元线接触插塞505是和该掺杂区域201电连接，更具体地，该位元线接触插塞505是和该第一掺杂区域203电连接。
参照图1，在所示的实施例中，该位元线底部电极507是设置于该位元线接触插塞505之上。该位元线底部电极507是由如经掺杂多晶硅的导电材料所形成。该位元线底部电极507是和该位元线接触插塞505电连接。该位元线顶部电极509是设置于该位元线底部电极507之上。该位元线顶部电极509是由如钨、铝、铜、镍或钴等导电材料所形成。该位元线顶部电极509是和该位元线底部电极507电连接。
参照图1，在所示的实施例中，该位元线遮罩511是设置于该位元线顶部电极509之上。该位元线遮罩511是由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所形成。所述多个位元线间隙壁513是分别覆盖于该位元线遮罩511的侧壁、该位元线顶部电极509的侧壁、该位元线底部电极507的侧壁和该位元线接触插塞505的侧壁。所述多个位元线间隙壁513是填满该位元线开口503。所述多个位元线间隙壁513是由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所形成。
参照图1，在所示的实施例中，该第一绝缘膜107是设置于该基底101之上且覆盖该位元线501。该第一绝缘膜107是由氮化硅、氧化硅、氮氧化硅、可流动氧化物(flowableoxide)、东燃硅氮烷(tonen silazen)、未掺杂硅酸盐玻璃(undoped silica glass)、硼硅酸盐玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)、硼磷硅酸盐玻璃(borophosphosilica glas)、等离子体加强型四乙基正硅酸盐(plasma enhanced tetra-ethyl orthosilicate)、氟硅酸盐玻璃(fluoride silicate glass)、碳掺杂氧化硅(carbon doped silicon oxide)、干凝胶(xerogel)、气凝胶(aerogel)、无定形氟化碳(amorphous fluorinated carbon)、有机硅酸盐玻璃(organo silicate glass)、聚对二甲苯(parylene)、双苯并环丁烯(bis-benzocyclobutenes)、聚酰亚胺(polyimide)、孔洞聚合材料(porous polymeric material)或其组合所形成，但并不以此为限。
参照图1，在所示的实施例中，所述多个导电插塞111是设置于该第一绝缘膜107中，且所述多个导电插塞111彼此间是分离设置，更具体地，所述多个导电插塞111是分别设置于该第二掺杂区域205和该第三掺杂区域207之上。所述多个导电插塞111是分别和该第二掺杂区域205和该第三掺杂区域207电连接。所述多个导电插塞111是由经掺杂多晶硅、钛、氮化钛、钽、氮化钽、钨、铜、铝或铝合金所形成。
参照图1，在所示的实施例中，该第二绝缘膜109是设置于该第一绝缘膜107上。该第二绝缘膜109是由氮化硅、氧化硅、氮氧化硅、可流动氧化物、东燃硅氮烷、未掺杂硅酸盐玻璃、硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、等离子体加强型四乙基正硅酸盐、氟硅酸盐玻璃、碳掺杂氧化硅、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃、聚对二甲苯、双苯并环丁烯、聚酰亚胺、孔洞聚合材料或其组合所形成，但并不以此为限。该第二绝缘膜109的厚度是约1000埃(angstroms)和约100000埃之间。
参照图1，在所示的实施例中，所述多个电容结构601是设置于该第二绝缘膜109中。所述多个电容结构601包括多个电容开口603、多个电容底部电极605、一电容绝缘层607和一电容顶部电极609。所述多个电容开口603是设置于该第二绝缘膜109中，且所述多个电容开口603彼此间是分离设置。
参照图1，在所示的实施例中，所述多个电容底部电极605是分别对应地覆盖所述多个电容开口603的内表面。所述多个电容底部电极605是由经掺杂多晶硅、金属或金属硅化物所形成，金属为铝、铜或钨。金属硅化物为镍硅化物、铂硅化物、钛硅化物、钼硅化物、钴硅化物、钽硅化物、钨硅化物或其类似物。所述多个电容底部电极605是分别对应地和所述多个导电插塞111电连接。
参照图1，在所示的实施例中，该电容绝缘层607是设置于所述多个电容底部电极605上且位于所述多个电容开口603中。该电容绝缘层607为一包括绝缘材料的单层结构所形成，且该绝缘材料的介电常数约当4.0或大于4.0，该绝缘材料为氧化铪、氧化锆、氧化铝、氧化钛、氧化镧、钛酸锶、铝酸镧、氧化钇、三氧化镓(III)、氧化镓钆、钛酸锆铅、钛酸锶钡或其混合物。该电容绝缘层607的厚度是约1埃和约100埃之间。或者，在另一实施例中所示，该电容绝缘层607是由一堆叠层(stacked layer)所形成，该堆叠层是由氧化硅、氮化硅和氧化硅所构成。
参照图1，在所示的实施例中，该电容顶部电极609是设置于该电容绝缘层607上。该电容顶部电极609是填满所述多个电容开口603且覆盖该电容绝缘层607的顶面。该电容顶部电极609是由经掺杂多晶硅或金属所形成，金属为铝、铜或钨。
图2至图6为示意图，以剖面图例示本公开于一些实施例中的半导体装置。
参照图2，在所示的另一实施例中，该第一字元线覆盖层311是由一堆叠层所形成，该堆叠层包括一底部覆盖层313和一顶部覆盖层315。该底部覆盖层313是设置于该第一字元线电极309上，该顶部覆盖层315是设置于该底部覆盖层313上。该底部覆盖层313是由一绝缘材料所形成，且该绝缘材料的介电常数约当4.0或大于4.0，该绝缘材料为氧化铪、氧化锆、氧化铝、氧化钛、氧化镧、钛酸锶、铝酸镧、氧化钇、三氧化镓(III)、氧化镓钆、钛酸锆铅、钛酸锶钡或其混合物。该顶部覆盖层315是由一低介电常数材料(low dielectric-constant material)所形成，该低介电常数材料为氧化硅、氮化硅、氮氧化硅、氧化氮化硅、掺杂氟的硅酸盐或其类似物。该由低介电常数材料所形成的顶部覆盖层315将降低该基底101顶面的电场，借此降低漏电电流(leakage current)。
参照图3，在所示的另一实施例中，该第一字元线绝缘层307仅覆盖在该第一字元线沟渠305的内表面的下部部分。该第一字元线覆盖层311的侧壁是直接和该第一字元线沟渠305的内表面的上部部分相接触。该第一字元线覆盖层311是设置于该第一字元线绝缘层307上。
参照图4，在所示的另一实施例中，该第一字元线绝缘层307仅覆盖在该第一字元线沟渠305的内表面的下部部分。该第一字元线覆盖层311的侧壁是直接和该第一字元线沟渠305的内表面的上部部分相接触。该第一字元线覆盖层311是由一堆叠层所形成，该堆叠层包括一底部覆盖层313和一顶部覆盖层315。该底部覆盖层313是设置于该第一字元线电极309上，该顶部覆盖层315是设置于该底部覆盖层313上。更具体地，该底部覆盖层313直接和该第一字元线沟渠305的内表面的上部部分相接触，该顶部覆盖层315直接和该第一字元线沟渠305的内表面的上部部分相接触。该底部覆盖层313是由一绝缘材料所形成，且该绝缘材料的介电常数约当4.0或大于4.0，该绝缘材料为氧化铪、氧化锆、氧化铝、氧化钛、氧化镧、钛酸锶、铝酸镧、氧化钇、三氧化镓(III)、氧化镓钆、钛酸锆铅、钛酸锶钡或其混合物。该顶部覆盖层315是由一低介电常数材料所形成，该低介电常数材料为氧化硅、氮化硅、氮氧化硅、氧化氮化硅、掺杂氟的硅酸盐或其类似物。该由低介电常数材料所形成的顶部覆盖层315将降低该基底101顶面的电场，借此降低漏电电流。
参照图5，在所示的另一实施例中，该半导体装置还包括一重掺杂区域209，该重掺杂区域209是设置于该基底101的上部部分，更具体地，该重掺杂区域209是设置于该掺杂区域201的上部部分。该重掺杂区域209相对于该掺杂区域201具有较高的掺质浓度。该重掺杂区域209包括一第一重掺杂区域211、一第二重掺杂区域213和一第三重掺杂区域215。该第一重掺杂区域211是设置于该第一字元线301和该第二字元线303之间。该位元线接触插塞505是和该第一重掺杂区域211电连接。该第二重掺杂区域213是设置于该隔离层103和该第一字元线301之间。该第二重掺杂区域213是相对于该第一重掺杂区域211，且其间插入该第一字元线301。该第三重掺杂区域215是设置于该第二字元线303和该隔离层103之间。该第三重掺杂区域215是相对于该第一重掺杂区域211，且其间插入该第二字元线303。该第一重掺杂区域211、该第二重掺杂区域213和该第三重掺杂区域215是作为欧姆接触(ohmiccontacts)。
参照图6，在所示的另一实施例中，该半导体装置还包括一第三绝缘膜115，该第三绝缘膜115是设置于该第一绝缘膜107和该第二绝缘膜109之间。该第三绝缘膜115是由氮化硅、氧化硅、氮氧化硅、可流动氧化物、东燃硅氮烷、未掺杂硅酸盐玻璃、硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、等离子体加强型四乙基正硅酸盐、氟硅酸盐玻璃、碳掺杂氧化硅、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃、聚对二甲苯、双苯并环丁烯、聚酰亚胺、孔洞聚合材料或其组合所形成，但并不以此为限。所述多个导电插塞111是分别对应地穿设于该第一绝缘膜107和该第三绝缘膜115。该位元线接触插塞505是设置于该第一绝缘膜107并和该第一掺杂区域203电连接。该位元线501是设置于该位元线接触插塞505上并位于该第三绝缘膜115中。
图7为示意图，以流程图例示本公开于一实施例中的半导体装置的制造方法10。图8至图14为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。图15为示意图，以剖面图例示本公开于另一实施例中半导体装置的另一制造方法的部分流程。图16至图33为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。
参照图7和图8，于步骤S11，在所示的实施例中，提供一基底101。该基底101是由例如硅、锗、硅锗、硅碳、硅锗碳、镓、砷化镓、砷化铟、磷化铟和所有其他IV-IV族、III-V族或II-VI族半导体材料等所形成。该基底101是具有一第一晶格常数及晶向<100>。或者，在另一实施例中所示，该基底将包括一有机半导体或一层状堆叠的半导体，例如硅/硅锗、绝缘层上覆硅或绝缘层上覆硅锗。当该基底101由绝缘层上覆硅所形成，该基底101将包括一顶部半导体层、一底部半导体层及一掩埋绝缘层，该底部半导体层由硅所形成，该掩埋绝缘层是将该顶部半导体层和该底部半导体层分开。该掩埋绝缘层包括例如结晶氧化物或非晶氧化物、氮化物或其任何组合。
参照图7和图9，于步骤S13，在所示的实施例中，形成一隔离层103于该基底101中。该隔离层103限定一主动区域105于该基底101中。该隔离层103是由一绝缘材料所形成。该绝缘材料例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅或掺杂氟的硅酸盐。执行一光刻工艺于该基底101上定义将形成该主动区域105的位置。于该光刻工艺后，执行一蚀刻工艺以形成一沟渠于该基底101中。于该蚀刻工艺后，一绝缘材料是经由一沉积工艺将该沟渠填满。于该沉积工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面，且同时形成该隔离层103和该主动区域105。尽管所示的实施例中仅示出一个主动区域105，但该半导体装置可以具有任意数量的主动区域105。
参照图7和图10，于步骤S15，在所示的实施例中，形成一掺杂区域201于该主动区域105中，且其是位于该基底101的上部部分。该掺杂区域201是以一掺质掺杂，该掺杂区域201的掺质浓度介于约1E17 atoms/cm^3和约1E19 atoms/cm^3之间。该掺质为磷、砷或锑。或者，在另一实施例中所示，该掺质为硼。
参照图7、图9和图12，于步骤S17，在所示的实施例中，形成多个沟渠于该基底101中。参照图11，经由一沉积工艺形成一第一遮罩层117于该基底101之上，该沉积工艺为化学气象沉积。该第一遮罩层117是由氧化硅所形成。经由另一沉积工艺，形成一第二遮罩层119于该基底101之上该另一沉积工艺为化学气象沉积。该第二遮罩层119是由氮化硅所形成。
参照图12，所述多个沟渠是形成于该基底101中。所述多个沟渠为一第一字元线沟渠305和一第二字元线沟渠317。该第一字元线沟渠305和该第二字元线沟渠317将该掺杂区域201划分为一第一掺杂区域203、一第二掺杂区域205和一第三掺杂区域207。该第一掺杂区域203是设置于该第一字元线沟渠305和该第二字元线沟渠317之间。该第二掺杂区域205是设置于该隔离层103和该第一字元线沟渠305之间，该第二掺杂区域205是相对于该第一掺杂区域203，且其间插入该第一字元线沟渠305。该第三掺杂区域207是设置于该第二字元线沟渠317和该隔离层103之间。该第三掺杂区域207是相对于该第一掺杂区域203，且其间插入该第二字元线沟渠317。
参照图12，该第一字元线沟渠305和该第二字元线沟渠317的底部是平坦的。该第一字元线沟渠305和该第二字元线沟渠317的底部略低于该掺杂区域201的底部。更具体地，该第一字元线沟渠305和该第二字元线沟渠317的底部略低于该掺杂区域201的底部约0.1纳米至约50纳米。执行一光刻工艺于该基底101上定义将形成该第一字元线沟渠305和该第二字元线沟渠317的位置。于该光刻工艺后，执行一蚀刻工艺以形成该第一字元线沟渠305和该第二字元线沟渠317于该基底101中。
参照图7和图13，于步骤S19，在所示的实施例中，形成一覆盖层121(coveragelayer)覆盖该第一字元线沟渠305和该第二字元线沟渠317的上部部分。该覆盖层121亦覆盖该第二遮罩层119的顶面。该覆盖层121是经由一沉积工艺所形成，该沉积工艺为原子层沉积，且于过程中精确控制原子层沉积的第一前驱物的量(quantity)。该覆盖层121是由氧化铝、氧化铪、氧化锆、氧化钛、氮化钛、氮化钨、氮化硅或氧化硅所形成。
在所示的实施例中，该覆盖层121是由氧化铝所形成时，原子层沉积的第一前驱物为三甲基铝(trimethylaluminum)，而原子层沉积的第二前驱物为水或臭氧。或者，在所示的另一实施例中，当覆盖层121是由氧化铪所形成时，原子层沉积的第一前驱物为四氯化铪(hafnium tetrachloride)、三级丁氧化铪(hafnium tert-butoxide)、二甲基酰胺铪(hafnium dimethylamide)、甲基乙基酰胺铪(hafnium ethylmethylamide)、二乙基酰胺铪(hafnium diethylamide)或甲氧基-三级丁氧化铪(hafnium methoxy-t-butoxide)，而原子层沉积的第二前驱物为水或臭氧。或者，在所示的另一实施例中，该覆盖层121是由氧化锆所形成时，原子层沉积的第一前驱物为四氯化锆(zirconium tetrachloride)，而原子层沉积的第二前驱物为水或臭氧。或者，在所示的另一实施例中，该覆盖层121是由氧化钛所形成时，原子层沉积的第一前驱物为四氯化钛(titanium tetrachloride)、钛酸四乙酯(tetraethyl titanate)、或异丙醇钛(titanium isopropoxide)，而原子层沉积的第二前驱物为水或臭氧。或者，在所示的另一实施例中，该覆盖层121是由氮化钛所形成时，原子层沉积的第一前驱物为四氯化钛(titanium tetrachloride)和氨水(ammonia)。或者，在所示的另一实施例中，该覆盖层121是由氮化钨所形成时，原子层沉积的第一前驱物为六氟化钨(tungsten hexafluoride)和氨水。或者，在所示的另一实施例中，该覆盖层121是由氮化硅所形成时，原子层沉积的第一前驱物为硅烯、氯、氨水和四氢化二氮。或者，在所示的另一实施例中，该覆盖层121是由所氧化硅形成时，原子层沉积的第一前驱物为硅四异氰酸酯(silicon tetraisocyanate)或CH3OSi(NCO)3，而原子层沉积的第二前驱物为氢或臭氧。
参照图7和图14，于步骤S21，在所示的实施例中，分别对应地形成多个底部遮罩层123于该第一字元线沟渠305和该第二字元线沟渠317的底部。所述多个底部遮罩层123是由氧化硅或其类似物所形成。所述多个底部遮罩层123是由一沉积工艺及一连串蚀刻工艺所形成。
参照图15，在所示的另一实施例中，经由一植入工艺，一底部掺杂区域125分别对应地形成于该第一字元线沟渠305和该第二字元线沟渠317的底部下方。该底部掺杂区域125相较于该掺杂区域201和该基底101，具有较低的蚀刻速率。
参照图7、图16和图17，于步骤S23，在所示的实施例中，分别对应地形成多个应力区域401贴设于该第一字元线沟渠305和该第二字元线沟渠317的侧壁的下部部分。参照图16，分别对应向外延伸地形成多个侧凹空间403于该第一字元线沟渠305和该第二字元线沟渠317的内表面的下部部分。所述多个侧凹空间403的底部是略低于该第一字元线沟渠305的底部或该第二字元线沟渠317的底部。更具体地，所述多个侧凹空间403的底部是低于该第一字元线沟渠305的底部或该第二字元线沟渠317的底部约0.5纳米至约500纳米。所述多个侧凹空间403是经由一蚀刻工艺所形成，该蚀刻工艺为湿式蚀刻。该底部遮罩层123是作为保护层以避免位于底部遮罩层123之下的区域于蚀刻工艺过程中被蚀刻，换言之，位于底部遮罩层123之下的区域经蚀刻工艺后仍将保持完整。此外，于蚀刻工艺过程中，该覆盖层121亦作为该掺杂区域201的上部部分的保护层。
参照图17，经由一沉积工艺，形成所述多个应力区域401于所述多个侧凹空间403中，该沉积工艺为选择性外延成长。所述多个应力区域401是具有一第二晶格常数，且该第二晶格常数和该基底101的第一晶格常数不同。所述多个应力区域401是由硅锗或碳化硅所形成。此外，在一些实施例中，所述多个应力区域401将以掺质掺杂，各应力区域401的掺质浓度是由外边缘向第一字元线绝缘层307(或第二字元线绝缘层319)的方向逐渐提高。或者，在另一实施例中所示，各应力区域401的掺质浓度是由外边缘向第一字元线绝缘层307(或第二字元线绝缘层319)的方向逐渐降低。经掺杂的所述多个应力区域401将会有较低的片电阻。
参照图7、图18和图19，于步骤S25，在所示的实施例中，通过一系列的蚀刻工艺移除该覆盖层121、该第二遮罩层119、该第一遮罩层117和所述多个底部遮罩层123，蚀刻工艺为湿式蚀刻或干式蚀刻。
参照图7和图20至图22，于步骤S27，在所示的实施例中，所述多个字元线是形成于该基底101的该主动区域105中。参照图20，一第一字元线绝缘层307和一第二字元线绝缘层319分别对应地形成于该第一字元线沟渠305和该第二字元线沟渠317的内表面。所述多个应力区域401是分别相应地贴设于该第一字元线绝缘层307的侧壁的下部部分和该第二字元线绝缘层319的侧壁的下部部分。该第一字元线绝缘层307和该第二字元线绝缘层319是由一绝缘材料所形成，且该绝缘材料的介电常数约当4.0或大于4.0，该绝缘材料为氧化铪、氧化锆、氧化铝、氧化钛、氧化镧、钛酸锶、铝酸镧、氧化钇、三氧化镓(III)、氧化镓钆、钛酸锆铅、钛酸锶钡或其混合物。该第一字元线绝缘层307和该第二字元线绝缘层319的厚度是约0.5纳米和约10纳米之间。或者，在另一实施例中所示，该绝缘材料为氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其类似物。该第二字元线绝缘层319可和该第一字元线绝缘层307由相同材料所形成，但并不以此为限。
参照图21，一第一字元线电极309形成于该第一字元线绝缘层307之上且位于该第一字元线沟渠305中；一第二字元线电极321形成于该第二字元线绝缘层319之上且位于该第二字元线沟渠317中。该第一字元线电极309和该第二字元线电极321是由一导电材料所形成，该导电材料为掺杂多晶硅、硅锗、金属、金属合金、金属硅化物、金属氮化物、金属碳化物或包括前述材料的组合的多层结构。金属为铝、铜、钨或钴。金属硅化物为镍硅化物、铂硅化物、钛硅化物、钼硅化物、钴硅化物、钽硅化物、钨硅化物或其类似物。该第一字元线电极309和该第二字元线电极321的厚度是约50纳米和约500纳米之间。该第二字元线电极321和该第一字元线电极309是由相同材料所形成，但并不以此为限。
参照图22，一第一字元线覆盖层311形成于该第一字元线电极309之上且位于该第一字元线沟渠305中；一第二字元线覆盖层323形成于该第二字元线电极321之上且位于该第二字元线沟渠317中。该第一字元线覆盖层311的顶面和该第二字元线覆盖层323的顶面是和该基底101的顶面等高。该第一字元线覆盖层311的侧壁是和该第一字元线绝缘层307的内表面的上部部分直接接触；该第二字元线覆盖层323的侧壁是和该第二字元线绝缘层319的内表面的上部部分直接接触。该第一字元线覆盖层311和该第二字元线覆盖层323是由一包括绝缘材料的单层结构所形成，且该绝缘材料的介电常数约当4.0或大于4.0，该绝缘材料为氧化铪、氧化锆、氧化铝、氧化钛、氧化镧、钛酸锶、铝酸镧、氧化钇、三氧化镓(III)、氧化镓钆、钛酸锆铅、钛酸锶钡或其混合物。或者，在另一实施例中所示，该绝缘材料为氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其类似物。该第二字元线覆盖层323和该第一字元线覆盖层311是由相同材料所形成，但并不以此为限。
参照图22，该第一字元线沟渠305、该第一字元线绝缘层307、该第一字元线电极309和该第一字元线覆盖层311共同构成一第一字元线301。该第二字元线沟渠317、该第二字元线绝缘层319、该第二字元线电极321和该第二字元线覆盖层323共同构成一第二字元线303。
参照图7和图23至图28，于步骤S29，在所示的实施例中，形成一位元线501于该基底101中。参照图23，在所示的实施例中，该位元线开口503是形成于该基底101的上部部分，执行一光刻工艺于该基底101上定义将形成该位元线开口503的位置。于该光刻工艺后，执行一蚀刻工艺以形成该位元线开口503于该基底101的上部部分。更具体地，该位元线开口503是形成于该第一掺杂区域203的上部部分。
参照图24，该位元线接触插塞505是形成于该位元线开口503中。在所示的实施例中，通过一金属化工艺将一导电材料填入该位元线开口503，该导电材料为经掺杂多晶硅、金属、金属氮化物或金属硅化物。于该金属化工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面，且同时形成该位元线接触插塞505。该位元线接触插塞505是和该第一掺杂区域203电连接，金属为铝、铜、钨、钴或其合金。金属硅化物为镍硅化物、铂硅化物、钛硅化物、钼硅化物、钴硅化物、钽硅化物、钨硅化物或其类似物。该位元线接触插塞505的顶面是和该基底101的顶面等高。
参照图25，通过一系列的沉积工艺以按序地沉积一底部位元线层515、一顶部位元线层517和一位元线覆盖层519于该基底101上。该底部位元线层515是用以覆盖该位元线接触插塞505。该顶部位元线层517形成于该底部位元线层515之上。该位元线覆盖层519形成于该顶部位元线层517之上。该底部位元线层515是由经掺杂多晶硅所形成。该顶部位元线层517是由如钨、铝、铜、镍或钴等的导电材料所形成。该位元线覆盖层519是由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所形成。
参照图26，执行一光刻工艺于该位元线覆盖层519定义将形成该位元线501的位置。于该光刻工艺后，执行一蚀刻工艺以将该位元线覆盖层图形化为一位元线遮罩511。该位元线遮罩511将保护位于其之下的该顶部位元线层517和该底部位元线层515。
参照图27，执行一蚀刻工艺，该蚀刻工艺为非等向性干式蚀刻且以该位元线遮罩511为遮罩。在蚀刻工艺过程中，多数的底部位元线层515和多数的顶部位元线层517将被移除，仅位于该位元线遮罩511之下的部分底部位元元线层515和顶部位元线层517能保留，而保留的底部位元线层515和顶部位元线层517将分别对应地形成一位元线底部电极507和一位元线顶部电极509。部分的位元元线接触插塞505将于蚀刻工艺中被移除，换言之，该位元线接触插塞505的宽度于蚀刻工艺后将会减少。因此，该位元线接触插塞505的侧壁是和该位元线开口503的侧壁彼此间将隔开。
参照图28，所述多个位元线间隙壁513是分别形成并覆盖于该位元线遮罩511的侧壁、该位元线顶部电极509的侧壁、该位元线底部电极507的侧壁和该位元线接触插塞505的侧壁。所述多个位元线间隙壁513是填满该位元线开口503。在所示的实施例中，一间隙壁绝缘层将经由一沉积工艺沉积并覆盖该位元线遮罩511、该位元线顶部电极509、该位元线底部电极507和该位元线接触插塞505，且该间隙壁绝缘层将填满该位元线开口503。在该沉积工艺后，执行一蚀刻工艺将直至该位元线遮罩511的顶面曝露出来，与此同时，所述多个位元线间隙壁513将同时形成，该蚀刻工艺为非等向性干式蚀刻。所述多个位元线间隙壁513是由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所形成。
参照图28，该位元线遮罩511、该位元线顶部电极509、该位元线底部电极507、该位元线接触插塞505和所述多个位元线间隙壁513共同构成该位元线501。
参照图7、图29和图30，于步骤S31，在所示的实施例中，形成多个导电插塞111于该基底101之上。参照图29，经由一沉积工艺，一第一绝缘膜107是形成于该基底101之上并包围该位元线501。一平坦化工艺，例如化学机械研磨，可被选择性地执行以将多余的填料移除，并为后续工艺提供平坦的表面。该第一绝缘膜107是由氮化硅、氧化硅、氮氧化硅、可流动氧化物、东燃硅氮烷、未掺杂硅酸盐玻璃、硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、等离子体加强型四乙基正硅酸盐、氟硅酸盐玻璃、碳掺杂氧化硅、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃、聚对二甲苯、双苯并环丁烯、聚酰亚胺、孔洞聚合材料或其组合所形成，但并不以此为限。参照图26，于该平坦化工艺后，执行一光刻工艺于该第一绝缘膜107定义将形成所述多个导电插塞111的位置。于该光刻工艺后，执行一蚀刻工艺以形成多个开口113于该第一绝缘膜107中，该蚀刻工艺为非等向性干式蚀刻。
参照图30，，通过一金属化工艺将一导电材料填入所述多个开口113，该导电材料为经掺杂多晶硅、钛、氮化钛、钽、氮化钽、钨、铜、铝或铝合金。于该金属化工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面，且同时形成所述多个导电插塞111。所述多个导电插塞111是分别和该第二掺杂区域205和该第三掺杂区域207电连接。
参照图1、图7和图31至图33，于步骤S33，在所示的实施例中，形成多个电容结构601于该基底101之上。参照图31，经由一沉积工艺，一第二绝缘膜109是形成于该第一绝缘膜107之上。一平坦化工艺，例如化学机械研磨，可被选择性地执行以将多余的填料移除，并为后续工艺提供平坦的表面。该第二绝缘膜109是由氮化硅、氧化硅、氮氧化硅、可流动氧化物、东燃硅氮烷、未掺杂硅酸盐玻璃、硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、等离子体加强型四乙基正硅酸盐、氟硅酸盐玻璃、碳掺杂氧化硅、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃、聚对二甲苯、双苯并环丁烯、聚酰亚胺、孔洞聚合材料或其组合所形成，但并不以此为限。于该平坦化工艺后，执行一光刻工艺于该第二绝缘膜109定义将形成所述多个电容结构601的位置。于该光刻工艺后，执行一蚀刻工艺以形成多个电容开口603于该第二绝缘膜109中，该蚀刻工艺为非等向性干式蚀刻。所述多个电容开口603是分别对应地位于所述多个导电插塞111的上方。
参照图32，所述多个电容底部电极605是分别对应地形成并覆盖所述多个电容开口603的内表面。所述多个电容底部电极605是由经掺杂多晶硅、金属或金属硅化物所形成，金属为铝、铜或钨。金属硅化物为镍硅化物、铂硅化物、钛硅化物、钼硅化物、钴硅化物、钽硅化物、钨硅化物或其类似物。所述多个电容底部电极605是分别对应地和所述多个导电插塞111电连接。
参照图33，该电容绝缘层607是形成于所述多个电容底部电极605上且位于所述多个电容开口603中。该电容绝缘层607为一包括绝缘材料的单层结构所形成，且该绝缘材料的介电常数约当4.0或大于4.0，该绝缘材料为氧化铪、氧化锆、氧化铝、氧化钛、氧化镧、钛酸锶、铝酸镧、氧化钇、三氧化镓(III)、氧化镓钆、钛酸锆铅、钛酸锶钡或其混合物。该电容绝缘层607的厚度是约1埃和约100埃之间。或者，在另一实施例中所示，该电容绝缘层607是由一堆叠层(stacked layer)所形成，该堆叠层是由氧化硅、氮化硅和氧化硅所构成。
参照回图1，该电容顶部电极609是形成于该电容绝缘层607上。该电容顶部电极609是填满所述多个电容开口603且覆盖该电容绝缘层607的顶面。该电容顶部电极609是由经掺杂多晶硅或金属所形成，金属为铝、铜或钨。
由于本公开的半导体装置的设计，所述多个应力区域401的第二晶格常数不同于该基底101的第一晶格常数，因此，半导体器件的载流子迁移率将会提高；相应地，半导体装置的性能将会提升。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种半导体装置，包括：
一基底，具有一第一晶格常数；
一第一字元线设置于该基底中；以及
多个应力区域相邻设置于该第一字元线的侧壁的下部部分；
其中所述多个应力区域具有一第二晶格常数，且该第二晶格常数和该基底的第一晶格常数不同。
2.如权利要求1所述的半导体装置，其中所述多个应力区域的底部低于该第一字元线的底部。
3.如权利要求1所述的半导体装置，其中该第一字元线包括一第一字元线沟渠、一第一字元线绝缘层、一第一字元线电极和一第一字元线覆盖层，该第一字元线沟渠设置于该基底中，该第一字元线绝缘层覆盖该第一字元线沟渠的内表面，该第一字元线电极设置于该第一字元线绝缘层之上并位于该第一字元线沟渠中，该第一字元线覆盖层设置于该第一字元线电极之上并位于该第一字元线沟渠中，所述多个应力区域分别对应地贴设于该第一字元线绝缘层的侧壁的下部部分。
4.如权利要求2所述的半导体装置，其中所述多个应力区域的底部低于该第一字元线的底部约0.5纳米至约500纳米。
5.如权利要求3所述的半导体装置，其中该第一字元线覆盖层由一包括绝缘材料的单层结构所形成，且绝缘材料的介电常数约当4.0或大于4.0。
6.如权利要求3所述的半导体装置，其中该第一字元线覆盖层由一堆叠层所形成，该堆叠层包括一底部覆盖层和一顶部覆盖层，该底部覆盖层设置于该第一字元线电极之上，该顶部覆盖层设置于该底部覆盖层之上，该底部覆盖层由氧化铪、氧化锆、氧化铝、氧化钛、氧化镧、钛酸锶、铝酸镧、氧化钇、三氧化镓(III)、氧化镓钆、钛酸锆铅、钛酸锶钡或其混合物所形成，该顶部覆盖层由氧化硅、氮化硅、氮氧化硅、氧化氮化硅或掺杂氟的硅酸盐所形成。
7.如权利要求3所述的半导体装置，其中该第一字元线覆盖层的侧壁直接和该第一字元线绝缘层的内表面的上部部分相接触。
8.如权利要求3所述的半导体装置，其中该第一字元线覆盖层的侧壁直接和该第一字元线沟渠的内表面的上部部分相接触。
9.如权利要求3所述的半导体装置，其中该第一字元线沟渠的底部是平坦的。
10.如权利要求1所述的半导体装置，还包括一位元线设置于该基底之上。
11.如权利要求1所述的半导体装置，还包括一位元线设置于该基底之上，其中该位元线包括一位元线开口、一位元线接触插塞、一位元线底部电极、一位元线顶部电极、一位元线遮罩和多个位元线间隙壁，该位元线开口设置于该基底中，该位元线接触插塞设置于该位元线开口中，该位元线接触插塞的侧壁和该位元线开口的侧壁彼此间隔开，该位元线底部电极设置于该位元线接触插塞之上，该位元线顶部电极设置于该位元线底部电极之上，该位元线遮罩设置于该位元线顶部电极之上，所述多个位元线间隙壁分别对应地覆盖该位元线遮罩的侧壁、该位元线顶部电极的侧壁、该位元线底部电极的侧壁和该位元线接触插塞的侧壁。
12.一种半导体装置的制造方法，包括：
提供一基底，具有一第一晶格常数；以及
形成一第一字元线于该基底中，并形成多个应力区域相邻于该第一字元线的侧壁的下部部分；
其中所述多个应力区域具有一第二晶格常数，且该第二晶格常数和该基底的第一晶格常数不同。
13.如权利要求12所述的半导体装置的制造方法，其中所述多个应力区域的底部低于该第一字元线的底部。
14.如权利要求12所述的半导体装置的制造方法，其中该第一字元线包括一第一字元线沟渠、一第一字元线绝缘层、一第一字元线电极和一第一字元线覆盖层，该第一字元线沟渠设置于该基底中，该第一字元线绝缘层覆盖该第一字元线沟渠的内表面，该第一字元线电极设置于该第一字元线绝缘层之上并位于该第一字元线沟渠中，该第一字元线覆盖层设置于该第一字元线电极之上并位于该第一字元线沟渠中，所述多个应力区域分别对应地贴设于该第一字元线绝缘层的侧壁的下部部分。
15.如权利要求12所述的半导体装置的制造方法，其中形成该第一字元线于该基底中，并形成所述多个应力区域相邻于该第一字元线的侧壁的下部部分的步骤包括：
形成一第一字元线沟渠于该基底中；
形成一覆盖层覆盖该第一字元线沟渠的内表面的上部部分；
形成一底部遮罩层于该第一字元线沟渠的底部上；
形成多个侧凹空间向外延伸地于该第一字元线沟渠的内表面的下部部分；
形成所述多个应力区域于所述多个侧凹空间中；
移除该覆盖层和该底部遮罩层；
形成一第一字元线绝缘层覆盖该第一字元线沟渠的内表面；
形成一第一字元线电极于该第一字元线绝缘层之上并位于该第一字元线沟渠中；以及
形成一第一字元线覆盖层于该第一字元线电极之上并位于该第一字元线沟渠中，其中该第一字元线沟渠、该第一字元线绝缘层、该第一字元线电极和该第一字元线覆盖层共同构成该第一字元线。
16.如权利要求14所述的半导体装置的制造方法，其中该第一字元线覆盖层由一包括绝缘材料的单层结构所形成，且绝缘材料的介电常数约当4.0或大于4.0。
17.如权利要求14所述的半导体装置的制造方法，其中该第一字元线覆盖层由一堆叠层所形成，该堆叠层包括一底部覆盖层和一顶部覆盖层，该底部覆盖层设置于该第一字元线电极之上，该顶部覆盖层设置于该底部覆盖层之上，该底部覆盖层由氧化铪、氧化锆、氧化铝、氧化钛、氧化镧、钛酸锶、铝酸镧、氧化钇、三氧化镓(III)、氧化镓钆、钛酸锆铅、钛酸锶钡或其混合物所形成，该顶部覆盖层由氧化硅、氮化硅、氮氧化硅、氧化氮化硅或掺杂氟的硅酸盐所形成。
18.如权利要求14所述的半导体装置的制造方法，其中该第一字元线覆盖层的侧壁直接和该第一字元线绝缘层的内表面的上部部分相接触。
19.如权利要求14所述的半导体装置的制造方法，其中该第一字元线覆盖层的侧壁直接和该第一字元线沟渠的内表面的上部部分相接触。
20.如权利要求14所述的半导体装置的制造方法，其中该第一字元线沟渠的底部是平坦的。
CN202010626680.3A 2019-09-05 2020-07-01 半导体装置及其制造方法 Pending CN112447723A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/561,489 2019-09-05
US16/561,489 US11164816B2 (en) 2019-09-05 2019-09-05 Semiconductor device and method for fabricating the same

Publications (1)

Publication Number Publication Date
CN112447723A true CN112447723A (zh) 2021-03-05

Family

ID=74733458

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010626680.3A Pending CN112447723A (zh) 2019-09-05 2020-07-01 半导体装置及其制造方法

Country Status (3)

Country Link
US (2) US11164816B2 (zh)
CN (1) CN112447723A (zh)
TW (1) TWI741579B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220285240A1 (en) * 2020-07-10 2022-09-08 Nanya Technology Corporation Method for fabricating semiconductor device with protection layers

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116798975A (zh) * 2022-03-08 2023-09-22 长鑫存储技术有限公司 半导体结构及其制作方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050059214A1 (en) * 2003-09-16 2005-03-17 International Business Machines Corporation Method and structure of vertical strained silicon devices
US20060001053A1 (en) * 2003-06-06 2006-01-05 Chih-Hsin Wang Method and apparatus transporting charges in semiconductor device and semiconductor memory device
CN1921005A (zh) * 2006-04-24 2007-02-28 清华大学 基于应变SiGe沟道的高速、高抗辐照的铁电存储器
US20080048258A1 (en) * 2006-08-25 2008-02-28 De Fresart Edouard D Trench power device and method
JP2012230993A (ja) * 2011-04-26 2012-11-22 Elpida Memory Inc 半導体基板、半導体装置及びその製造方法
US20130153982A1 (en) * 2011-12-14 2013-06-20 Shian-Jyh Lin Semiconductor device capable of reducing influences of adjacent word lines or adjacent transistors and fabricating method thereof
CN105679825A (zh) * 2014-12-08 2016-06-15 三星电子株式会社 具有应力体的半导体器件
US20160322422A1 (en) * 2014-01-08 2016-11-03 Sony Corporation Semiconductor device, memory circuit, method of manufacturing semiconductor device
US20180158826A1 (en) * 2016-12-02 2018-06-07 Samsung Electronics Co., Ltd. Semiconductor memory devices
US20190214455A1 (en) * 2018-01-11 2019-07-11 Samsung Electronics Co., Ltd. Semiconductor device including capacitor and method of forming the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255168B1 (en) * 1999-09-13 2001-07-03 United Microelectronics Corp. Method for manufacturing bit line and bit line contact
US20050026383A1 (en) * 2000-01-11 2005-02-03 Jeng-Jye Shau Embedded electrically programmable read only memory devices
JP2001244436A (ja) * 2000-03-01 2001-09-07 Hitachi Ltd 半導体集積回路装置およびその製造方法
US7582923B2 (en) * 2004-11-16 2009-09-01 Nec Corporation Magnetic memory and manufacturing method for the same
JP5109341B2 (ja) 2006-11-14 2012-12-26 富士通セミコンダクター株式会社 半導体装置とその製造方法
KR101725446B1 (ko) 2011-08-24 2017-04-12 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9007818B2 (en) * 2012-03-22 2015-04-14 Micron Technology, Inc. Memory cells, semiconductor device structures, systems including such cells, and methods of fabrication
KR101912582B1 (ko) 2012-04-25 2018-12-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR101929478B1 (ko) * 2012-04-30 2018-12-14 삼성전자주식회사 매립 채널 어레이를 갖는 반도체 소자
KR20140112935A (ko) * 2013-03-15 2014-09-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
TWI497649B (zh) * 2013-04-01 2015-08-21 Inotera Memories Inc 埋入式字元線結構及其製造方法
KR102244219B1 (ko) * 2014-09-29 2021-04-27 삼성전자주식회사 메모리 장치 및 그 제조 방법
KR102212393B1 (ko) * 2014-12-17 2021-02-04 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20160139301A (ko) * 2015-05-27 2016-12-07 삼성전자주식회사 스트레서를 가지는 반도체 소자 및 그 제조 방법
US9673214B2 (en) * 2015-10-07 2017-06-06 Kabushiki Kaisha Toshiba Semiconductor device
EP3639299A1 (en) * 2017-06-13 2020-04-22 Atomera Incorporated Semiconductor device with recessed channel array transistor (rcat) including a superlattice and associated methods
US9972626B1 (en) * 2017-06-22 2018-05-15 Winbond Electronics Corp. Dynamic random access memory and method of fabricating the same
US10347538B2 (en) * 2017-06-30 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for direct forming stressor, semiconductor device having stressor, and method for forming the same
KR102637403B1 (ko) 2017-07-26 2024-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US11011637B2 (en) * 2019-08-21 2021-05-18 Nanya Technology Corporation Semiconductor structure having buried gate, buried source and drain contacts, and strained silicon and method of manufacturing the same

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060001053A1 (en) * 2003-06-06 2006-01-05 Chih-Hsin Wang Method and apparatus transporting charges in semiconductor device and semiconductor memory device
US20050059214A1 (en) * 2003-09-16 2005-03-17 International Business Machines Corporation Method and structure of vertical strained silicon devices
CN1921005A (zh) * 2006-04-24 2007-02-28 清华大学 基于应变SiGe沟道的高速、高抗辐照的铁电存储器
US20080048258A1 (en) * 2006-08-25 2008-02-28 De Fresart Edouard D Trench power device and method
JP2012230993A (ja) * 2011-04-26 2012-11-22 Elpida Memory Inc 半導体基板、半導体装置及びその製造方法
US20130153982A1 (en) * 2011-12-14 2013-06-20 Shian-Jyh Lin Semiconductor device capable of reducing influences of adjacent word lines or adjacent transistors and fabricating method thereof
US20160322422A1 (en) * 2014-01-08 2016-11-03 Sony Corporation Semiconductor device, memory circuit, method of manufacturing semiconductor device
CN105679825A (zh) * 2014-12-08 2016-06-15 三星电子株式会社 具有应力体的半导体器件
US20180158826A1 (en) * 2016-12-02 2018-06-07 Samsung Electronics Co., Ltd. Semiconductor memory devices
US20190214455A1 (en) * 2018-01-11 2019-07-11 Samsung Electronics Co., Ltd. Semiconductor device including capacitor and method of forming the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220285240A1 (en) * 2020-07-10 2022-09-08 Nanya Technology Corporation Method for fabricating semiconductor device with protection layers
US11462453B2 (en) * 2020-07-10 2022-10-04 Nanya Technology Corporation Semiconductor device with protection layers and method for fabricating the same
US11705380B2 (en) * 2020-07-10 2023-07-18 Nanya Technology Corporation Method for fabricating semiconductor device with protection layers

Also Published As

Publication number Publication date
US20210375763A1 (en) 2021-12-02
TWI741579B (zh) 2021-10-01
US11164816B2 (en) 2021-11-02
TW202111920A (zh) 2021-03-16
US20210074639A1 (en) 2021-03-11
US11699661B2 (en) 2023-07-11

Similar Documents

Publication Publication Date Title
CN112582415B (zh) 半导体元件及其制备方法
KR102661930B1 (ko) 집적회로 소자
CN112447673B (zh) 半导体元件及其制备方法
KR20180069674A (ko) 원호형 바닥 표면을 갖는 병합된 에피텍셜 특징부를 갖춘 반도체 디바이스 및 이러한 반도체 디바이스의 제조 방법
CN112635464B (zh) 半导体装置及其制造方法
CN114078970B (zh) 半导体元件及其制备方法
US11699661B2 (en) Method for fabricating semiconductor device
CN112786597B (zh) 半导体元件及其制备方法
CN112582397B (zh) 半导体装置及其制造方法
CN113555321A (zh) 半导体结构的形成方法
TW202211388A (zh) 具有氣隙的垂直記憶體結構的製備方法
CN112447721B (zh) 半导体装置及其制造方法
CN112563245B (zh) 半导体装置及其制造方法
CN113410290A (zh) 半导体元件及其制备方法
CN113224006A (zh) 金属栅极调制器及其原位形成方法
CN112447725B (zh) 半导体装置及其制造方法
CN217691181U (zh) 半导体装置
US20230317785A1 (en) Source/Drain Regions of Semiconductor Device and Methods of Forming the Same
US20230317469A1 (en) Semiconductor Device and Methods of Forming the Same
US20220406598A1 (en) Gate structures in transistor devices and methods of forming same
US20220262673A1 (en) Semiconductor device
CN117936460A (zh) 半导体器件及其制造方法
KR20230009808A (ko) 반도체 디바이스의 게이트 구조체 및 그 형성 방법
CN114068672A (zh) 半导体元件及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination