CN114078970B - 半导体元件及其制备方法 - Google Patents

半导体元件及其制备方法 Download PDF

Info

Publication number
CN114078970B
CN114078970B CN202110685554.XA CN202110685554A CN114078970B CN 114078970 B CN114078970 B CN 114078970B CN 202110685554 A CN202110685554 A CN 202110685554A CN 114078970 B CN114078970 B CN 114078970B
Authority
CN
China
Prior art keywords
buried
layer
conductive layer
substrate
cap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110685554.XA
Other languages
English (en)
Other versions
CN114078970A (zh
Inventor
黄则尧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN114078970A publication Critical patent/CN114078970A/zh
Application granted granted Critical
Publication of CN114078970B publication Critical patent/CN114078970B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53276—Conductive materials containing carbon, e.g. fullerenes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Carbon And Carbon Compounds (AREA)

Abstract

本公开提供一种半导体元件及其制备方法。该半导体元件具有一第一基底、一埋入介电层、一埋入导电层、一埋入罩盖层以及多个埋入覆盖层；该埋入介电层朝内位在该第一基底中；该埋入导电层具有一下部以及一上部，该下部位在该埋入介电层上，该上部位在该下部上；该埋入罩盖层位在该上部上；所述埋入覆盖层位在该埋入罩盖层与该埋入介电层之间，以及位在该埋入导电层的该上部与该埋入介电层之间。该埋入导电层包含石墨烯。

Description

半导体元件及其制备方法
技术领域
本申请案主张2020年8月11日申请的美国正式申请案第16/990,808号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开是关于一种半导体元件及该半导体元件的制备方法。特别是有关于一种具有一石墨烯系元素的半导体元件及具有该石墨烯系元素的该半导体元件的制备方法。
背景技术
半导体元件是使用在不同的电子应用，例如个人电脑、手机、数码相机，或其他电子设备。半导体元件的尺寸是逐渐地变小，以符合计算能力所逐渐增加的需求。然而，在尺寸变小的制程期间，是增加不同的问题，且如此的问题在数量与复杂度上持续增加。因此，仍然持续着在达到改善品质、良率、效能与可靠度以及降低复杂度方面的挑战。
上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开的一实施例提供一种半导体元件，具有一第一基底；一埋入介电层，朝内位在该第一基底中；一埋入导电层，包括一下部以及一上部，该下部位在该埋入介电层上，该上部位在该下部上；一埋入罩盖层，位在该上部上；以及多个埋入覆盖层，位在该埋入罩盖层与该埋入介电层之间，以及位在该埋入导电层的该上部与该埋入介电层之间。该埋入导电层是包含石墨烯。
在一些实施例中，该半导体元件还包括多个第一源极/漏极区，是贴合在埋入介电层的两侧上，且位在该第一基底中，其中所述埋入覆盖层的最低点位在一垂直位面，是较低于所述第一源极/漏极区的下表面的一垂直位面。
在一些实施例中，该半导体元件还包括一埋入阻障层，位在所述埋入覆盖层与该埋入介电层之间，以及位在该埋入导电层的该下部与该埋入介电层之间。
在一些实施例中，该埋入阻障层是由下列材料所制：钛、氮化钛、氮化硅钛(titanium silicon nitride)、钽、氮化钽、氮化硅钽(tantalum silicon nitride)或其组合。
在一些实施例中，该埋入阻障层的一厚度是介于大约到大约/>之间。
在一些实施例中，所述埋入覆盖层的厚度是朝该第一基底的一下表面而逐渐缩减。
在一些实施例中，所述埋入覆盖层是由下列材料所制：氧化铝、氧化铪(hafniumoxide)、氧化锆(zirconium oxide)、氧化钛、氮化钛、氮化钨、氮化硅或氧化硅。
在一些实施例中，该埋入导电层的一上表面在一垂直位面处，是较高于所述第一源极/漏极区的下表面的该垂直位面。
在一些实施例中，该埋入罩盖层包括一下层以及一上层，该下层位在该埋入导电层的该上部上，该上层位在该下层上，且该上层的一上表面是大致与该第一基底的一上表面为共面。
在一些实施例中，该埋入罩盖层的该下层是由一隔离材料所制，该隔离材料具有大约4.0或更大的一介电常数，而该埋入罩盖层的该上层是由氧化硅或掺氟硅酸盐(fluoride-doped silicate)所制。
本公开的一实施例提供一种半导体元件的制备方法，包括：提供一第一基底；形成一第一沟槽在该第一基底中；共形形成一埋入介电层在该第一沟槽中；共形形成多个埋入覆盖层，以覆盖该第一沟槽的一上部；形成一埋入导电层在该埋入介电层上、在所述埋入覆盖层之间以及在该第一沟槽中；以及形成一埋入罩盖层在该埋入导电层上；其中该埋入导电层包含石墨烯。
在一些实施例中，该半导体元件的制备方法还包括一步骤：共形形成一埋入阻障层在该埋入介电层上以及在该第一沟槽中。
在一些实施例中，该半导体元件的制备方法还包括一步骤：形成多个第一源极/漏极区在该埋入介电层的两侧上，并位在该第一基底中，其中所述埋入覆盖层的最低点在一垂直位面处，是较低于所述第一源极/漏极区的下表面的一垂直位面。
在一些实施例中，该埋入阻障层形成在所述埋入覆盖层与该埋入介电层之间，以及在该埋入导电层的一下部与该埋入介电层之间。
在一些实施例中，该埋入阻障层是由下列材料所制：钛、氮化钛、氮化硅钛、钽、氮化钽、氮化硅钽或其组合。
在一些实施例中，该埋入阻障层是介于大约到大约/>之间。
在一些实施例中，所述埋入覆盖层的该厚度是朝该第一基底的一下表面而逐渐缩减。
在一些实施例中，所述埋入覆盖层是由下列材料所制：氧化铝、氧化铪、氧化锆、氧化钛、氮化钛、氮化钨、氮化硅或氧化硅。
在一些实施例中，该埋入导电层的一上表面是在一垂直位面，是较高于所述第一源极/漏极区的该下表面的该垂直位面。
在一些实施例中，该埋入罩盖层包括一下层以及一上层，该下层位在该埋入导电层的该上部上，该上层位在该下层上，且该上层的一上表面是大致与该第一基底的一上表面为共面。
由于本公开该半导体元件的设计，该埋入导电层的整个剖面面积是可通过该埋入导电层的该上部而增加。结合包括石墨烯的该埋入导电层的良好导电性，可以改善该半导体元件的导电性和效能。此外，所述埋入覆盖层的存在是可避免在半导体元件制造期间形成孔洞(void)。因此，可改善该半导体元件的可靠度(reliability)。
上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号是指相同的元件。
图1为依据本公开一实施例中一种半导体元件的剖视示意图。
图2为依据本公开另一实施例中一种半导体元件的剖视示意图。
图3为依据本公开一实施例中一种半导体元件的制备方法的流程示意图。
图4到图10为依据本公开一实施例中一种半导体元件的制备方法的一流程的剖视示意图。
图11到图14为依据本公开一些实施例中各半导体元件的剖视示意图。
图15为依据本公开一实施例中一种半导体元件的制备方法的流程示意图。
图16到图25为依据本公开一实施例中一种半导体元件的制备方法的一流程的剖视示意图。
其中，附图标记说明如下：
10：方法
1A：半导体元件
1B：半导体元件
101：第一基底
101BS：下表面
101TS：上表面
103：绝缘层
103TS：上表面
105：第一源极/漏极区
105BS：下表面
105TS：上表面
107：埋入介电层
107BS：下表面
107TS：上表面
109：埋入阻障层
109TS：上表面
109SW：侧壁
111：埋入覆盖层
111BP：最低点
111TS：上表面
113：埋入导电层
113-1：下部
113-3：上部
113TS：上表面
115：埋入罩盖层
115-1：下层
115-3：上层
115TS：上表面
201：第一杂质区
203：第一硬遮罩层
205：第一沟槽
30：方法
3A：半导体元件
3B：半导体元件
3C：半导体元件
301：第二基底
303：第二绝缘层
305：源极/漏极区
307：介电层
309：下导电层
311：第一中间导电层
313：第二中间导电层
315：上导电层
317：罩盖层
319：第一间隙子
321：多孔间隙子
323：第二间隙子
325：气隙
327：轻度掺杂区
401：第一遮罩层
403：第一导电材料
405：牺牲间隙子
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
S23：步骤
S31：步骤
S33：步骤
S35：步骤
S37：步骤
S39：步骤
S41：步骤
SGS：堆叠栅极结构
T1：厚度
W1：宽度
W2：宽度
Z：方向
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
应当理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。
应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他测量(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，但其意指在可接受的差异内，是包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，而举例来说，所述可接受的差异是可因为制造流程(manufacturing processes)而发生。术语“大致地(substantially)”是可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，是为精确地相同的、相等的，或是平坦的，或者是其是可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异是可因为制造流程而发生。
在本公开中，一半导体元件通常意指可通过利用半导体特性(semiconductorcharacteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，是均包括在半导体元件的范畴中。
应当理解，在本公开的描述中，上方(above)(或之上(up))是对应Z方向箭头的该方向，而下方(below)(或之下(down))是对应Z方向箭头的相对方向。
应当理解，在本公开的描述中，一元件(或一特征)沿着方向Z位在最高垂直位面(level)的一表面，是表示成该元件(或该特征)的一上表面。一元件(或一特征)沿着方向Z位在最低垂直位面(level)的一表面，是表示成该元件(或该特征)的一下表面。
图1为依据本公开一实施例中一种半导体元件1A的剖视示意图。
请参考图1，半导体元件1A可包括一第一基底101、多个绝缘层103、多个第一源极/漏极区105、一埋入介电层107、一埋入阻障层109、多个埋入覆盖层111、一埋入导电层113以及一埋入罩盖层115。
请参考图1，举例来说，第一基底101可由下列材料所制：硅、锗、硅锗、碳化硅、硅锗碳(silicon germanium carbon)、镓、砷化镓、砷化铟、磷化铟或其他IV-IV族、III-V族或II-VI族半导体材料。在一些实施例中，第一基底101可包括一有机半导体或一层式(layered)半导体，例如硅/硅锗、绝缘体上覆硅或绝缘体上覆硅锗。当第一基底是由绝缘体上覆硅所制时，第一基底可包括一上半导体层与一下半导体层，以及一埋入隔离层，该上半导体层与该下半导体层是由硅所制，而该埋入隔离层是可将该上半导体层与该下半导体层分开。举例来说，该埋入隔离层可由一结晶氧化物或非结晶氧化物、氮化物或其任一组合所制。
请参考图1，所述第一绝缘层103可设置在第一基底101中。所述第一绝缘层103的各上表面可大致与第一基底101的上表面101TS为共面。举例来说，所述第一绝缘层103可由一隔离材料所制，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅或掺氟硅酸盐(fluoride-doped silicate)。在一些实施例中，所述第一绝缘层103的各侧壁可具有倾斜的剖面轮廓。在一些实施例中，所述第一绝缘层103的宽度可沿方向Z而从下到上逐渐变得更宽。在一些实施例中，所述第一绝缘层103整个是可具有一均匀斜率。在一些实施例中，所述绝缘层103的深宽比(aspect ratio)是可介于大约1：6到1：10之间。
请参考图1，埋入介电层107可朝内位在第一基底101中。上表面107TS可大致与第一基底101的上表面101TS为共面。在一些实施例中，埋入介电层107可具有一U形剖面轮廓。在一些实施例中，埋入介电层107的下表面107BS可呈圆形，以降低缺陷密度，并在半导体元件1A操作期间减少电场集中。在一些实施例中，埋入介电层107的下表面107BS可呈平坦。埋入介电层107可避免接面漏电流(junction leakage)，以及避免在所述第一源极/漏极区105的所述掺杂物迁移进入埋入导电层113中。
在一些实施例中，举例来说，埋入介电层107可由氧化硅所制。在一些实施例中，举例来说，埋入介电层107可由一高介电常数介电材料所制，例如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐或其组合。尤其是，埋入介电层107可由下列材料所制：氧化铪、氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪、氧化镧铪(hafnium lanthanum oxide)、氧化镧、氧化锆、氧化钛、氧化钽、氧化钇(yttriumoxide)、氧化钛锶(strontium titanium oxide)、氧化钛钡(barium titanium oxide)、氧化锆钡(barium zirconium oxide)、氧化硅镧、氧化硅铝、氧化铝、氮化硅、氮氧化硅、氧化氮化硅或其组合。在一些实施例中，埋入介电层107可为一多层结构，举例来说，该多层结构包括一层氧化硅以及另一层高介电常数介电材料。
应当理解，在本公开中，氮氧化硅是表示一物质(substance)，其是包含硅、氮以及氧，且氧的比率是较大于氮的比率。氧化氮化硅是表示一物质，其是包含硅、氧以及氮，且氮的比率是较大于氧的比率。
请参考图1，所述第一源极/漏极区105可设置在埋入介电层107的两侧上，以及在第一基底101中。所述第一源极/漏极区105的上表面105TS可大致与第一基底101的上表面101TS为共面。所述第一源极/漏极区105可掺杂有n型掺杂物或p型掺杂物。该术语“n型掺杂物”是表示当一杂质(impurity)加入到一本质(intrinsic)半导体材料时，该杂质是贡献多个自由电子给本质半导体材料。在一含硅材料中，n型掺杂物的例子是包括锑(antimony)、砷及/或磷，但并不以此为限。该术语“p型掺杂物”是表示当一杂质加入到一本质半导体材料中时，该杂质是导致缺乏多个价电子(valence electrons)。在一含硅的半导体材料中，p型掺杂物的例子是包括硼、铝、镓及/或铟，但并不以此为限。在一些实施例中，在所述源极/漏极区的所述掺杂度的浓度是可介于大约4×1020atoms/cm3到大约2×1021atoms/cm3之间；虽然较小于或较大于前述范围的其他掺杂浓度是亦可应用在本公开中。
请参考图1，埋入阻障层109可设置在埋入介电层107上，以及在第一基底101中。埋入阻障层109可具有一U型剖面轮廓。在一些实施例中，埋入阻障层109可具有一厚度，是介于大约到大约/>之间。在一些实施例中，埋入阻障层109可具有一厚度，是介于大约到大约/>之间。举例来说，埋入阻障层109可由下列材料所制：钛、氮化钛、氮化硅钛、钽、氮化钽、氮化硅钽或其组合。可使用埋入阻障层109以避免埋入导电层113从埋入介电层107剥离(flaking)或剥落(spalling)。
请参考图1，所述埋入覆盖层111可分别对应设置在埋入阻障层109的各侧壁109SW的各上部上。所述埋入覆盖层111的各上表面111TS是大致与第一基底101的上表面101TS为共面。所述埋入覆盖层111的厚度T1是可朝第一基底101的下表面101BS而逐渐缩减。所述埋入覆盖层111的最低点111BP可位在一垂直位面，是较低于所述第一源极/漏极区105的下表面105BS的一垂直位面。在一些实施例中，举例来说，所述埋入覆盖层111可由下列材料所制：氧化铝、氧化铪、氧化锆、氧化钛、氮化钛、氮化钨、氮化硅或氧化硅。所述埋入覆盖层111可提供额外的电性绝缘，以将所述第一源极/漏极区105与埋入导电层113进行绝缘。此外，由于所述埋入覆盖层111存在，所以埋入导电层113是无须任何孔洞(void)即可形成。因此，可改善半导体元件1A的可靠度。
请参考图1，埋入导电层113可设置在埋入阻障层109上以及在第一基底101中。埋入导电层113的上表面113TS可在一垂直位面，是较高于所述第一源极/漏极区105的下表面105BS的垂直位面。埋入导电层113的上表面113TS可在一垂直位面，是较低于第一基底101的上表面101TS的垂直位面。尤其是，埋入导电层113可包括一下部113-1以及一上部113-3。埋入导电层113的下部113-1可设置在埋入阻障层109上，且设置在所述埋入覆盖层111的最低点111BP的垂直位面下方。埋入导电层113的上部113-3可设置在埋入导电层113的下部113-1与设置在所述埋入覆盖层111之间。
在一些实施例中，举例来说，埋入导电层113可由石墨烯(graphene)所制。在一些实施例中，举例来说，埋入导电层113可由石墨烯、石墨(graphite)或类似物所制。在一些实施例中，举例来说，埋入导电层113可由具有sp2混成的碳原子(sp2 hybridized carbonatoms)的一材料所制。在一些实施例中，举例来说，埋入导电层113可由具有六面晶体结构的碳的一材料所制。由石墨烯所制的埋入导电层113是具有低的薄片电阻(low sheetresistance)。此外，埋入导电层113的上部113-3可增加埋入导电层113的整体剖面面积。因此，可改善具有埋入导电层113的半导体元件1A的导电性(conductivity)。
请参考图1，埋入罩盖层115可设置在埋入导电层113的上部113-3上。埋入罩盖层115可设置在所述埋入覆盖层111之间，以及在第一基底101中。埋入罩盖层115的上表面115TS可大致与第一基底101的上表面101TS为共面。举例来说，埋入罩盖层115可由下列材料所制：氧化硅、氮化硅、氮氧化硅、氧化氮化硅、其他半导体氧化物、其他半导体氮化物、其他适合的材料或其组合。
埋入介电层107、埋入导电层113以及埋入罩盖层115可一起形成一埋入栅极结构。
图2为依据本公开另一实施例中一种半导体元件1B的剖视示意图。
请参考图2，半导体元件1B可具有类似于如图1所例示的结构。在图2中类似于或相同于图1中的各元件是标示类似元件编号，且已省略其重复的描述。
请参考图2，埋入罩盖层115可具有一下层115-1以及一上层115-3。埋入罩盖层115的下层115-1是可设置在埋入导电层113的上部113-3上。埋入罩盖层115的上层115-3可设置在埋入罩盖层115的下层115-1上。埋入罩盖层115的上层115-3的上表面是可被当成为埋入罩盖层115的上表面115TS。埋入罩盖层115的上层115-3的上表面可大致与第一基底101的上表面101TS为共面。
埋入罩盖层115的下层115-1可由一隔离材料所制，该隔离材料是具有大约4.0或更大的一介电常数。该隔离材料可为氧化铪、氧化锆、氧化铝、氧化钛、氧化镧、钛酸锶(strontium titanate)、铝酸镧(lanthanum aluminate)、氧化钇、氧化镓(gallium(III)trioxide)、氧化钆镓(gadolinium gallium oxide)、钛酸锆铅(lead zirconiumtitanate)、钛酸锶钡(barium strontium titanate)或其混合物。埋入罩盖层115的上层115-3可由一低介电常数材料所制，例如氧化硅或掺氟硅酸盐或类似物。由低介电常数材料所制的埋入罩盖层115的上层115-3是可降低在第一基底101的上表面处的电场；因此，可减少漏电流(leakage current)。
应当理解，“正在形成(forming)”、“已经形成(formed)”以及“形成(form)”的术语，可表示并包括任何产生(creating)、构建(building)、图案化(patterning)、植入(implanting)或沉积(depositing)一零件(element)、一掺杂物(dopant)或一材料的方法。形成方法的例子可包括原子层沉积(atomic layer deposition)、化学气相沉积(chemicalvapor deposition)、物理气相沉积(physical vapor deposition)、喷溅(sputtering)、旋转涂布(spin coating)、扩散(diffusing)、沉积(depositing)、生长(growing)、植入(implantation)、微影(photolithography)、干蚀刻以及湿蚀刻，但并不以此为限。
应当理解，本文中所指示的功能或步骤的顺序可不同于图式中所指出的顺序。例如，取决于所涉及的功能或步骤，实际上，连续显示出的两个图式大致可以同时执行，或者有时可以以相反的顺序执行。
图3为依据本公开一实施例中一种半导体元件1A的制备方法10的流程示意图。图4到图10为依据本公开一实施例中一种半导体元件1A的制备方法的一流程的剖视示意图。
请参考图3及图4，在步骤S11，可提供一第一基底101，多个第一绝缘层103以及一第一杂质区201可形成在第一基底101中。请参考图4，可执行一系列的沉积制程，以沉积一垫氧化物层(在图4中未示)以及一垫氮化物层(在图4中未示)在第一基底101上。可执行一微影制程，以界定所述第一绝缘层103的位置。在微影制程之后，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以形成多个沟槽，所述沟槽是沿着垫氧化物层、垫氮化物层以及第一基底101的上部所形成。一隔离材料是可沉积进入所述沟槽，且该隔离材料是例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅或掺氟硅酸盐。接下来是可执行一平坦化制程，例如化学机械研磨，直到第一基底101的上表面101TS暴露为止，以移除多余填充材料。在平坦化制程之后，所述第一绝缘层103可形成在第一基底101中，第一绝缘层103的上表面103TS可大致与第一基底101的上表面101TS为共面。
请参考图4，第一杂质区201可通过一掺杂制程(doping process)所形成，例如使用例如磷、砷、锑或硼的掺杂物的一植入制程(implanting process)。在一些实施例中，在第一杂质区201内的所述掺杂物的浓度可介于大约4×1020atoms/cm3到大约2×1021atoms/cm3之间。
请参考图3及图5，在步骤S13，一第一沟槽205可形成在第一基底101中，且第一杂质区201可通过第一沟槽205而转变成多个第一源极/漏极区105。请参考图5，一第一硬遮罩层203可形成在第一基底101上。举例来说，第一硬遮罩层203可由氮化硅或类似物所制。第一沟槽205可沿着第一硬遮罩层203、第一杂质区201以及第一基底101的上部所形成。第一杂质区201可通过第一沟槽205而分开成所述第一源极/漏极区105。在一些实施例中，第一沟槽205的下边缘可具有一曲率(curvature)，以促进在接下来的半导体制程中的填充程序(filling procedures)。
请参考图3及图6，在步骤S15，一埋入介电层107可共形形成在第一沟槽205中。请参考图6，在一些实施例中，埋入介电层107可通过一热氧化(thermal oxidation)制程所形成。举例来说，埋入介电层107可通过氧化第一沟槽205的底部与各侧壁所形成。在一些实施例中，埋入介电层107可通过一沉积制程所形成，例如化学气相沉积或原子层沉积。在一实施例中，在一衬垫多晶硅层(liner polysilicon layer)沉积之后，埋入介电层107可通过自由基氧化(radical-oxidizing)该衬垫多晶硅层所形成。在一些实施例中，在一衬垫氮化硅层形成之后，埋入介电层107可通过自由基氧化该衬垫氮化硅层所形成。
请参考图3及图7，在步骤S17，一埋入阻障层109可共形形成在埋入介电层107上，以及在第一沟槽205中。请参考图7，埋入阻障层109可通过一沉积制程所形成，例如化学气相沉积、物理气相沉积、喷溅或原子层沉积。埋入阻障层109的上表面109TS可大致与第一基底101的上表面101TS为共面。
请参考图3及图8，在步骤S19，形成多个埋入覆盖层111，以覆盖第一沟槽205的上部。
请参考图8，所述埋入覆盖层111可形成来覆盖埋入阻障层109的各侧壁的上部、埋入介电层107的各上表面以及第一硬遮罩层203的上表面。在一些实施例中，所述埋入覆盖层111是通过一沉积制程所形成，例如一原子层沉积方法，是精确地控制原子层沉积方法的一第一前驱物的数量。举例来说，所述埋入覆盖层111可由下列材料所制：氧化铝、氧化铪、氧化锆、氧化钛、氮化钛、氮化钨、氮化硅或氧化硅。
原子层沉积方法的第一前驱物可包括三甲基铝(trimethylaluminum)、四氯化铪(hafnium tetrachloride)、三级丁氧化铪(hafnium tert-butoxide)、二甲基酰胺铪(hafnium dimethylamide)、甲基乙基酰胺铪(hafnium ethylmethylamide)、二乙基酰胺铪(hafnium diethylamide)、甲氧基-三级丁氧化铪(hafnium methoxy-t-butoxide)、四氯化锆(zirconium tetrachloride)、四氯化钛(titanium tetrachloride)、钛酸四乙酯(tetraethyl titanate)、异丙醇钛(titanium isopropoxide)、六氟化钨(tungstenhexafluoride)、亚硅烷基(silylene)、氯(chlorine)、氨水(ammonia)、联氨(dinitrogentetrahydride)、硅四异氰酸酯(silicon tetraisocyanate)、CH3OSi(NCO)3或其组合。原子层沉积方法的第二前驱物可包括水、臭氧、氢或其组合。
请参考图3及图9，在步骤S21，一埋入导电层113可形成在第一沟槽205中。
请参考图9，埋入导电层113的下部113-1可形成在埋入阻障层109上，以及在第一沟槽205中。埋入导电层113的上部113-3可形成在所述埋入覆盖层111之间，以及在第一沟槽205中。
在一些实施例中，埋入导电层113可形成在一催化剂基底(catalyst substrate)上，然后转换到如图8所例示的中间半导体元件上。催化剂基底可包括镍、铜、钴、铂、银、钌、铱、钯、铁与镍合金、铜与镍合金、镍与钼合金、金与镍合金以及钴与铜合金。
在一些实施例中，埋入导电层113可以在多个催化剂的辅助下形成。所述催化剂可为单结晶金属(single crystalline metal)或多结晶金属(polycrystalline metal)、二元合金(binary alloy)或液态金属。举例来说，单结晶金属或多结晶金属可为镍、铜、钴、铂、银、钌、铱或钯。举例来说，二元合金可为铁与镍的合金、铜与镍的合金、镍与钼的合金、金与镍的合金以及钴与铜的合金。举例来说，液态金属可为液态镓、液态铟或液态铜。
在一些实施例中，可形成埋入导电层113，以完全填满第一沟槽205，并覆盖所述埋入覆盖层111。可接着执行一回蚀制程，以凹陷埋入导电层113的上表面到一垂直位面，其是较低于第一基底101的上表面的垂直位面。在一些实施例中，埋入导电层113可通过沉积制程所形成，沉积制程是例如原子层沉积或化学气相沉积。由于所述埋入覆盖层111的存在，是可降低埋入导电层113在第一沟槽205的各侧壁上的沉积率。因此，埋入导电层113在第一沟槽205的各侧壁上的沉积率以及埋入导电层113在第一沟槽205的下表面上的沉积率是可变得相互接近。因此，第一沟槽205在接近第一沟槽205的下表面处是无须任何孔洞(void)形成即可被填满。
请参考图3及图10，在步骤S23，一埋入罩盖层115可形成在埋入导电层113上。
请参考图10，一层隔离材料可沉积在如图9所例示的中间半导体元件上，以完全填满第一沟槽205，并覆盖所述埋入覆盖层111。可执行一平坦化制程，例如化学机械研磨，直到第一基底101的上表面暴露为止，以移除多余材料，提供一大致平坦表面给接下来的处理步骤，且同时形成埋入罩盖层115。隔离材料可为氧化硅、氮化硅、氮氧化硅、氧化氮化硅、其他半导体氧化物、其他半导体氮化物、其他适合的材料或其组合。
图11为依据本公开另一实施例中一半导体元件3A的剖视示意图。
请参考图11，半导体元件3A可包括一第二基底301、多个第二绝缘层303、多个源极/漏极区305、一介电层307、一下导电层309、一第一中间导电层311、一第二中间导电层313、一上导电层315、一罩盖层317、多个第一间隙子319、多个多孔间隙子321以及多个第二间隙子323。
请参考图11，第二基底301可由与第一基底101相同的材料所制，但并不以此为限。所述第二绝缘层303是以类似于如图1所例示的方法而可设置在第二基底301中。所述第二绝缘层303可由与所述第一绝缘层103相同的材料所制，但并不以此为限。
请参考图11，介电层307可设置在第二基底301上。在剖视图中，介电层307可为直线(line)形状。介电层307可由与埋入介电层107相同的材料所制，但并不以此为限。
请参考图11，所述第二源极/漏极区305可设置在邻近介电层307的两端处，并设置在第二基底301中。所述第二源极/漏极区305可掺杂有一掺杂物，例如磷、砷、锑或硼。所述第二源极/漏极区305的掺杂浓度可具有与所述第一源极/漏极区105相同的掺杂浓度，但并不以此为限。
请参考图11，下导电层309可设置在介电层307上。举例来说，下导电层309是可由一导电材料所制，例如多晶硅、多晶硅锗或其组合。在一些实施例中，下导电层309可掺杂有一掺杂物，例如磷、砷、锑或硼。
请参考图11，第一中间导电层311可设置在下导电层309上。第一中间导电层311可具有一厚度，是介于大约2nm到大约20nm之间。举例来说，第一中间导电层311可由下列材料所制：硅化钛、硅化镍、硅化镍铂(nickel platinum silicide)、硅化钽或硅化钴。第一中间导电层311可当成欧姆接触(ohmic contact)，并降低下导电层309与上导电层315之间的电阻。
请参考图11，第二中间导电层313可设置在第一中间导电层311上。举例来说，第二中间导电层313可由氮化钨、氮化钛、氮化钽、类似物或其组合所制。第二中间导电层313可架构来避免接下来的沉积制程降解半导体元件3A的其他层。举例来说，在沉积期间甚至是在制造完成之后，来自上导电层315的一些金属是可能趋于扩散到各含硅层(例如下导电层309)中。
请参考图11，上导电层315可设置在第二中间导电层313上。举例来说，上导电层315可由任何适合的导体所制，该导体包含钨、铝、铜、钛、银、钌、钼、其他适合的金属及其合金。
请参考图11，罩盖层317可设置在上导电层315上。罩盖层317可由与埋入罩盖层115相同的材料所制，但并不以此为限。
介电层307、下导电层309、第一中间导电层311、第二中间导电层313、上导电层315与罩盖层317可一起形成一堆叠栅极结构SGS。
请参考图11，所述第一间隙子319可贴合在堆叠栅极结构SGS的各侧壁上。所述第一间隙子319可设置在所述源极/漏极区305上。在一些实施例中，举例来说，所述第一间隙子319可由石墨烯所制。在一些实施例中，举例来说，所述第一间隙子319可由石墨烯、石墨或类似物所制。在一些实施例中，举例来说，所述第一间隙子319可由具有sp2混成的碳原子(sp2hybridized carbon atoms)的一材料所制。在一些实施例中，举例来说，所述第一间隙子319可由具有六面晶体结构的碳的一材料所制。由石墨烯所制的所述第一间隙子319是具有低的薄片电阻(low sheet resistance)。因此，可改善具有所述第一间隙子319的半导体元件3A的导电性。
请参考图11，所述多孔间隙子321可贴合到所述第一间隙子319的各侧壁上，并设置在所述第二源极/漏极区305上。所述多孔间隙子321可具有孔隙率，是介于大约30％到大约90％之间。所述多孔间隙子321可具有一骨架(skeleton)以及多个空的空间，所述空的空间是设置在骨架之间。该多个空的空间可相互连接，并可充填有空气。举例来说，骨架可包括氧化硅、低介电材料或甲基硅倍半氧烷(methylsilsesquioxane)。所述多孔间隙子321的多个空的空间是可充填有空气。因此，举例来说，所述多孔间隙子321的一介电常数可甚低于由氧化硅所制的一层。因此，所述多孔间隙子321可大大地降低半导体元件3A的寄生电容。意即，所述多孔间隙子321可大大地减轻在由半导体元件3A所产生的各电子信号或施加到半导体元件3A的各电子信号之间的一干扰效应。
请参考图11，所述第二间隙子323可贴合在所述多孔间隙子321的各侧壁上，并设置在所述第二源极/漏极区305上。举例来说，所述第二间隙子323可由下列材料所制：氮化硅、氧化硅、氮氧化硅、氧化氮化硅、类似物或其组合。所述第二间隙子323可电性隔离堆叠栅极结构SGS与邻近的多个导电元件，并提供对所述多孔间隙子321与所述第一间隙子319的保护。
图12到图14为依据本公开一些实施例中各半导体元件3B、3C、3D的剖视示意图。
请参考图12，半导体元件3B可具有类似于如图11所例示的一结构。在图12中相同于或类似于图11的各元件是已标示类似元件编号，且已省略其重复描述。
请参考图12，介电层307的一宽度W1可大于下导电层309的一宽度W2。所述第一间隙子319可设置在介电层307上。所述第一间隙子319可通过介电层307而与所述第二源极/漏极区305电性隔离。
请参考图13，半导体元件3C可具有类似于如图11所例示的一结构。在图13中相同于或类似于图11的各元件是已标示类似元件编号，且已省略其重复描述。
请参考图13，所述第一间隙子319的孔隙率可为100％，其意思是所述第一间隙子319仅具有所述空的空间，且所述第一间隙子319可当成是多个气隙325。所述气隙325的介电常数是为1.0，其是可大大地降低在堆叠栅极结构SGS与水平相邻的多个导电元件之间的寄生电容。
请参考图14，半导体元件3D可具有类似于如图11所例示的一结构。在图14中相同于或类似于图11的各元件是已标示类似元件编号，且已省略其重复描述。
请参考图14，半导体元件3D可具有多个轻度掺杂区327。所述轻度掺杂区327可分别对应设置在邻近介电层307的两端处，且在第二基底301中。所述第一间隙子319可设置在所述轻度掺杂区327上。所述第二源极/漏极区305可设置在邻近所述轻度掺杂区327处。所述轻度掺杂区327可掺杂有一掺杂物，例如磷、砷、锑或硼。所述轻度掺杂区327的掺杂浓度可小于所述第二源极/漏极区305的掺杂浓度。由于所述轻度掺杂区327的存在，所以可降低热载子效应(hot-carrier effect)。
图15为依据本公开一实施例中一种半导体元件3A的制备方法30的流程示意图。图16到图25为依据本公开一实施例中一种半导体元件3A的制备方法的一流程的剖视示意图。
请参考图15以及图16到图19，在步骤S31，可提供一第二基底301，以及一堆叠栅极结构SGS可形成在第二基底301上。
请参考图16，多个第二绝缘层303可以类似于如图4所例示的所述第一绝缘层103的一程序所形成。在一些实施例中，介电层307可通过一沉积制程而形成在第二基底301上，该沉积制程是例如化学气相沉积或原子层沉积。在一些实施例中，介电层307是通过氧化(oxidation)所形成。下导电层309可通过化学气相沉积或其他适合的沉积制程而形成在介电层307上。
请参考图17，一层导电材料可形成在如图16所例示的中间半导体元件上。举例来说，导电材料可包括钛、镍、铂、钽或钴。可接着执行一热处理。在热处理期间，该层导电材料的金属原子可与下导电层309的硅原子产生化学反应，以形成第一中间导电层311。第一中间导电层311可包括硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。热处理可为一动态表面退火制程(dynamic surface annealing process)。在热处理之后，可执行一清洗制程，以移除未反应的导电材料。清洗制程可使用蚀刻剂，例如过氧化氢(hydrogen peroxide)以及标准清洗1(Standard Clean 1，SC1)溶液。
请参考图18，可执行一系列的沉积制程，以依序沉积第二中间导电层313、上导电层315、罩盖层317以及第一遮罩层401。该系列的沉积制程可包括化学气相沉积、等离子体加强化学气相沉积、原子层沉积、物理气相沉积、喷溅或旋转涂布。可图案化第一遮罩层401，以界定堆叠栅极结构SGS的位置。
请参考图19，可执行一蚀刻制程，以移除罩盖层317、上导电层315、第二中间导电层313、第一中间导电层311、下导电层309以及介电层307的各一些部分。罩盖层317、上导电层315、第二中间导电层313、第一中间导电层311、下导电层309以及介电层307的各余留部分是一起形成堆叠栅极结构SGS。
请参考图15及图20，在步骤S33，多个源极/漏极区305可形成在第二基底301中。
请参考图20，所述第二源极/漏极区305可形成在邻近堆叠栅极结构SGS处，以及在第二基底301中。所述第二源极/漏极区305可通过类似于如图4所例示的所述第一源极/漏极区105的一程序所形成。可执行一退火制程，以启动(activate)所述第二源极/漏极区305。退火制程可具有一制程温度，是介于大约800℃到大约1250℃之间。退火制程可具有一制程时间，是介于大约1毫秒(millisecond)到大约500毫秒。举例来说，退火制程可为一快速热退火(rapid thermal anneal)、一激光尖峰退火(laser spike anneal)、一闪光灯退火(flash lamp anneal)。
请参考图15、图21以及图22，在步骤S35，多个第一间隙子319可形成在堆叠栅极结构SGS的各侧壁上。
请参考图21，可形成一层第一导电材料403，以覆盖第二基底301的上表面以及堆叠栅极结构SGS。在一些实施例中，举例来说，该层第一导电材料403可由石墨烯所制。在一些实施例中，举例来说，该层第一导电材料403可由石墨烯、石墨或类似物所制。在一些实施例中，举例来说，该层第一导电材料403可由具有sp2混成的碳原子(sp2 hybridized carbonatoms)的一材料所制。在一些实施例中，举例来说，该层第一导电材料403可由具有六面晶体结构的碳的一材料所制。
在一些实施例中，该层第一导电材料403可形成在一催化剂基底上，然后转变成在如图20所例示的中间半导体元件上。催化剂基底可包括镍、铜、钴、铂、银、钌、铱、钯、铁与镍合金、铜与镍合金、镍与钼合金、金与镍合金以及钴与铜合金。
在一些实施例中，该层第一导电材料403可以在多个催化剂的辅助下形成。所述催化剂可为单结晶金属(single crystalline metal)或多结晶金属(polycrystallinemetal)、二元合金(binary alloy)或液态金属。举例来说，单结晶金属或多结晶金属可为镍、铜、钴、铂、银、钌、铱或钯。举例来说，二元合金可为铁与镍的合金、铜与镍的合金、镍与钼的合金、金与镍的合金以及钴与铜的合金。举例来说，液态金属可为液态镓、液态铟或液态铜。
请参考图22，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以移除该层第一导电材料403的一些部分，且同时形成所述第一间隙子319。
请参考图15及图23，在步骤S37，多个牺牲间隙子405可形成在所述第一间隙子319上。
请参考图23，一层能量可移除材料可形成在如图22所例示的中间半导体元件上。能量可移除材料可包含一材料，例如一热可分解材料、一光可分解材料、一电子束可分解材料或其组合。举例来说，能量可移除材料可包括一基础材料以及一可分解成孔剂材料(decomposable porogen material)，而该可分解成孔剂材料是在暴露在一能量源时而被牺牲地移除。基础材料可包含一甲基硅酸盐系(methylsilsesquioxane based)材料。可分解成孔剂材料则可包含一成孔剂有机化合物，其是提供孔隙率给能量可移除材料的基础材料。可接着执行一蚀刻制程，例如一非等向性干蚀刻制程，以移除该层能量可移除材料的一些部分，且同时形成所述牺牲间隙子405。
请参考图15及图24，在步骤S39，多个第二间隙子323形成在所述牺牲间隙子405的各侧壁上。
请参考图24，一层隔离材料可形成在如图23所例示的中间半导体元件上。举例来说，隔离材料可为氮化硅、氧化硅、氮氧化硅、氧化氮化硅、类似物或其组合。可接着执行一蚀刻制程，例如一非等向性干蚀刻制程，以移除该层隔离材料的一些部分，且同时形成所述第二间隙子323。
请参考图15及图25，在步骤S41，可执行一能量处理，以转变所述牺牲间隙子405成为多个多孔间隙子321。
请参考图25，一能量处理是可执行在如图24所例示的中间半导体元件，其是通过施加一能量源在如图24所例示的中间半导体元件所实现。能量源可包括热、光或其组合。当热被用来当作能量源时，能量处理的一温度可介于大约800℃到大约900℃之间。当光被用来当作能量源时，可施加一紫外光(ultraviolet light)。能量处理可从能量可移除材料而移除可分解成孔剂材料，以产生多个空的空间(孔洞(pores))，同时基底材料是保留在原处。在能量处理之后，所述牺牲间隙子405可转变成所述多孔间隙子321。
本公开的一实施例提供一种半导体元件，具有一第一基底；一埋入介电层，朝内位在该第一基底中；一埋入导电层，包括一下部以及一上部，该下部位在该埋入介电层上，该上部位在该下部上；一埋入罩盖层，位在该上部上；以及多个埋入覆盖层，位在该埋入罩盖层与该埋入介电层之间，以及位在该埋入导电层的该上部与该埋入介电层之间。该埋入导电层是包含石墨烯。
本公开的另一实施例提供一种半导体元件，包括一第二基底、一堆叠栅极结构、多个第一间隙子以及多个第二间隙子；该堆叠栅极结构位在该第二基底上；所述第一间隙子贴合在该堆叠栅极结构的两侧上；所述第二间隙子贴合在所述第一间隙子的两侧上。所述第一间隙子是由石墨烯所制。
本公开的另一实施例提供一种半导体元件的制备方法，具有提供一第一基底；形成一第一沟槽在该第一基底中；共形形成一埋入介电层在该第一沟槽中；共形形成多个埋入覆盖层，以覆盖该第一沟槽的一上部；形成一埋入导电层在该埋入介电层上、在所述埋入覆盖层之间以及在该第一沟槽中；以及形成一埋入罩盖层在该埋入导电层上；其中该埋入导电层包含石墨烯。
由于本公开该半导体元件的设计，埋入导电层113的整个剖面面积是可通过埋入导电层113的上部113-3而增加。结合包括石墨烯的埋入导电层113的良好导电性，可以改善半导体元件1A的导电性和效能。此外，所述埋入覆盖层111的存在是可避免在半导体元件1A制造期间形成孔洞(void)。因此，可改善半导体元件1A的可靠度(reliability)。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims (17)

1.一种半导体元件，包括：
一第一基底；
一埋入介电层，朝内位在该第一基底中；
一埋入导电层，包括一下部以及一上部，该下部位在该埋入介电层上，该上部位在该下部上；
一埋入罩盖层，位在该上部上；以及
多个埋入覆盖层，位在该埋入罩盖层与该埋入介电层之间，以及位在该埋入导电层的该上部与该埋入介电层之间；
其中该埋入导电层是包含石墨烯；
其中该埋入罩盖层包括一下层以及一上层，该下层位在该埋入导电层的该上部上，该上层位在该下层上，且该上层的一上表面是与该第一基底的一上表面为共面；
其中该埋入罩盖层的该下层是由一隔离材料所制，该隔离材料具有4.0或更大的一介电常数，而该埋入罩盖层的该上层是由氧化硅或掺氟硅酸盐所制。
2.如权利要求1所述的半导体元件，还包括多个第一源极/漏极区，是贴合在埋入介电层的两侧上，且位在该第一基底中，其中所述埋入覆盖层的最低点位在一垂直位面，是较低于所述第一源极/漏极区的下表面的一垂直位面。
3.如权利要求2所述的半导体元件，还包括一埋入阻障层，位在所述埋入覆盖层与该埋入介电层之间，以及位在该埋入导电层的该下部与该埋入介电层之间。
4.如权利要求3所述的半导体元件，其中，该埋入阻障层是由下列材料所制：钛、氮化钛、氮化硅钛、钽、氮化钽、氮化硅钽或其组合。
5.如权利要求4所述的半导体元件，其中，该埋入阻障层的一厚度是介于到/>之间。
6.如权利要求5所述的半导体元件，其中，所述埋入覆盖层的厚度是朝该第一基底的一下表面而逐渐缩减。
7.如权利要求6所述的半导体元件，其中，所述埋入覆盖层是由下列材料所制：氧化铝、氧化铪、氧化锆、氧化钛、氮化钛、氮化钨、氮化硅或氧化硅。
8.如权利要求7所述的半导体元件，其中，该埋入导电层的一上表面在一垂直位面处，是较高于所述第一源极/漏极区的下表面的该垂直位面。
9.一种半导体元件的制备方法，包括：
提供一第一基底；
形成一第一沟槽在该第一基底中；
共形形成一埋入介电层在该第一沟槽中；
共形形成多个埋入覆盖层，以覆盖该第一沟槽的一上部；
形成一埋入导电层在该埋入介电层上、在所述埋入覆盖层之间以及在该第一沟槽中；以及
形成一埋入罩盖层在该埋入导电层上；
其中该埋入导电层包含石墨烯；
其中该埋入罩盖层包括一下层以及一上层，该下层位在该埋入导电层上，该上层位在该下层上，且该上层的一上表面是与该第一基底的一上表面为共面；
其中该埋入罩盖层的该下层是由一隔离材料所制，该隔离材料具有4.0或更大的一介电常数，而该埋入罩盖层的该上层是由氧化硅或掺氟硅酸盐所制。
10.如权利要求9所述的半导体元件的制备方法，还包括一步骤：共形形成一埋入阻障层在该埋入介电层上以及在该第一沟槽中。
11.如权利要求10所述的半导体元件的制备方法，还包括一步骤：形成多个第一源极/漏极区在该埋入介电层的两侧上，并位在该第一基底中，其中所述埋入覆盖层的最低点在一垂直位面处，是较低于所述第一源极/漏极区的下表面的一垂直位面。
12.如权利要求11所述的半导体元件的制备方法，其中，该埋入阻障层形成在所述埋入覆盖层与该埋入介电层之间，以及在该埋入导电层的一下部与该埋入介电层之间。
13.如权利要求12所述的半导体元件的制备方法，其中，该埋入阻障层是由下列材料所制：钛、氮化钛、氮化硅钛、钽、氮化钽、氮化硅钽或其组合。
14.如权利要求13所述的半导体元件的制备方法，其中，该埋入阻障层是介于到之间。
15.如权利要求14所述的半导体元件的制备方法，其中，所述埋入覆盖层的厚度是朝该第一基底的一下表面而逐渐缩减。
16.如权利要求15所述的半导体元件的制备方法，其中所述埋入覆盖层是由下列材料所制：氧化铝、氧化铪、氧化锆、氧化钛、氮化钛、氮化钨、氮化硅或氧化硅。
17.如权利要求16所述的半导体元件的制备方法，其中该埋入导电层的一上表面是在一垂直位面，是较高于所述第一源极/漏极区的该下表面的该垂直位面。
CN202110685554.XA 2020-08-11 2021-06-21 半导体元件及其制备方法 Active CN114078970B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/990,808 US11309214B2 (en) 2020-08-11 2020-08-11 Semiconductor device with graphene-based element and method for fabricating the same
US16/990,808 2020-08-11

Publications (2)

Publication Number Publication Date
CN114078970A CN114078970A (zh) 2022-02-22
CN114078970B true CN114078970B (zh) 2024-03-29

Family

ID=80223064

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110685554.XA Active CN114078970B (zh) 2020-08-11 2021-06-21 半导体元件及其制备方法

Country Status (3)

Country Link
US (1) US11309214B2 (zh)
CN (1) CN114078970B (zh)
TW (1) TWI779616B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210126103A1 (en) * 2019-10-29 2021-04-29 Micron Technology, Inc. Apparatus comprising wordlines comprising multiple metal materials, and related methods and electronic systems
US11437494B2 (en) * 2020-08-18 2022-09-06 Nanya Technology Corporation Semiconductor device with graphene-based element and method for fabricating the same
US11880098B2 (en) * 2022-03-03 2024-01-23 Lumentum Japan, Inc. Semiconductor optical device
DE102023119128A1 (de) 2022-12-29 2024-07-04 Nanya Technology Corporation Halbleiterbauelement mit arbeitsfunktions-schicht

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012801A (ja) * 1998-06-02 2000-01-14 Internatl Business Mach Corp <Ibm> 深いトレンチ・ベ―スのｄｒａｍ構造及びその製造方法
CN1630064A (zh) * 2003-12-19 2005-06-22 茂德科技股份有限公司 埋入式沟槽电容器及其制造方法
CN102222668A (zh) * 2010-04-15 2011-10-19 海力士半导体有限公司 半导体器件及其形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101244768B1 (ko) * 2011-05-04 2013-03-19 한국과학기술원 그래핀 게이트 전극을 이용한 비휘발성 메모리 소자
KR20150090669A (ko) * 2014-01-29 2015-08-06 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102164542B1 (ko) 2014-05-21 2020-10-12 삼성전자 주식회사 매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법
KR102295641B1 (ko) * 2015-03-02 2021-08-27 삼성전자주식회사 반도체 소자 및 그 제조방법
US10043900B1 (en) 2017-03-20 2018-08-07 International Business Machines Corporation Vertical transport Fin field effect transistors on a substrate with varying effective gate lengths
KR102457515B1 (ko) 2018-02-22 2022-10-21 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
US10770563B2 (en) * 2018-10-24 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and patterning method for multiple threshold voltages
KR102657070B1 (ko) 2019-01-03 2024-04-16 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012801A (ja) * 1998-06-02 2000-01-14 Internatl Business Mach Corp <Ibm> 深いトレンチ・ベ―スのｄｒａｍ構造及びその製造方法
CN1630064A (zh) * 2003-12-19 2005-06-22 茂德科技股份有限公司 埋入式沟槽电容器及其制造方法
CN102222668A (zh) * 2010-04-15 2011-10-19 海力士半导体有限公司 半导体器件及其形成方法

Also Published As

Publication number Publication date
CN114078970A (zh) 2022-02-22
US20220051937A1 (en) 2022-02-17
TWI779616B (zh) 2022-10-01
TW202207464A (zh) 2022-02-16
US11309214B2 (en) 2022-04-19

Similar Documents

Publication Publication Date Title
CN114078970B (zh) 半导体元件及其制备方法
TWI757139B (zh) 具有降低電容耦合之氣隙的半導體記憶體元件及其製備方法
CN114695347A (zh) 半导体元件及其制备方法
CN114038801A (zh) 半导体装置的形成方法
CN112447723A (zh) 半导体装置及其制造方法
US11735527B2 (en) Semiconductor device with graded porous dielectric structure
US20220059411A1 (en) Method for fabricating semiconductor device with porous dielectric structure
CN112447721B (zh) 半导体装置及其制造方法
US11217664B2 (en) Semiconductor device with porous dielectric structure
CN113410290A (zh) 半导体元件及其制备方法
CN113314525A (zh) 半导体元件及其制备方法
TWI802885B (zh) 具有石墨烯基元素的半導體元件及其製備方法
TWI786779B (zh) 具有多個臨界電壓的半導體元件及其製備方法
TWI803113B (zh) 具有墊層結構的半導體元件及其製備方法
TWI833530B (zh) 具有可程式設計結構之半導體元件的製備方法
US11302814B2 (en) Semiconductor device with porous dielectric structure and method for fabricating the same
US11616022B2 (en) Method for fabricating semiconductor device with porous insulating layers
TWI779816B (zh) 具有可程式化單元的半導體元件及其製備方法
US20240055521A1 (en) Semiconductor device and method for fabricating the same
CN116648063A (zh) 半导体元件的制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant