KR20150061161A - 실리콘-관통 비아들을 갖는 반도체 칩, 이를 포함하는 반도체 패키지, 및 이들의 제조 방법 - Google Patents

실리콘-관통 비아들을 갖는 반도체 칩, 이를 포함하는 반도체 패키지, 및 이들의 제조 방법 Download PDF

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electrode
separation pattern
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강신우
조성동
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삼성전자주식회사
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Abstract

실리콘-관통 비아들을 갖는 반도체 장치가 제공된다. 이 장치는 하부 반도체막, 매몰 절연막, 및 상부 반도체막을 구비하는 기판, 상부 반도체막에 형성된 전자 소자들, 기판을 관통하는 수직 전극들을 포함하는 수직 전극 구조체, 그리고, 평면적으로 볼 때 수직 전극 구조체를 둘러싸고 수직적으로 볼 때 상부 반도체막을 관통하여 매몰 절연막에 직접 접촉하는 전극 분리 패턴을 포함할 수 있다.

Description

실리콘-관통 비아들을 갖는 반도체 칩, 이를 포함하는 반도체 패키지, 및 이들의 제조 방법{SEMICONDUCTOR CHIP WITH THROUGH-SILICON VIAS, SEMICONDUCTOR PACKAGE INCLUDING THE SAME, AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 실리콘-관통 비아들을 갖는 반도체 칩 및 이를 포함하는 반도체 패키지에 관한 것이다.
실리콘-관통 비아들을 사용하는 수직 배선 구조가 제안되어 왔다. 상기 실리콘-관통 비아들을 사용함으로써, 반도체 칩들을 연결하는 배선의 길이를 줄일 수 있으며, 그 결과, 3차원 패키지의 성능을 향상시키는 것이 가능하다. 이에 더하여, 실리콘-관통 비아들 각각은 대략 수 마이크로 미터의 폭을 갖도록 형성되기 때문에, 수천 개의 실리콘-관통 비아들을 반도체 칩들 각각에 형성하는 것이 가능하다. 예를 들면, 실리콘-관통 비아들을 사용하여 100 Gbits/second 이상의 밴드폭을 구현하는 Wide I/O 기술들이 최근 제안되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 실리콘-관통 비아를 형성하는 공정에 의해 반도체 칩 내부의 회로들이 손상되는 것을 방지할 수 있는 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 실리콘-관통 비아를 형성하는 공정에 의한 반도체 칩 내부의 회로들의 손상을 방지할 수 있도록 구성된 반도체 칩 및 이를 포함하는 반도체 패키지를 제공하는 데 있다.
본 발명의 일부 실시예들에 따르면, 하부 반도체막, 매몰 절연막, 및 상부 반도체막을 구비하는 기판, 상기 상부 반도체막에 형성된 전자 소자들, 상기 기판을 관통하는 수직 전극들을 포함하는 수직 전극 구조체, 그리고, 평면적으로 볼 때 상기 수직 전극 구조체를 둘러싸고 수직적으로 볼 때 상기 상부 반도체막을 관통하여 상기 매몰 절연막에 직접 접촉하는 전극 분리 패턴을 포함하는 반도체 장치가 제공된다.
일부 실시예들에서, 상기 전극 분리 패턴은 상기 상부 반도체막보다 큰 두께를 갖도록 형성될 수 있다.
일부 실시예들에서, 상기 전자 소자들은 상기 매몰 절연막 및 상기 전극 분리 패턴에 의해 상기 하부 반도체막 및 상기 수직 전극 구조체로부터 각각 분리될 수 있다.
일부 실시예들에서, 상기 반도체 장치는 상기 전자 소자들이 배치될 활성영역들을 정의하는 소자 분리 패턴을 더 포함할 수 있다.
일부 실시예들에서, 상기 소자 분리 패턴은 상기 상부 반도체막을 관통하여 상기 매몰 절연막에 직접 접촉할 수 있다.
일부 실시예들에서, 상기 소자 분리 패턴은 상기 상부 반도체막보다 얇은 두께를 가질 수 있다.
일부 실시예들에서, 상기 전극 분리 패턴은 상기 소자 분리 패턴으로부터 이격되어 배치될 수 있다.
일부 실시예들에서, 상기 소자 분리 패턴은 상기 수직 전극 구조체 둘레에 배치되고, 상기 전극 분리 패턴은 상기 소자 분리 패턴을 관통할 수 있다.
일부 실시예들에서, 상기 전극 분리 패턴은 상기 수직 전극들 각각을 둘러싸는 복수의 섬-형태의 패턴들을 포함할 수 있다.
일부 실시예들에서, 상기 수직 전극들은 상기 기판의 범프 영역 내에 배치되고, 상기 전극 분리 패턴은 상기 범프 영역을 둘러싸는 적어도 하나의 폐곡선-형태의 패턴을 포함할 수 있다.
일부 실시예들에서, 상기 전극 분리 패턴은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중의 적어도 하나로 형성될 수 있다.
일부 실시예들에서, 상기 반도체 장치는 상기 상부 반도체막 상에 제공되는 층간 절연막을 더 포함할 수 있으며, 상기 전극 분리 패턴은 상기 매몰 절연막 및 상기 층간 절연막 사이에 위치할 수 있다. 본 발명의 일부 실시예들에 따르면, 반도체 장치의 제조 방법은 하부 반도체막, 매몰 절연막, 및 상부 반도체막을 구비하는 기판에 절연성 분리 구조체를 형성하고, 상기 상부 반도체막 상에 전자 소자들을 형성하고, 상기 기판 내에, 상기 매몰 절연막을 관통하는 수직 전극 구조체를 형성하는 것을 포함할 수 있다. 상기 절연성 분리 구조체를 형성하는 것은 상기 전자 소자들이 배치될 활성영역들을 정의하는 소자 분리 패턴을 형성하고, 상기 상부 반도체막을 관통하여 상기 매몰 절연막에 직접 접촉하는 전극 분리 패턴을 형성하는 것을 포함할 수 있다. 상기 전자 소자들을 상기 전극 분리 패턴에 의해 상기 수직 전극 구조체로부터 분리되고 상기 매몰 절연막에 의해 상기 하부 반도체막으로부터 분리될 수 있다.
일부 실시예들에서, 상기 전극 분리 패턴은 상기 매몰 절연막에 삽입되는 부분을 갖도록 상기 상부 반도체막보다 큰 두께를 갖도록 형성될 수 있다.
일부 실시예들에서, 상기 제조 방법은, 상기 수직 전극 구조체를 형성하기 전에, 상기 전자 소자들에 접속하는 콘택 플러그들을 형성하고, 상기 수직 전극 구조체를 형성한 후에, 상기 콘택 플러그들 및 상기 수직 전극 구조체에 연결되는 금속 배선들을 형성하는 것을 더 포함할 수 있다.
일부 실시예들에서, 상기 수직 전극 구조체를 형성하는 것은 플라즈마 식각을 통해 상기 기판의 상부면에 전극 홀들을 형성하고, 상기 전극 홀들의 내면들을 덮는 절연성 라이너를 형성하고, 상기 절연성 라이너가 형성된 상기 전극 홀들을 채우는 도전막을 형성하고, 상기 도전막을 식각하여 상기 절연성 라이너를 노출시키는 것을 포함할 수 있다. 상기 전자 소자들은 상기 매몰 절연막 및 상기 절연성 분리 구조체에 의해 상기 플라즈마 식각에서 발생하는 하전 입자들로부터 격리될 수 있다.
일부 실시예들에서, 상기 수직 전극 구조체는 상기 절연성 분리 구조체를 관통하도록 형성되어 상기 절연성 분리 구조체에 의해 상기 상부 반도체막으로부터 이격될 수 있다.
일부 실시예들에서, 상기 소자 분리 패턴은 상기 매몰 절연막으로부터 이격된 바닥면을 갖도록 형성되어, 상기 전극 분리 패턴보다 작은 두께를 가질 수 있다.
일부 실시예들에서, 상기 전극 분리 패턴은 상기 소자 분리 패턴으로부터 이격되어 형성될 수 있다.
일부 실시예들에서, 평면적으로 볼 때, 상기 전극 분리 패턴은 상기 소자 분리 패턴와 중접되도록 형성될 수 있다.
일부 실시예들에서, 상기 수직 전극 구조체는 범프 영역 내에 형성되는 복수의 수직 전극들을 포함하고, 상기 전극 분리 패턴은, 평면적으로 볼 때, 상기 범프 영역을 둘러싸는 적어도 하나의 폐곡선-형태의 패턴을 포함할 수 있다.
일부 실시예들에서, 상기 수직 전극 구조체는 범프 영역 내에 형성되는 복수의 수직 전극들을 포함하고, 상기 전극 분리 패턴은, 평면적으로 볼 때, 상기 수직 전극들 각각 둘러싸는 복수의 섬-형태의 패턴들을 포함할 수 있다.
일부 실시예들에서, 상기 제조 방법은 상기 수직 전극 구조체를 형성하기 전에, 상기 하부 반도체막의 두께를 줄이는 백그라인딩 공정을 실시하는 것을 더 포함할 수 있다.
일부 실시예들에서, 상기 전극 분리 패턴은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중의 적어도 하나로 형성될 수 있다.
일부 실시예들에서, 상기 제조 방법은, 상기 전자 소자들을 덮는 층간 절연막을 형성한 후, 상기 층간 절연막을 관통하여 상기 전자 소자들에 접속하는 콘택 플러그들을 형성하는 것을 더 포함할 수 있고, 상기 전극 분리 패턴은 상기 층간 절연막을 형성하기 전에 형성되어, 상기 층간 절연막과 상기 매몰 절연막 사이에 위치할 수 있다.
본 발명의 실시예들에 따르면, 매몰 절연막 및 전극 분리 패턴을 구비하는 반도체 장치가 제공된다. 상기 전극 분리 패턴은 기판을 관통하는 수직 전극들(예를 들면, 실리콘-관통 비아)과 상부 반도체막 상에 집적된 전자 소자들(예를 들면, 집적 회로)을 수평적으로 분리시킨다. 상기 매몰 절연막은 하부 반도체막과 상기 상부 반도체막을 수직적으로 분리시키기 때문에, 상기 전자 소자들은 상기 수직 전극들으로부터 수직한 방향에서도 분리될 수 있다. 이에 따라, 실리콘-관통 비아를 형성하는 공정에 의한 반도체 칩 내부의 회로들의 손상을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 일부를 도시하는 단면도이다.
도 2는 본 발명의 실시예들에 따르면 전극 분리 패턴의 수직적 구조의 한 예를 설명하기 위한 단면도이다.
도 3 내지 도 7은 상기 전극 분리 패턴의 가능한 수평적 배치들의 몇 가지 예들을 도시하는 사시도들이다.
도 8은 본 발명의 일부 실시예들에 따른 반도체 장치를 개략적으로 도시하는 평면도이다.
도 9 내지 도 14는 도 8의 일부를 확대하여 도시하는 평면도들이다.
도 15 내지 도 17은 본 발명에 따른 반도체 장치를 포함하는 반도체 패키지의 가능한 예들의 일부를 도시하는 단면도들이다.
도 18은 본 발명의 일부 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 순서도이다.
도 19 내지 도 27은 본 발명의 일부 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 단면도들이다.
도 28은 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 순서도이다.
도 29 내지 도 33은 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 단면도들이다.
도 34은 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 순서도이다.
도 35 내지 도 38은 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 단면도들이다.
도 39은 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 순서도이다.
도 40 내지 도 42은 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 단면도들이다.
도 43 및 도 44는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 일부를 도시하는 단면도이다.
도 1을 참조하면, 기판(100) 및 상기 기판(100)을 관통하는 수직 전극 구조체(150)를 포함하는 반도체 장치가 제공된다. 상기 기판(100)은 절연막 상에 제공된 반도체막을 포함할 수 있다. 예를 들면, 상기 기판(100)은 하부 반도체막(102), 매몰 절연막(104), 및 상부 반도체막(106)을 포함할 수 있다. 일부 실시예들에서, 상기 기판(100)은 에스오아이 웨이퍼일 수 있다.
상기 수직 전극 구조체(150)는 상기 기판(100)을 부분적으로 관통하는 복수의 수직 전극 홀들(99) 내에 배치된다. 예를 들면, 상기 수직 전극 구조체(150)는 상기 수직 전극 홀들(99)의 내벽을 덮는 절연성 라이너들(152) 및 상기 절연성 라이너들(152)이 형성된 상기 수직 전극 홀들(99)을 각각 채우는 복수의 수직 전극들(155)을 포함할 수 있다. 상기 절연성 라이너들(152)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물 중의 적어도 하나를 포함할 수 있다. 상기 수직 전극들(155)은 구리, 텅스텐, 또는 금속 질화물들 중의 적어도 하나를 포함할 수 있다.
상기 반도체 장치는 상기 상부 반도체막(106) 상에 형성되는 전자 소자들(140)(예를 들면, 트랜지스터, 커패시터, 다이오드, 또는 저항 소자 등) 및 상기 전자 소자들(140)을 연결하는 배선 구조체(160)를 더 포함할 수 있다. 상기 전자 소자들(140)은 상기 배선 구조체(160)를 통해 전기적으로 연결되어 집적 회로를 구성할 수 있다. 일부 실시예들에 따르면, 상기 집적 회로는 상기 반도체 장치가 휘발성 메모리 장치 또는 비휘발성 메모리 장치로서 기능하도록 구성될 수 있다. 또는, 상기 집적 회로는 상기 반도체 장치가 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 센서, 통신 칩, 컨트롤러, 또는 전자 소자를 구비하는 인터포저 등으로 기능하도록 구성될 수 있지만, 본 발명이 이들에 한정되는 것은 아니다.
일부 실시예들에 따르면, 상기 반도체 장치는 상기 상부 반도체막(106)내에 형성되는 절연성 분리 구조체를 포함할 수 있다. 상기 절연성 분리 구조체는, 예를 들면, 상기 전자 소자들(140)이 형성될 활성영역들을 정의하는 적어도 하나의 소자 분리 패턴(112) 및 상기 전자 소자들(140)과 상기 수직 전극 구조체(150) 사이에 제공되는 적어도 하나의 전극 분리 패턴(115)을 포함할 수 있다. 도 3 내지 도 7을 참조하여 아래에서 보다 상세하게 설명될 것처럼, 상기 소자 분리 패턴(112) 및 상기 전극 분리 패턴(115)은 동일한 공정 또는 별도의 공정들을 통해 동일한 깊이 또는 서로 다른 깊이들을 갖도록 형성될 수 있다.
평면적으로 볼 때, 상기 전극 분리 패턴(115)은 상기 수직 전극 구조체(150)를 둘러싸도록 형성될 수 있다. 일부 실시예들에 따르면, 상기 수직 전극 구조체(150)은 상기 전극 분리 패턴(115)을 관통하도록 형성될 수 있으며, 이 경우, 상기 전극 분리 패턴(115)은 상기 수직 전극 구조체(150)과 직접 접촉하면서 상기 수직 전극 구조체(150)를 둘러싸는 구조를 가질 수 있다. 다른 실시예들에 따르면, 상기 전극 분리 패턴(115)은 상기 수직 전극 구조체(150)으로부터 이격되어 상기 수직 전극 구조체(150)을 둘러쌀 수 있다. 상기 수직 전극 구조체(150)가 상기 전극 분리 패턴(115)에 의해 둘러싸이기 때문에, 평면적으로 볼 때, 상기 수직 전극 구조체(150)은 상기 전자 소자들(140)로부터 공간적으로 그리고 전기적으로 분리된다.
수직적으로 볼 때, 상기 전자 소자들(140)은 상기 매몰 절연막(104)에 의해 상기 하부 반도체막(102)으로부터 공간적으로 그리고 전기적으로 분리된다. 이에 따라, 상기 전자 소자들(140)과 상기 수직 전극 구조체(150)는 수평 및 수직 방향들 모두에서 절연성 물질에 의해 분리된다. 다시 말해, 반도체 물질(예를 들면, 도 1의 상기 하부 반도체막(102))이 상기 수직 전극 구조체(150)에 직접 접촉할 수 있지만, 상기 매몰 절연막(104)과 상기 전극 분리 패턴(115)은 그러한 반도체 물질과 상기 전자 소자들(140) 사이의 전기적 연결을 차단한다.
이러한 전기적 연결의 차단에 의해, 상기 전자 소자들(140)은 상기 수직 전극 구조체(150)의 형성 과정에서 유발되는 전기적 악영향으로부터 자유로울 수 있다. 예를 들면, 상기 매몰 절연막(104)과 상기 전극 분리 패턴(115)에 의해, 상기 수직 전극 홀들(99)를 형성하는 과정에서 발생할 수 있는 하전 입자들이 상기 전자 소자들(140) 또는 그들이 위치하는 상기 상부 반도체막(106)의 해당 부분으로 유입되는 것을 차단할 수 있다.
상기 반도체 장치는 상기 상부 반도체막(106) 상에 차례로 제공되는 층간절연막(120) 및 금속간 절연막(165)을 더 포함할 수 있다. 상기 층간 및 금속간 절연막들(120, 165) 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 저유전막들 중의 적어도 하나를 포함할 수 있다. 상기 층간 절연막(120) 내에는 상기 전자 소자들(140)에 연결되는 콘택 플러그들(CTP)이 배치된다. 상기 배선 구조체(160)는 상기 금속간 절연막(165) 내에 제공되는 복수의 금속층들을 포함할 수 있으며, 상기 콘택 플러그들(CTP)을 통해 상기 전자 소자들(140)에 전기적으로 연결된다. 상기 배선 구조체(160)를 구성하는 금속층들 중의 적어도 하나는, 도시된 것처럼, 상기 수직 전극(155)에 직접 접촉할 수 있다.
상기 금속간 절연막(165)의 상부면은 상부 보호막(168)으로 덮이고, 상기 하부 반도체막(102)의 하부면은 하부 보호막(188)으로 덮인다. 상기 상부 보호막(168)은 상기 배선 구조체(160)의 일부분을 노출시키도록 형성되고, 상기 하부 보호막(188)은 상기 수직 전극(155)의 일부분을 노출시키도록 형성된다. 상기 상부 보호막(168) 상에는 상부 언더-범프-메탈러지(UBM)(170)을 통해 상기 배선 구조체(160)의 노출된 부분에 연결되는 상부 연결 단자(175)가 배치되고, 상기 하부 보호막(188) 상에는 하부 UBM(190)을 통해 상기 수직 전극(155)의 노출된 부분에 연결되는 하부 연결 단자(195)가 배치된다.
도 2는 본 발명의 실시예들에 따르면 전극 분리 패턴의 수직적 구조의 한 예를 설명하기 위한 단면도이다.
도 2를 참조하면, 상기 전극 분리 패턴(115)은 상기 상부 반도체막(106)을 관통하여 상기 매몰 절연막(104)에 직접 접촉할 수 있다. 일부 실시예들에서, 상기 전극 분리 패턴(115)는 상기 상부 반도체막(106)의 두께(T1)보다 큰 두께(T2)를 갖도록 형성될 수 있다. 예를 들면, 상기 전극 분리 패턴(115)는 상기 매몰 절연막(104)의 상부면에 삽입되는 부분을 가질 수 있다. 이 경우, 상기 상부 반도체막(106)이 상기 전극 분리 패턴(115)과 상기 매몰 절연막(104) 사이에 잔존하는 것을 완전하게 방지할 수 있다. 이는 상기 수직 전극 구조체(150)와 상기 전자 소자들(140) 사이의 절연 특성을 향상시킬 수 있다.
도 3 내지 도 7은 상기 전극 분리 패턴의 가능한 수평적 배치들의 몇가지 예들을 도시하는 사시도들이다.
상기 전극 분리 패턴(115)은 상기 전자 소자들(140)이 배치되는 회로 영역(CR)과 상기 수직 전극 구조체(150) 사이에 제공될 수 있다. 예를 들면, 상기 수직 전극 구조체(150)은 도 3 내지 도 5에 도시된 것처럼 상기 전극 분리 패턴(115)을 관통하도록 형성되거나, 도 6 및 도 7에 도시된 것처럼 상기 전극 분리 패턴(115)으로부터 이격되어 상기 전극 분리 패턴(115)에 의해 둘러싸일 수 있다.
수직적 깊이에 있어서, 도 3에 도시된 것처럼, 상기 전극 분리 패턴(115)은 상기 소자 분리 패턴(112)과 실질적으로 동일한 깊이로 형성될 수 있다. 예를 들면, 상기 전극 분리 패턴(115)과 상기 소자 분리 패턴(112)은 동일한 패터닝 공정을 이용하여 형성될 수 있으며, 이 경우, 이들은 물질 및 깊이에 있어서 실질적으로 동일할 수 있다.
또는, 도 4 내지 도 7에 도시된 것처럼, 상기 전극 분리 패턴(115)은 상기 소자 분리 패턴(112)과 다른 깊이로 형성될 수 있다. 예를 들면, 상기 전극 분리 패턴(115)과 상기 소자 분리 패턴(112)은 서로 다른 패터닝 공정을 이용하여 형성될 수 있다. 일부 실시예들에서, 상기 전극 분리 패턴(115)은 상기 소자 분리 패턴(112)을 형성한 후에 형성될 수 있지만, 다른 실시예들에서는, 상기 전극 분리 패턴(115)은 상기 소자 분리 패턴(112)을 형성하기 전에 형성될 수 있다.
상기 소자 분리 패턴(112)은, 도 4 내지 도 7에 도시된 것처럼, 상기 매몰 절연막(104)으로부터 이격된 바닥면을 갖도록 상기 상부 반도체막(106)의 상부 영역에 형성될 수 있다. 이와 달리, 상기 전극 분리 패턴(115)은 상기 상부 반도체막(106)을 관통하여 상기 매몰 절연막(104)에 직접 접촉하도록 형성될 수 있다. 예를 들면, 상기 전극 분리 패턴(115)은 도 2에 도시된 것처럼 상기 매몰 절연막(104)에 삽입되는 부분을 갖도록 형성될 수 있다.
상술한 것처럼, 상기 전극 분리 패턴(115)과 상기 소자 분리 패턴(112)이 서로 다른 패터닝 공정을 이용하여 형성될 경우, 상기 전극 분리 패턴(115)은 상기 소자 분리 패턴(112)과 중첩되도록 형성될 수 있다. 예를 들면, 도 4에 도시된 것처럼, 상기 전극 분리 패턴(115)은 상기 소자 분리 패턴(112)을 관통하도록 형성되고, 상기 수직 전극 구조체(150)은 상기 소자 분리 패턴(112) 및 상기 전극 분리 패턴(115)을 관통하도록 형성될 수 있다.
일부 실시예들에서, 도 6 및 도 7에 도시된 것처럼, 상기 소자 분리 패턴(112)은 상기 수직 전극 구조체(150)을 둘러싸도록 형성되는 부분과 상기 회로 영역(CR)을 둘러싸도록 형성되는 다른 부분을 포함할 수 있고, 상기 전극 분리 패턴(115)은 상기 소자 분리 패턴(112)의 이러한 두 부분들 사이에 형성될 수 있다. 다른 실시예들에 따르면, 평면적으로 볼 때, 상기 전극 분리 패턴(115)은 다중 폐곡선들을 형성하는 복수의 패턴들을 포함할 수 있다. 예를 들면, 도 6 및 도 7에서, 상기 수직 전극 구조체(150)에 인접하는 상기 소자 분리 패턴(112)은 도 2를 참조하여 설명된 상기 전극 분리 패턴(115)의 구조를 갖도록 변형될 수 있다.
지금까지는, 하나의 수직 전극(155)에 대한 상기 전극 분리 패턴(115)의 평면적 배치가 설명되었다. 아래에서는, 복수의 수직 전극들(155)을 포함하는 상기 수직 전극 구조체(150)에 대한 상기 전극 분리 패턴(115)의 평면적 배치가 도 8 내지 도 14를 참조하여 보다 상세하게 설명될 것이다.
도 8은 본 발명의 일부 실시예들에 따른 반도체 장치를 개략적으로 도시하는 평면도이고, 도 9 내지 도 14는 도 8의 일부(R1)를 확대하여 도시하는 평면도들이다.
일부 실시예들에 따르면, 반도체 장치는 복수의 셀 어레이 영역들(CAR) 및 이들 상기 셀 어레이 영역들(CAR) 사이 또는 주위에 배치되는 적어도 하나의 범프 영역(BPR)을 포함할 수 있다. 상기 셀 어레이 영역들(CAR)은 상기 기판(100) 상에 2차원 또는 3차원으로 집적된 메모리 셀들을 포함하도록 구성될 수 있다. 즉, 이 실시예에 따른 반도체 장치는 메모리 장치로서 기능할 수 있다. 하지만, 본 발명의 실시예들이, 본 발명에 대한 보다 나은 이해를 위해 예시적으로 설명되는, 이러한 메모리 장치에 한정되는 것은 아니다.
도 9 내지 도 14에 도시된 것처럼, 상기 범프 영역(BPR) 내에는 복수의 수직 전극들(155)을 포함하는 상기 수직 전극 구조체(150)가 배치될 수 있다. 일부 실시예들에 따르면, 상기 절연성 분리 구조체는, 도 9 및 도 13에 도시된 것처럼, 상기 수직 전극들(155) 각각을 둘러싸는 복수의 전극 분리 패턴들(115)을 포함할 수 있다. 예를 들면, 상기 전극 분리 패턴들(115) 각각은 섬 모양을 갖도록 배치되고, 상기 수직 전극들(155) 각각은 상기 전극 분리 패턴들(115) 중의 상응하는 하나를 관통하도록 형성될 수 있다.
다른 실시예들에 따르면, 상기 절연성 분리 구조체는, 도 11 및 도 14에 도시된 것처럼, 상기 복수의 수직 전극들(155)을 둘러싸는 적어도 하나의 전극 분리 패턴(115)을 포함할 수 있다. 예를 들면, 상기 전극 분리 패턴(115)은, 도 11에 도시된 것처럼, 상기 수직 전극들(155) 각각 또는 적어도 하나로부터 이격된 그물 모양을 갖도록 형성될 수 있다. 또는, 상기 전극 분리 패턴(115)은, 도 14에 도시된 것처럼, 상기 수직 전극 구조체(150)에 접촉하면서 이를 둘러싸는 하나의 패턴일 수 있다.
또 다른 실시예들에 따르면, 상기 절연성 분리 구조체는, 도 10 내지 도 13에 도시된 것처럼, 상기 수직 전극들(155)로부터는 이격되어 상기 범프 영역(BPR)을 둘러싸는, 적어도 하나의 폐곡선 형태의 전극 분리 패턴(115)을 포함할 수 있다. 예를 들면, 상기 전극 분리 패턴(115)은, 도 11에 도시된 것처럼, 그물 모양의 구조를 갖도록 제공되거나, 복수의 상기 전극 분리 패턴들(115)이, 도 12에 도시된 것처럼, 다중 폐곡선들을 구성하면서 상기 범프 영역(BPR)의 둘레에 제공될 수 있다.
지금까지는, 칩-레벨 반도체 장치(이하, 반도체 칩)가 도 1 내지 도 14를 참조하여 설명되었다. 아래에서는, 복수의 반도체 칩들을 포함하는 패키지-레벨 반도체 장치(이하, 반도체 패키지)의 가능한 예들의 일부가 도 15 내지 도 17을 참조하여 간략하게 설명될 것이다.
도 15를 참조하면, 일부 실시예들에서, 반도체 패키지는 패키지 기판(PS) 및 상기 패키지 기판(PS) 상에 차례로 적층된 복수의 메모리 반도체 칩들(M1-M8)을 포함할 수 있다. 다시 말해, 이 실시예들에 따른 상기 반도체 패키지는 '메모리-칩 스택킹'이라 불리는 패키지 구조를 갖도록 구성될 수 있다. 상기 메모리 반도체 칩들(M1-M8) 각각 또는 적어도 하나는 도 1 내지 도 14를 참조하여 설명된 상기 반도체 칩들 중의 하나와 동일한 기술적 특징들을 갖도록 구성될 수 있다. 예를 들면, 상기 메모리 반도체 칩들(M1-M8)주의 적어도 하나의 일부분(P2)은 도 1를 참조하여 설명된 상기 수직 전극 구조체(150) 및 상기 절연성 분리 구조체를 갖도록 구성될 수 있다. 상기 메모리 반도체 칩들(M1-M8)은 상기 패키지 기판(PS)의 하부면에 제공되는 연결 단자들(SB)(예를 들면, 솔더 볼들)를 통해 다른 전자 장치에 부착 또는 연결될 수 있다.
도 16 및 도 17을 참조하면, 반도체 패키지는 패키지 기판(PS) 및 상기 패키지 기판(PS) 상에 차례로 적층된 복수의 반도체 칩들을 포함할 수 있다. 예를 들면, 상기 반도체 칩들은 적어도 하나의 로직 반도체 칩(LSC) 및 적어도 하나의 메모리 반도체 칩(MSC)을 포함할 수 있다. 도 16에 도시된 것처럼, 상기 로직 및 메모리 반도체 칩들(LSC 및 MSC)은 서로 다른 레벨들(Level 2 및 Level 3)에 수직하게 적층될 수 있다. 상기 메모리 반도체 칩들(MSC)이 상기 로직 반도체 칩(LSC) 상에 적층될 수 있지만, 이들의 적층 순서는 바뀔 수 있다. 또는, 도 17에 도시된 것처럼, 상기 로직 및 메모리 반도체 칩들(LSC 및 MSC)은, 예를 들면, 실리콘 관통 비아를 갖는 능동 또는 수동 인터포저(ITP) 상에 수평적으로 배열될 수 있다.
상기 메모리 반도체 칩(MSC)은 도 1 내지 도 14를 참조하여 설명된 상기 반도체 칩들 중의 하나와 동일한 기술적 특징들을 갖도록 구성될 수 있다. 예를 들면, 상기 메모리 반도체 칩(MSC) 중의 적어도 하나의 일부분(P2)은 도 1를 참조하여 설명된 상기 수직 전극 구조체(150) 및 상기 절연성 분리 구조체를 갖도록 구성될 수 있다. 이에 더하여, 상기 로직 반도체 칩(LSC) 역시 도 1 내지 도 14를 참조하여 설명된 상기 반도체 칩들 중의 하나와 동일한 기술적 특징들을 갖도록 구성될 수 있다. 다시 말해, 상기 로직 반도체 칩(LSC) 역시 도 1를 참조하여 설명된 상기 수직 전극 구조체(150) 및 상기 절연성 분리 구조체를 갖도록 구성될 수 있다. 한편, 앞에서, 메모리 반도체 칩이 도 1 내지 도 14를 참조하여 설명되었지만, 도 1 내지 도 14를 참조하여 설명된 기술적 특징들을 갖도록 상기 로직 반도체 칩(LSC)를 구성하는 것은 이 분야에 종사하는 통상의 지식을 가진 자에 의해 용이하게 이루어질 수 있다. 따라서, 상기 로직 반도체 칩(LSC)에서의 이러한 기술적 특징에 대한 설명은 생략한다.
상기 메모리 반도체 칩(M1-M8 또는 MSC)은 휘발성 메모리 소자들(예를 들면, DRAM 또는 SRAM) 또는 비휘발성 메모리 소자들(예를 들면, 이이피롬(Electrically-Erasable Programmable Read-Only Memory: EEPROM), 플래시 메모리 (FLASH memory), Magnetic RAM (MRAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM (CBRAM), Ferroelectric RAM (FeRAM), 상변화 RAM (PRAM), 저항성 메모리 (ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM (PoRAM), 나노 부유 게이트 메모리 (Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)) 중의 한가지 유형일 수 있다.
상기 로직 반도체 칩(LSC)은 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 센서, 통신 칩, 컨트롤러, 또는 전자 소자를 구비하는 인터포저 등일 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
도 18은 본 발명의 일부 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 순서도이고, 도 19 내지 도 27은 본 발명의 일부 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 단면도들이다.
도 18 및 도 19를 참조하면, 기판(100) 상에 절연성 분리 구조체를 형성한다(S1). 상기 기판(100)은 절연막 상에 제공된 반도체막을 포함할 수 있다. 예를 들면, 상기 기판(100)은 하부 반도체막(102), 매몰 절연막(104), 및 상부 반도체막(106)을 포함할 수 있다. 일부 실시예들에서, 상기 기판(100)은 에스오아이 웨이퍼일 수 있다.
상기 절연성 분리 구조체는, 예를 들면, 상기 전자 소자들(140)이 형성될 활성영역들을 정의하는 적어도 하나의 상기 소자 분리 패턴(112) 및 상기 전자 소자들(140)과 상기 수직 전극 구조체(150) 사이에 제공되는 적어도 하나의 상기 전극 분리 패턴(115)을 포함할 수 있다. 상기 전자 소자들(140)은 트랜지스터, 커패시터, 다이오드, 또는 저항 소자 등일 수 있다. 상기 전극 분리 패턴(115)은 상기 상부 반도체막(106)을 관통하도록 형성됨으로써, 상기 매몰 절연막(104)에 직접 접촉할 수 있다. 일부 실시예들에서, 상기 전극 분리 패턴(115)는 도 2에 도시된 것처럼 상기 상부 반도체막(106)의 두께(T1)보다 큰 두께(T2)를 갖도록 형성될 수 있다. 예를 들면, 상기 전극 분리 패턴(115)는 상기 매몰 절연막(104)의 상부면에 삽입되는 부분을 가질 수 있다.
일부 실시예들에 따르면, 상기 소자 분리 패턴(112) 및 상기 전극 분리 패턴(115)은 동일한 공정을 이용하여 형성될 수 있다. 이 경우, 상기 소자 분리 패턴(112) 및 상기 전극 분리 패턴(115)은, 도 19에 도시된 것처럼, 동일한 깊이로 형성될 수 있다. 이에 더하여, 이 경우, 상기 소자 분리 패턴(112) 및 상기 전극 분리 패턴(115)은 동일한 물질로 형성될 수 있다. 예를 들면, 상기 소자 분리 패턴(112) 및 상기 전극 분리 패턴(115)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물 중의 적어도 하나를 포함할 수 있다.
다른 실시예들에 따르면, 상기 소자 분리 패턴(112) 및 상기 전극 분리 패턴(115)은 별도의 공정들을 통해 형성될 수 있다. 이 경우, 도 4 내지 도 7을 참조하여 설명된 것처럼, 상기 소자 분리 패턴(112) 및 상기 전극 분리 패턴(115)은 서로 다른 깊이들을 갖도록 형성될 수 있으며, 서로 중첩되거나 이격되어 형성될 수 있다.
도 18 및 도 20을 참조하면, 상기 상부 반도체막(106) 상에 상기 전자 소자들(140) 및 상기 전자 소자들(140)에 연결되는 콘택 플러그들(CTP)을 형성한다(S2). 상기 전자 소자들(140)은 상기 상부 반도체막(106)에 정의된 상기 활성 영역들 상에 형성될 수 있다. 일부 실시예들에서, 상기 전자 소자들(140) 각각은 게이트 전극 및 상기 게이트 전극의 양측에 형성된 소오스/드레인 영역들을 포함하는 트랜지스터들일 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 상기 콘택 플러그들을 형성하는 단계는 상기 전자 소자들(140)을 덮는 층간절연막(120)을 형성하고, 상기 층간절연막(120)을 패터닝하여 상기 게이트 전극 및 상기 소오스/드레인 영역들을 노출시키는 콘택 홀들을 형성한 후, 상기 콘택 홀들을 채우는 도전막을 형성하는 단계를 포함할 수 있다.
도 18 및 도 21을 참조하면, 상기 기판(100) 내에 삽입되는 상기 수직 전극 구조체(150)를 형성한다. 상기 수직 전극 구조체(150)는 상기 층간절연막(120), 상기 상부 반도체막(106), 및 상기 매몰 절연막(104)을 관통하도록 형성될 수 있다. 예를 들면, 상기 수직 전극 구조체(150)는 상기 하부 반도체막(102)에 부분적으로 삽입되는 부분을 갖도록 형성될 수 있다.
상기 수직 전극 구조체(150)를 형성하는 단계는 상기 기판(100)을 부분적으로 관통하는 상기 수직 전극 홀들(99)을 형성하고, 상기 수직 전극 홀들(99)의 내벽을 콘포말하게 덮는 절연성 라이너들(152)을 형성하고, 상기 절연성 라이너들(152)이 형성된 상기 수직 전극 홀들(99)을 채우는 상기 수직 전극들(155)을 형성하는 것을 포함한다. 상기 수직 전극 홀들(99) 각각 또는 상기 수직 전극들(155) 각각은 대략 수 마이크로 미터의 폭 및 대략 수십 마이크로미터의 깊이를 갖도록 형성될 수 있다.
상기 수직 전극 홀들(99)은 반응성 이온 식각(RIE) 기술을 이용하여 형성될 수 있으며, 이 경우, 하전 입자들이 상기 수직 전극 홀들(99) 주위에 생성될 수 있다. 이러한 하전 입자들이 상기 전자 소자들(140)로 침투할 경우, 상기 전자 소자들(140)의 특성을 열화시킬 수 있다. 하지만, 본 발명의 실시예들에 따르면, 상기 매몰 절연막(104) 및 상기 전극 분리 패턴(115)에 의해 이러한 문제들은 예방될 수 있다.
보다 구체적으로, 평면적으로 볼 때, 상기 전극 분리 패턴(115)은 상기 수직 전극 구조체(150)를 둘러싸도록 형성될 수 있다. 예를 들면, 상기 전극 분리 패턴(115)은 도 3 내지 도 14를 참조하여 예시적으로 도시된 다양한 수평적 배치 구조들을 갖도록 형성될 수 있다. 이에 따라, 상기 수직 전극 구조체(150)은 상기 전자 소자들(140)로부터 공간적으로 그리고 전기적으로 분리된다. 또한, 수직적으로 볼 때, 상기 전자 소자들(140)은 상기 매몰 절연막(104)에 의해 상기 하부 반도체막(102)으로부터 공간적으로 그리고 전기적으로 분리된다. 이처럼, 상기 매몰 절연막(104) 및 상기 전극 분리 패턴(115)은 수직적으로 그리고 수평적으로 상기 하전 입자들의 침투를 방지할 수 있기 때문에, 상기 하전 입자들에 의한 상기 전자 소자들(140)의 특성에서의 열화는 예방될 수 있다.
상기 절연성 라이너들(152)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물 중의 적어도 하나로 또는 이들을 포함하도록 형성될 수 있다. 상기 수직 전극들(155)은, 이에 한정되는 것은 아니지만, 전기 도금 또는 증착 기술을 사용하여 형성될 수 있다. 예를 들면, 상기 수직 전극들(155)을 형성하는 것은 상기 절연성 라이너들(152)이 형성된 상기 수직 전극 홀들(99)의 내벽들을 덮는 씨드막을 형성한 후, 상기 씨드막을 전극으로 사용하는 전기 도금 공정을 실시하는 것을 포함할 수 있다. 상기 전기 도금 공정의 결과로서, 상기 절연성 라이너들(152)이 형성된 상기 수직 전극 홀들(99)은 도전성 물질(예를 들면, 구리)로 채워질 수 있다. 이후, 예를 들면, 화학적-기계적 연마 공정을 사용하여, 상기 도전성 물질을 평탄화 식각함으로써, 상기 콘택 플러그들(CTP)의 상부면들을 노출시킨다.
도 18 및 도 22을 참조하면, 상기 수직 전극 구조체(150)가 형성된 결과물 상에, 배선 구조체(160) 및 상기 배선 구조체(160)를 지지하는 금속간 절연막(165)를 형성한다(S4). 상기 배선 구조체(160)는 다층 금속막 구조로 제공되는 복수의 금속 패턴들을 포함할 수 있다. 이후, 상기 배선 구조체(160) 및 상기 금속간 절연막(165)을 덮는 상부 보호막(168)을 형성할 수 있다. 상기 상부 보호막(168)은 실리콘 산화물, 실리콘 질화물 또는 그들의 조합, 또는 폴리이미드와 같은 고분자막으로 형성될 수 있다.
이어서, 도 18 및 도 23에 도시한 것처럼, 상기 배선 구조체(160)에 접속하는 상부 연결 단자들(175)을 형성한다(S5). 상기 상부 연결 단자들(175)과 상기 배선 구조체(160) 사이에는 상부 언더-범프-메탈러지(UBM)(170)가 더 형성될 수 있다. 일부 실시예들에 따르면, 상기 상부 연결 단자들(175)은 C4 범프들 또는 마이크로 범프들일 수 있다. 이후, 케리어(185)가 접착막(180)을 이용하여 상기 상부 연결 단자들(175)가 제공된 상기 상부 보호막(168) 상에 부착된다.
이후, 도 18 및 도 24에 도시된 것처럼, 상기 기판(100)의 두께를 줄이는 백그라인딩 공정을 실시한다(S6). 상기 백그라인딩 공정은 화학 기계적 연마, 그라인딩, 혹은 이들의 조합을 이용하여 실시될 수 있다. 상기 수직 전극들(155)이 구리를 포함할 경우, 상기 백그라인딩 공정은 상기 수직 전극들(155)의 하단들이 노출되지 않도록 실시될 수 있다. 예를 들면, 상기 백그라인딩 공정은 상기 수직 전극들(155) 상에 상기 하부 반도체막(102)이 소정의 두께로 남도록 실시될 수 있다.
도 18 및 도 25에 도시된 것처럼, 상기 기판(100)의 뒷면(102b)을 리세스하여 상기 수직 전극 구조체(150)의 상기 하단들을 노출시킨 후, 그 결과물을 덮는 하부 보호막(188)을 형성한다(S7). 상기 뒷면(102b)의 리세스는 상기 하부 반도체막(102) 및 상기 절연성 라이너(152)를 식각하여 상기 수직 전극들(155)의 상기 하단들을 노출시키도록 실시될 수 있다. 일부 실시예들에 따르면, 상기 뒷면(102b)의 리세스는 습식 또는 건식 식각 공정을 이용하여 실시할 수 있다. 상기 하부 보호막(188)은 실리콘 산화물, 실리콘 질화물 또는 그들의 조합, 또는 폴리이미드와 같은 고분자막으로 형성될 수 있다.
도 18 및 도 26을 참조하면, 상기 하부 보호막(188)을 식각하여 상기 수직 전극들(155)의 상기 하단들을 노출시킨 후, 상기 수직 전극들(155)의 상기 노출된 하단들 상에 하부 연결 단자들(195)을 형성한다(S8). 상기 하부 연결 단자들(195)과 상기 수직 전극들(155) 사이에는 상기 하부 UBM(190)이 더 형성될 수 있다. 일부 실시예들에 따르면, 상기 하부 연결 단자들(195)은 C4 범프들 또는 마이크로 범프들일 수 있다.
이후, 도 18 및 도 27에 도시된 것처럼, 상술한 과정을 통해 준비된 반도체 칩을 하부 구조체(1001) 상에 실장된다(S9). 상기 하부 구조체(1001)는 상기 패키지 기판(PS), 상기 인터포저(ITP), 또는, 동종 또는 이종의, 다른 반도체 칩일 수 있다. 이에 더하여, 상술한 과정을 통해 준비된 반도체 칩 상에는 상부 구조체(1002)가 더 실장될 수 있다. 상기 상부 구조체(1002)는, 동종 또는 이종의, 다른 반도체 칩일 수 있다.
도 18 내지 도 27을 참조하여 설명된 제조 방법은, 본 발명이 적용될 수 있는, 페이스-투-백 비아-미들 제조 공정의 한 예이다. 즉, 이 실시예에 있어서, 상기 수직 전극 구조체(150)는 상기 콘택 플러그들(CTP)과 상기 배선 구조체(160)를 형성하는 단계들 사이에 형성되고, 상기 반도체 칩은 상기 전자 소자들(140)이 상하로 뒤집어지도록 상기 하부 구조체(1001) 상에 부착된다. 아래에서는, 도 28 내지 도 33을 참조하여, 본 발명이 적용될 수 있는, 페이스-투-페이스 비아-미들 제조 공정의 한 예가 간략하게 설명될 것이다. 도 28은 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 순서도이고, 도 29 내지 도 33은 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 단면도들이다. 설명의 간결함을 위해, 도 18 내지 도 27의 실시예와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 28을 참조하면, 상기 수직 전극 구조체(150)는 상기 콘택 플러그들(CTP)과 상기 배선 구조체(160)를 형성하는 단계들 사이에 형성될 수 있다. 즉, 상기 수직 전극 구조체(150)는 상기 백그라인딩 공정(S6)을 실시하기 전에 형성될 수 있다. 따라서, 이 실시예에 따른 반도체 장치는 비아-미들 방식으로 제조될 수 있다.
또한, 도 28 내지 도 31에 도시된 것처럼, 상기 하부 연결 단자들(195)을 형성(S8)하기 전에, 상기 백그라인딩 공정(S6), 상기 뒷면(102b)의 리세스 및 상기 하부 보호막(188)의 형성(S7)이 차례로 실시될 수 있다. 이 실시예에 따르면, 도 31 및 도 32에 도시된 것처럼, 상기 하부 연결 단자들(195)이 형성된 후, 상기 상부 연결 단자들(175)이 형성될 수 있다. 이에 따라, 도 33에 도시된 것처럼, 상기 반도체 칩은 상기 하부 구조체(1001) 상에 페이스-투-페이스 방식으로 실장될 수 있다.
아래에서는, 도 34 내지 도 38을 참조하여, 본 발명이 적용될 수 있는, 페이스-투-백 비아-라스트 제조 공정의 한 예가 간략하게 설명될 것이다. 도 34은 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 순서도이고, 도 35 내지 도 38은 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 단면도들이다. 설명의 간결함을 위해, 도 18 내지 도 27의 실시예와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 34를 참조하면, 상기 수직 전극 구조체(150)는 상기 배선 구조체(160)를 형성한 이후에 (예를 들면, 상기 백그라인딩 공정(S6) 이후에) 형성된다. 이처럼, 상기 반도체 칩의 전단 공정이 완료된 후 상기 수직 전극 구조체(150)가 형성되기 때문에, 이 실시예에 따른 반도체 장치는 비아-라스트 방식으로 제조될 수 있다.
보다 구체적으로, 도 35에 도시된 것처럼, 상기 배선 구조체(160) 및 상기 층간절연막(120)이 상기 수직 전극 구조체(150)가 제공되지 않은 상기 기판(100) 상에 형성된다. 이어서, 도 36 내지 도 38에 도시된 것처럼, 상기 상부 연결 단자들(175)의 형성(S5) 및 상기 백그라인딩 공정(S6)이 차례로 실시된 후, 상기 수직 전극 구조체(150)가 형성된다. 상기 수직 전극 구조체(150)의 형성(S3) 이후의 후속 단계들은 도 26 및 도 27을 참조하여 설명된 앞선 실시예와 동일하게 실시될 수 있다. 이에 따라, 도 27에 도시된 것처럼, 상기 반도체 칩은 상기 하부 구조체(1001) 상에 페이스-투-백 방식으로 실장될 수 있다
아래에서는, 도 34 내지 도 38을 참조하여, 본 발명이 적용될 수 있는, 페이스-투-페이스 비아-라스트 제조 공정의 한 예가 간략하게 설명될 것이다. 도 39은 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 순서도이고, 도 40 내지 도 42은 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 단면도들이다. 설명의 간결함을 위해, 도 18 내지 도 27의 실시예와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 39 내지 도 42를 참조하면, 상기 배선 구조체(160)를 형성한 후, 상기 백그라인딩 공정(S6), 상기 수직 전극 구조체(150)의 형성 단계(S3), 및 상기 하부 연결 단자들(195)의 형성 단계(S8)가 차례로 실시될 수 있다. 도 42에 도시된 것처럼, 상기 하부 연결 단자들(195)의 형성 단계(S8) 이후의 후속 단계들은 도 32 및 도 33을 참조하여 설명된 앞선 실시예와 동일하게 실시될 수 있다. 이에 따라, 도 33에 도시된 것처럼, 상기 반도체 칩은 상기 하부 구조체(1001) 상에 페이스-투-페이스 방식으로 실장될 수 있다.
도 43 및 도 44는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 43을 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 44을 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
99: 수직 전극 홀 100: 기판
102: 하부 반도체막 104: 매몰 절연막
106: 상부 반도체막 112: 소자 분리 패턴
115: 전극 분리 패턴 120: 층간 절연막
140: 전자 소자 150: 수직 전극 구조체
152: 절연성 라이너 155: 수직 전극
160: 배선 구조체 165: 금속간 절연막
170: 상부 UBM 175: 상부 연결 단자
180: 접착막 185: 케리어
190: 하부 UBM 195: 하부 연결 단자
1001: 하부 구조체 1002: 상부 구조체
BPR: 범프 영역 CAR: 셀 어레이 영역
SB: 솔더 범프 PS: 패키지 기판

Claims (25)

  1. 하부 반도체막, 매몰 절연막, 및 상부 반도체막을 구비하는 기판;
    상기 상부 반도체막에 형성된 전자 소자들;
    상기 기판을 관통하는 수직 전극들을 포함하는 수직 전극 구조체; 및
    평면적으로 볼 때 상기 수직 전극 구조체를 둘러싸고 수직적으로 볼 때 상기 상부 반도체막을 관통하여 상기 매몰 절연막에 직접 접촉하는 전극 분리 패턴을 포함하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 전극 분리 패턴은 상기 상부 반도체막보다 큰 두께를 갖도록 형성되는 반도체 장치.
  3. 청구항 1에 있어서,
    상기 전자 소자들은 상기 매몰 절연막 및 상기 전극 분리 패턴에 의해 상기 하부 반도체막 및 상기 수직 전극 구조체로부터 각각 분리된 반도체 장치.
  4. 청구항 1에 있어서,
    상기 전자 소자들이 배치될 활성영역들을 정의하는 소자 분리 패턴을 더 포함하는 반도체 장치.
  5. 청구항 4에 있어서,
    상기 소자 분리 패턴은 상기 상부 반도체막을 관통하여 상기 매몰 절연막에 직접 접촉하는 반도체 장치.
  6. 청구항 4에 있어서,
    상기 소자 분리 패턴은 상기 상부 반도체막보다 얇은 두께를 갖는 반도체 장치.
  7. 청구항 6에 있어서,
    상기 전극 분리 패턴은 상기 소자 분리 패턴으로부터 이격되어 배치되는 반도체 장치.
  8. 청구항 6에 있어서,
    상기 소자 분리 패턴은 상기 수직 전극 구조체 둘레에 배치되고,
    상기 전극 분리 패턴은 상기 소자 분리 패턴을 관통하는 반도체 장치.
  9. 청구항 1에 있어서,
    상기 전극 분리 패턴은 상기 수직 전극들 각각을 둘러싸는 복수의 섬-형태의 패턴들을 포함하는 반도체 장치.
  10. 청구항 1에 있어서,
    상기 수직 전극들은 상기 기판의 범프 영역 내에 배치되고, 상기 전극 분리 패턴은 상기 범프 영역을 둘러싸는 적어도 하나의 폐곡선-형태의 패턴을 포함하는 반도체 장치.
  11. 청구항 1에 있어서,
    상기 전극 분리 패턴은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중의 적어도 하나로 형성되는 반도체 장치.
  12. 청구항 1에 있어서,
    상기 상부 반도체막 상에 제공되는 층간 절연막을 더 포함하되,
    상기 전극 분리 패턴은 상기 매몰 절연막 및 상기 층간 절연막 사이에 위치하는 반도체 장치.
  13. 하부 반도체막, 매몰 절연막, 및 상부 반도체막을 구비하는 기판에 절연성 분리 구조체를 형성하고,
    상기 상부 반도체막 상에 전자 소자들을 형성하고,
    상기 기판 내에, 상기 매몰 절연막을 관통하는 수직 전극 구조체를 형성하는 것을 포함하고,
    상기 절연성 분리 구조체를 형성하는 것은
    상기 전자 소자들이 배치될 활성영역들을 정의하는 소자 분리 패턴을 형성하고,
    상기 상부 반도체막을 관통하여 상기 매몰 절연막에 직접 접촉하는 전극 분리 패턴을 형성하는 것을 포함하되,
    상기 전자 소자들을 상기 전극 분리 패턴에 의해 상기 수직 전극 구조체로부터 분리되고 상기 매몰 절연막에 의해 상기 하부 반도체막으로부터 분리되는 반도체 장치의 제조 방법.
  14. 청구항 13에 있어서,
    상기 전극 분리 패턴은 상기 매몰 절연막에 삽입되는 부분을 갖도록 상기 상부 반도체막보다 큰 두께를 갖도록 형성되는 반도체 장치의 제조 방법.
  15. 청구항 13에 있어서,
    상기 수직 전극 구조체를 형성하기 전에, 상기 전자 소자들에 접속하는 콘택 플러그들을 형성하고,
    상기 수직 전극 구조체를 형성한 후에, 상기 콘택 플러그들 및 상기 수직 전극 구조체에 연결되는 금속 배선들을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  16. 청구항 13에 있어서,
    상기 수직 전극 구조체를 형성하는 것은
    플라즈마 식각을 통해 상기 기판의 상부면에 전극 홀들을 형성하고,
    상기 전극 홀들의 내면들을 덮는 절연성 라이너를 형성하고,
    상기 절연성 라이너가 형성된 상기 전극 홀들을 채우는 도전막을 형성하고,
    상기 도전막을 식각하여 상기 절연성 라이너를 노출시키는 것을 포함하되,
    상기 전자 소자들은 상기 매몰 절연막 및 상기 절연성 분리 구조체에 의해 상기 플라즈마 식각에서 발생하는 하전 입자들로부터 격리되는 반도체 장치의 제조 방법.
  17. 청구항 13에 있어서,
    상기 수직 전극 구조체는 상기 절연성 분리 구조체를 관통하도록 형성되어 상기 절연성 분리 구조체에 의해 상기 상부 반도체막으로부터 이격되는 반도체 장치의 제조 방법.
  18. 청구항 13에 있어서,
    상기 소자 분리 패턴은 상기 매몰 절연막으로부터 이격된 바닥면을 갖도록 형성되어, 상기 전극 분리 패턴보다 작은 두께를 갖는 반도체 장치의 제조 방법.
  19. 청구항 18에 있어서,
    상기 전극 분리 패턴은 상기 소자 분리 패턴으로부터 이격되어 형성되는 반도체 장치의 제조 방법.
  20. 청구항 18에 있어서,
    평면적으로 볼 때, 상기 전극 분리 패턴은 상기 소자 분리 패턴와 중접되도록 형성되는 반도체 장치의 제조 방법.
  21. 청구항 13에 있어서,
    상기 수직 전극 구조체는 범프 영역 내에 형성되는 복수의 수직 전극들을 포함하고,
    상기 전극 분리 패턴은, 평면적으로 볼 때, 상기 범프 영역을 둘러싸는 적어도 하나의 폐곡선-형태의 패턴을 포함하는 반도체 장치의 제조 방법.
  22. 청구항 13에 있어서,
    상기 수직 전극 구조체는 범프 영역 내에 형성되는 복수의 수직 전극들을 포함하고,
    상기 전극 분리 패턴은, 평면적으로 볼 때, 상기 수직 전극들 각각 둘러싸는 복수의 섬-형태의 패턴들을 포함하는 반도체 장치의 제조 방법.
  23. 청구항 13에 있어서,
    상기 수직 전극 구조체를 형성하기 전에, 상기 하부 반도체막의 두께를 줄이는 백그라인딩 공정을 실시하는 것을 더 포함하는 반도체 장치의 제조 방법.
  24. 청구항 13에 있어서,
    상기 전극 분리 패턴은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중의 적어도 하나로 형성되는 반도체 장치의 제조 방법.
  25. 청구항 13에 있어서,
    상기 전자 소자들을 덮는 층간 절연막을 형성하고,
    상기 층간 절연막을 관통하여 상기 전자 소자들에 접속하는 콘택 플러그들을 형성하는 것을 더 포함하되,
    상기 전극 분리 패턴은 상기 층간 절연막을 형성하기 전에 형성되어, 상기 층간 절연막과 상기 매몰 절연막 사이에 위치하는 반도체 장치의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109256370A (zh) * 2017-07-12 2019-01-22 三星电子株式会社 半导体器件
CN111261043A (zh) * 2018-11-30 2020-06-09 三星显示有限公司 显示面板

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102366804B1 (ko) 2015-05-13 2022-02-25 삼성전자주식회사 반도체 소자의 제조 방법
US10748906B2 (en) 2015-05-13 2020-08-18 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US11189988B2 (en) * 2019-06-10 2021-11-30 Lumentum Operations Llc Electrically isolating vertical-emitting devices
CN112447639A (zh) * 2019-08-28 2021-03-05 罗伯特·博世有限公司 半导体装置、制造半导体装置的方法及微电子器件封装
GB2590643B (en) 2019-12-20 2022-08-03 Graphcore Ltd Method of manufacturing a computer device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7531407B2 (en) * 2006-07-18 2009-05-12 International Business Machines Corporation Semiconductor integrated circuit devices having high-Q wafer backside inductors and methods of fabricating same
JP2010161102A (ja) * 2009-01-06 2010-07-22 Elpida Memory Inc 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109256370A (zh) * 2017-07-12 2019-01-22 三星电子株式会社 半导体器件
CN109256370B (zh) * 2017-07-12 2023-09-05 三星电子株式会社 半导体器件
CN111261043A (zh) * 2018-11-30 2020-06-09 三星显示有限公司 显示面板
CN111261043B (zh) * 2018-11-30 2023-11-14 三星显示有限公司 显示面板

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