KR20130107851A - 반도체 기억 소자 및 반도체 기억 소자의 형성 방법 - Google Patents

반도체 기억 소자 및 반도체 기억 소자의 형성 방법 Download PDF

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Abstract

반도체 기억 소자 및 그 형성 방법이 제공된다. 이는 기판 상에 제1 방향으로 이격 배치된 스토리지 노드들; 및 스토리지 노드들의 일 측에 배치되어 스토리지 노드들을 지지하는 적어도 하나의 지지패턴을 포함하고, 지지 패턴은 스토리지 노드들의 일 측면을 노출시키는 개구부 및 개구부에 의해 정의되는 폐쇄부를 포함하되, 폐쇄부를 사이에 두고 서로 마주보는 스토리지 노드들 사이의 간격은 개구부를 사이에 두고 서로 마주보는 스토리지 노드들 사이의 간격보다 크다.

Description

반도체 기억 소자 및 반도체 기억 소자의 형성 방법{A SEMICONDUCTOR MEMORY DEVICE AND A METHOD OF FORMING THE SAME}
본 발명은 반도체 기억 소자 및 그의 형성 방법에 관한 것으로 더욱 상세하게는 캐패시터를 포함하는 반도체 기억 소자 및 그의 형성 방법에 관한 것이다.
최근 휴대폰, 노트북 등의 전자산업에서 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화, 높은 신뢰성 및 저렴한 가격에 대한 요구가 증가하고 있다.
이러한 요구를 충족시키기 위해서, 반도체 기억 소자의 집적도를 증가시키는 것과 동시에 반도체 기억 소자의 신뢰성을 개선하는 것이 함께 요구되고 있다.
고집적화된 반도체 기억 소자의 신뢰성을 개선하기 위한 방안의 하나는 캐패시터의 용량을 극대화하는 것이다. 캐패시터를 구성하는 하부 전극의 종횡비가 증가할수록 커패시터의 용량은 증가될 수 있다. 따라서, 높은 종횡비를 갖는 커패시터를 형성하기 위한 공정 기술에 대한 다양한 연구들이 이루어지고 있다.
본 발명의 실시예들이 해결하고자 하는 일 기술적 과제는 신뢰성이 개선된 반도체 기억 소자 및 반도체 기억 소자의 형성 방법을 제공하는데 있다.
본 발명의 일 실시예에 따른 반도체 기억 소자는 기판 상에 제1 방향으로 이격 배치된 스토리지 노드들; 및 상기 스토리지 노드들의 일 측에 배치되어 상기 스토리지 노드들을 지지하는 적어도 하나의 지지패턴을 포함하고, 상기 지지 패턴은 상기 스토리지 노드들의 일 측면을 노출시키는 개구부 및 상기 개구부에 의해 정의되는 폐쇄부를 포함하되, 상기 스토리지 노드들은 상기 제1 방향으로 서로 다른 간격을 갖도록 배치될 수 있다. 상기 폐쇄부를 사이에 두고 서로 마주보는 상기 스토리지 노드들 사이의 간격은 상기 개구부를 사이에 두고 서로 마주보는 상기 스토리지 노드들 사이의 간격보다 클 수 있다.
상기 스토리지 노드들은 상기 기판 상에 상기 제1 방향과 수직한 제2 방향으로 이격 배치될 수 있다. 상기 스토리지 노드들은 평면적 관점에서 상기 제1 방향 및 상기 제2 방향으로 일직선 상에 배치될 수 있다. 상기 개구부는 상기 기판 상에 상기 제1 방향과 수직한 제2 방향으로 연장되어, 복수개로 이격 배치되는 상기 폐쇄부를 정의할 수 있다. 상기 폐쇄부는 상기 지지 패턴의 상기 개구부를 제외한 영역으로 정의될 수 있다.
상기 지지패턴은 상기 스토리지 노드의 중간부에 배치된 제 1 지지패턴 및 상기 스토리지 노드의 상부에 배치된 제 2 지지패턴을 포함할 수 있다. 상기 제 2 지지패턴의 상부면은 상기 스토리지 노드의 상부면과 공면을 이루도록 배치될 수 있다.
상기 스토리지 노드들을 둘러싸도록 배치된 캐패시터 유전막; 및 상기 스토리지 노드들 및 상기 캐패시터 유전막을 덮은 상부 전극막을 더 포함할 수 있다. 상기 스토리지 노드들은 실린더 형태일 수 있다. 상기 기판 상에 배치된 식각 저지막을 더 포함하되, 상기 식각 저지막의 하부면은 상기 스토리지 노드의 하부면과 공면을 이룰 수 있다.
본 발명의 다른 실시예에 따른 반도체 기억 소자는 기판 상에 제1 방향으로 이격 배치된 스토리지 노드들; 상기 하부 전극들을 둘러싸도록 배치된 캐패시터 유전막; 상기 하부 전극들 및 상기 캐패시터 유전막을 덮은 상부 전극막; 및 상기 스토리지 노드들의 일 측에 배치되되, 상기 스토리지 노드들의 일 측면을 노출시키는 개구부를 포함하는 적어도 하나의 지지패턴을 포함하되, 상기 개구부에 인접한 상기 스토리지 노드들 사이의 제1 간격과 상기 개구부에 인접하지 않은 상기 스토리지 노드들 사이의 제2 간격이 다를 수 있다. 상기 제2 간격은 상기 제1 간격보다 클 수 있다.
본 발명의 일 실시예에 따른 반도체 기억 소자의 형성 방법은 기판 상에 몰드막을 형성하는 단계; 상기 몰드막 내부 또는 상에 지지 패턴을 형성하는 단계; 상기 기판 상에 상기 지지패턴 및 상기 몰드막을 관통하는 스토리지 노드들을 형성하는 단계; 상기 몰드막을 제거하는 단계; 상기 기판 상에 상기 스토리지 노드들의 표면을 콘포말하게 덮는 캐패시터 유전막을 형성하는 단계; 및 상기 기판 상에 전극막을 형성하는 단계를 포함하되, 상기 스토리지 노드들은 상기 기판의 제1 방향으로 서로 다른 간격을 갖도록 형성될 수 있다.
상기 지지패턴을 형성하는 단계는, 상기 스토리지 노드들의 측벽의 적어도 일부를 노출시키는 개구부를 형성하는 단계를 포함하고, 상기 스토리지 노드들은 상기 개구부에 인접하지 않는 상기 스토리지 노드들 사이의 간격이 상기 개구부에 인접한 상기 스토리지 노드들 사이의 간격보다 크도록 형성될 수 있다.
본 발명의 실시예들에 따르면, 지지 패턴들의 개구부를 사이에 두고 서로 마주보는 스토리지 노드들 사이의 간격(w1)보다, 지지 패턴의 폐쇄부를 사이에 두고 서로 마주보는 스토리지 노드들 사이의 간격(w2)이 크도록 스토리지 노드들을 배치한다. 그 결과, 지지 패턴의 폐쇄부에 인접한 스토리지 노드들이 상기 폐쇄부의 안쪽 방향으로 기울어져 간격이 줄어들어도 누설 전류를 방지할 수 있는 간격(w3)을 확보하여 고신뢰성의 반도체 기억 소자를 구현할 수 있다.
도 1a는 본 발명의 일 실시예들에 따른 반도체 기억 소자를 설명하기 위한 사시도이다.
도 1b는 도 1a를 위에서 바라본 평면도이이다.
도 1c는 도 1b의 I-I' 면으로 자른 단면도이다.
도 2 내지 도 6 및 도 8은 본 발명의 일 실시예들에 따른 반도체 기억 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 7a는 도 6의 A 부분을 확대한 단면도이다.
도 7b는 도 6의 스토리지 노드들을 위에서 바라본 도면이다.
도 9a는 본 발명의 다른 실시예들에 따른 반도체 기억 소자를 설명하기 위한 사시도이다.
도 9b는 도 9a를 위에서 바라본 평면도이이다.
도 9c는 도 9b의 I-I' 면으로 자른 단면도이다.
도 10은 본 발명의 실시 예들에 따른 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 11은 본 발명의 실시 예들에 따른 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 도면을 참조하여 본 발명의 일 실시예들에 따른 반도체 기억 소자에 대해 자세히 설명한다.
도 1a는 본 발명의 일 실시예들에 따른 반도체 기억 소자를 설명하기 위한 사시도이고, 도 1b는 도 1a를 위에서 바라본 평면도이고, 도 1c는 도 1b의 I-I' 면으로 자른 단면도이다.
도 1a 내지 도 1c를 참조하면, 기판(100) 상에 층간 유전막(110)이 배치될 수 있다. 상기 기판(100)은 반도체 기판, 예를 들어 실리콘(Si) 기판, 게르마늄(Ge) 기판 또는 실리콘-게르마늄(Si-Ge) 기판 등일 수 있다. 상기 층간 유전막(110)은 유전 물질을 포함할 수 있다. 예를 들어, 상기 층간 유전막(110)은 산화물, 질화물 및/또는 산화 질화물 중에서 적어도 하나를 포함할 수 있다.
상기 기판(100) 상에 상기 층간 유전막(110)을 관통하는 콘택 플러그들(115)이 배치될 수 있다. 상기 콘택 플러그들(115)는 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
도시하지 않았으나, 상기 기판(100) 상에는 서로 교차하는 복수개의 워드라인들(미도시) 및 비트라인들(미도시)이 배치될 수 있고, 상기 층간 유전막(110)은 상기 워드라인들 및 상기 비트라인들을 덮도록 배치될 수 있다. 각각의 상기 워드 라인들의 양 옆의 상기 기판(100) 내에는 도핑 영역들이 배치될 수 있고, 상기 콘택 플러그들(115) 각각은 상기 도핑 영역들 중 하나와 접속될 수 있다.
상기 층간 유전막(110)상에 스토리지 노드들(250)이 상기 기판(100) 상에 수직한 방향(z축 방향)으로 배치될 수 있다. 각각의 상기 스토리지 노드들(250)은 각각의 상기 콘택 플러그들(115)과 전기적으로 접속될 수 있다. 일 실시예에 따르면, 상기 스토리지 노드들(250)의 하부면은 상기 콘택 플러그들(115)의 상부면과 접촉될 수 있다.
일 실시예에 따르면, 상기 스토리지 노드들(250)은 실린더(cylinder) 형태일 수 있으나, 본 발명은 이에 한정되지 않으며 상기 스토리지 노드들(250)은 다양한 형태, 예를 들어 필라(pillar) 형태 또는 하이브리드(hybrid) 실린더 형태(필라 및 실린더 형태의 조합) 등으로 배치될 수 있다. 본 발명을 설명하기 위한 도면들은 상기 스토리지 노드들(250)이 실린더 형태인 경우를 일례로 도시하였다.
상기 스토리지 노드들(250)이 실린더 형태인 경우, 상기 스토리지 노드들(250)은 상기 기판(100)에 평행하게 연장되는 평판부 및 상기 평판부의 가장자리로부터 위로 연장되는 측벽부를 포함할 수 있으며, 상기 스토리지 노드들(250)의 평판부의 하부면이 상기 콘택 플러그(115)의 상부면과 접촉될 수 있다.
상기 스토리지 노드들(250)은 도전 물질을 포함할 수 있다. 예컨대, 상기 스토리지 노드들(250)은 도핑된 반도체, 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등), 금속(ex, 루세늄, 이리듐, 티타늄 또는 탄탈늄 등) 및 도전성 금속산화물(ex, 산화 이리듐 등)등에서 선택된 적어도 하나를 포함할 수 있다.
상기 층간 유전막(110) 상에 식각 저지막(200)이 더 배치될 수 있다. 이 때, 상기 스토리지 노드들(250)은 상기 식각 저지막(200)을 관통하여 상기 콘택 플러그들(115)의 상부면과 접촉될 수 있다. 다른 실시예에서 상기 식각 저지막(200)은 생략될 수 있다.
상기 층간 유전막(110) 상에 상기 스토리지 노드들(250)을 덮는 상부 전극막(270)이 배치될 수 있다. 상기 상부 전극막(270)은 도핑된 반도체, 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등), 금속(ex, 루세늄, 이리듐, 티타늄 또는 탄탈늄 등) 및 도전성 금속산화물(ex, 산화 이리듐 등)등에서 선택된 적어도 하나를 포함할 수 있다.
상기 층간 유전막(110) 상에 제1 및 제2 지지 패턴들(220, 240)이 배치될 수 있다. 상기 제1 및 제2 지지 패턴들(220, 240)은 각각의 상기 스토리지 노드들(250)의 측벽부의 적어도 일부와 접촉될 수 있다. 상기 제1 및 제2 지지 패턴들(220, 240)은 상기 스토리지 노드들(250)의 측벽의 적어도 일부와 접촉됨으로써 상기 스토리지 노드들(250)을 지지하는 기능을 수행할 수 있다. 상기 제1 및 제2 지지 패턴들(220, 240)은 상기 상부 전극막(270)내에 배치될 수 있다.
일례로, 상기 제1 지지 패턴(220)은 z축 방향으로 연장된 상기 스토리지 노드들(250)의 중간부에 배치되어 상기 스토리지 노드들(250)을 지지할 수 있다. 상기 제2 지지 패턴(240)의 상부면은 상기 스토리지 노드들(250)의 상부면과 공면을 이루도록 배치될 수 있다. 다른 예로, 상기 제1 및 제2 지지 패턴들(220, 240)은 다양한 위치에 배치될 수 있다. 또한 상기 제1 및 제2 지지 패턴들(220, 240) 중 하나가 생략되거나, 지지 패턴이 더 추가될 수 있으며, 본 발명은 이에 한정되지 않는다.
일 실시예에 따르면 도 1b에 도시된 바와 같이, 상기 제2 지지 패턴(240)은 복수의 제2 개구부들(242) 및 제2 폐쇄부들(241)을 포함할 수 있다. 각각의 상기 제2 개구부들(242)은 상기 스토리지 노드들(250)의 측벽의 일부를 노출시킬 수 있다. 일례로, 상기 제2 개구부들(242) 각각은 x축 방향으로 두 개의 상기 스토리지 노드들(250)의 측벽 일부를 노출시키고, y축 방향으로 연장되어 복수개의 상기 스토리지 노드들(250)의 측벽 일부를 노출시키도록 배치될 수 있다.
상기 제2 폐쇄부들(241)은 상기 제2 개구부들(242)에 의해 정의될 수 있다. 즉, 상기 제2 폐쇄부들(241)은 상기 제2 지지 패턴(240)의 상기 제2 개구부들(242)을 제외한 영역으로 정의될 수 있다. 일례로, 상기 제2 폐쇄부들(241)은 상기 제2 방향으로 연장된 상기 개구부들(242)에 의해 이격되어 배치될 수 있다. 즉, 상기 제2 폐쇄부들(241) 및 상기 제2 개구부들(242)은 평면적 관점에서 직사각형의 형태로 배치될 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 상기 제2 지지 패턴(240)의 형태는 다양할 수 있다. 도 1b에 도시되지 않았지만, 상기 제1 지지 패턴(220)은 제1 개구부들(222) 및 상기 제1 개구부들(222)에 의해 정의되는 제1 폐쇄부들(221)을 포함할 수 있다. 상기 제1 지지 패턴(220)은 상기 제2 지지 패턴(240)의 형태와 동일하게 배치될 수 있다.
한편, 상기 기판(100) 상에 수직한 방향(z축 방향)으로 배치된 상기 스토리지 노드들(250)은 상기 기판(100) 상에 x축 및 y축 방향으로 복수개가 서로 이격 배치될 수 있다. 일례로, 상기 스토리지 노드들(250)은 x축 방향으로 하나의 열을 이루며, 그와 동시에 y축 방향으로 하나의 열을 이루도록 배치될 수 있다. 복수개의 상기 스토리지 노드들(250)은 x축 및 y축 방향으로 동일선 상에 열을 이루며 배치될 수 있다.
x축 방향으로 하나의 열을 이루며 배치된 상기 스토리지 노드들(250) 사이의 간격은 서로 다를 수 있다. 일례로, 상기 제2 폐쇄부들(241)을 사이에 두고 서로 마주보는 상기 스토리지 노드들(250) 사이의 제2 간격(w2)은 상기 제2 개구부들(242)을 사이에 두고 서로 마주보는 상기 스토리지 노드들(250) 사이의 제1 간격(w1)보다 클 수 있다. 즉, 상기 제1 및 제2 지지 패턴들(220, 240)의 상기 제1 및 제2 폐쇄부들(221, 241)이 있는 영역에서 서로 마주보는 상기 스토리지 노드들(250)의 제2 간격(w2)이 상기 제1 및 제2 개구부들(222, 242)이 있는 영역에서 서로 마주보는 상기 스토리지 노드들(250)의 제1 간격(w1)보다 클 수 있다.
상기 스토리지 노드들(250)과 상기 상부 전극막(270)의 사이 및 상기 제1 및 제2 지지 패턴들(220, 240)과 상기 상부 전극막(270)의 사이에 캐패시터 유전막(260)이 배치될 수 있다. 상기 캐패시터 유전막(260)은 상기 스토리지 노드들(250)의 표면, 상기 제1 및 제2 지지 패턴들(220, 240)의 표면 및 상기 층간 유전막(110)의 상부면을 덮을 수 있다. 상기 캐패시터 유전막(260)은 산화물(ex. 실리콘 산화물), 질화물(ex. 실리콘 질화물), 산화질화물(ex. 실리콘 산질화물) 또는 고유전물질물(ex. 하프늄 산화물) 중에서 선택된 적어도 하나를 포함할 수 있다.
본 발명은 반도체 기억 소자의 제조 공정 상 발생하는 상기 스토리지 노드들(250)의 기울어짐(leaning) 현상에 기인한 누설 전류가 증가하는 문제점을 개선하기 위하여, 상기 스토리지 노드들(250) 사이의 간격을 다르게 배치한다. 즉, 상기 제2 간격(w2)이 상기 제1 간격(w1)보다 크도록 상기 스토리지 노드들(250)을 배치함으로써, 상기 스토리지 노드들(250)이 상기 제1 및 제2 지지 패턴들(220, 240)의 상기 제1 및 제2 폐쇄부들(221, 241) 쪽으로 기울어짐에 따라 인접한 상기 스토리지 노드들(250) 사이의 누설 전류가 증가하는 문제점으로 개선할 수 있으며, 이를 이하에서 보다 구체적으로 설명한다.
도 2 내지 도 6, 및 도 8은 본 발명의 일 실시예들에 따른 반도체 기억 소자의 형성 방법을 설명하기 위한 단면도들이고, 도 7a는 도 6의 A 부분을 확대한 단면도이고, 도 7b는 도 6의 일부분을 위에서 바라본 도면이다.
도 2를 참조하면, 기판(100)상에 층간 유전막(110)이 형성될 수 있다. 상기 기판(100)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판, 실리콘-게르마늄 기판 및/또는 게르마늄 기판 중에서 적어도 하나를 포함할 수 있다. 상기 층간 유전막(110)은 유전 물질을 포함할 수 있다. 예를 들어, 상기 층간 유전막(110)은 산화막, 질화막 및/또는 산화 질화막 중에서 적어도 하나를 포함할 수 있다.
상기 기판(100) 상에 상기 층간 유전막(110)을 관통하는 콘택 플러그들(115)을 형성할 수 있다. 각각의 상기 콘택 플러그들(115)은 상기 층간 유전막(110) 내에 상기 기판(100)의 일부를 노출시키는 콘택홀을 형성하고, 상기 콘택홀 내에 도전 물질을 채움으로써 형성될 수 있다. 상기 콘택 플러그(115)는 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
도시하지 않았으나, 상기 기판(100) 상에는 서로 교차하는 복수개의 워드라인들(미도시) 및 비트라인들(미도시)이 형성될 수 있고, 이들 라인들은 상기 층간 유전막(110)으로 덮여 있을 수 있다. 상기 각 워드 라인의 양 옆의 기판(100)에는 도핑 영역들이 형성될 수 있고, 상기 콘택 플러그들(115)의 각각은 상기 도핑 영역과 접속될 수 있다.
상기 기판(100) 상에 식각 저지막(200), 제1 몰딩막(210), 제1 지지막(215), 제2 몰딩막(230), 및 제2 지지막(235)을 차례로 형성할 수 있다. 상기 식각 저지막(200)은 실리콘 질화막(SiN)일 수 있다. 상기 식각 저지막(200)은 다른 실시예에서 생략될 수 있다. 상기 제1 및 제2 몰딩막들(210, 230)은 실리콘 산화물을 포함할 수 있다. 상기 제1 및 제2 지지막들(215, 235)은 실리콘 질화물 또는 게르마늄(Ge) 산화물을 포함할 수 있다.
도 3을 참조하면, 상기 기판(100) 상에 상기 제2 지지막(235), 상기 제2 몰드막(230), 상기 제1 지지막(215), 상기 제1 몰드막(210), 및 상기 식각 저지막(200)을 관통하는 관통홀들(300)을 형성할 수 있다. 상기 관통홀들(300)은 상기 기판(100) 상에 수직 이격되어 복수개로 형성될 수 있다.
일 실시예에 따르면, 상기 기판(100) 상에 x축 방향으로 이격된 상기 관통홀들(300)의 간격이 서로 다르게 형성될 수 있다. 상기 관통홀들(300)은 인접한 상기 관통홀들(300) 사이에 서로 다른 제1 간격(w1) 및 제2 간격(w2)을 갖도록 형성될 수 있다. 일례로, 제1 관통홀(300a)과 제2 관통홀(300b)은 상기 제1 간격(w1)을 갖도록 형성될 수 있으며, 상기 제2 관통홀(300b)과 제3 관통홀(300c)은 상기 제1 간격(w1)보다 큰 상기 제2 간격(w2)을 갖도록 형성될 수 있다. 상기 제3 관통홀(300c)과 제4 관통홀(300d)은 상기 제1 간격(w1)을 갖도록 형성될 수 있다.
상기 관통홀들(300)은 상기 제2 지지막(235) 상에 포토 마스크(미도시)를 형성하고, 이를 식각 마스크로 사용하여 상기 제2 지지막(235), 상기 제2 몰딩막(230), 상기 제1 지지막(215) 및 상기 제1 몰딩막(210)을 순착적으로 식각하여 상기 식각 저지막(200)을 노출시키고, 그 후 상기 식각 저지막(200)을 식각하여 상기 컨택 플러그들(115)의 상부면을 노출시킴으로써 형성될 수 있다.
일 실시예에 따르면, 상기 관통홀들(300)은 상기 제2 지지막(235), 상기 제2 몰드막(230), 상기 제1 지지막(215), 상기 제1 몰딩막(210), 및 상기 식각 저지막(200)을 하나의 반응 챔버 내에서 식각하여 형성될 수 있다. 이와 달리, 상기 관통홀들(300)은 상기 제2 지지막(235), 상기 제2 몰드막(230), 상기 제1 지지막(215), 상기 제1 몰딩막(210), 및 상기 식각 저지막(200)을 각각 다른 반응 챔버 내에서 식각하여 형성될 수도 있다. 본 발명의 실시예들에 있어서, 상기 관통홀들(300)은 콘택 홀들 또는 스토리지 노드 홀들에 한정되지 않으며, 홀 이외의 여러가지의 형태를 갖도록 형성될 수도 있다.
도 4를 참조하면, 상기 관통홀들(300)을 채우는 스토리지 노드들(250)을 형성할 수 있다. 도 3에서 설명된 바와 같이 상기 관통홀들(300)은 서로 다른 상기 제1 및 제2 간격들(w1, w2)을 갖도록 형성됨에 따라, 상기 관통홀들(300)을 채우는 상기 스토리지 노드들(250)은 상기 제1 간격(w1) 및 상기 제2 간격(w2)을 가지며 배치될 수 있다.
상기 스토리지 노드들(250)은 상기 관통홀들(300)의 내면을 덮도록 하부 전극막을 증착하고, 상기 관통홀들(300) 내에 희생막(미도시)을 형성하고, 상기 기판(100)의 전면을 평탄화하여 상기 제2 지지막(235)의 상부면을 노출시킴으로써 형성될 수 있다. 상기 평탄화 공정은 화학기계적 연마 기술(chemical-mechenical polishing technique)을 이용하여 수행될 수 있다. 상기 희생막(미도시)은 상기 제1 및 제2 몰드막들(210, 230)과 동일한 물질로 형성될 수 있다.
상기 스토리지 노드들(250)는 물리 기상 증착 공정 또는 화학 기상 증착 공정을 이용하여 형성될 수 있다. 상기 스토리지 노드들(250)은 도핑된 반도체막, 도전성 금속질화막(ex, 티타늄 질화막, 탄탈늄 질화막 또는 텅스텐 질화막 등), 금속막(ex, 루세늄막, 이리듐막, 티타늄막 또는 탄탈늄막 등) 및 도전성 금속산화막(ex, 산화 이리듐막 등)등에서 선택된 적어도 하나를 포함할 수 있다.
각각의 상기 관통홀들(300) 내에 형성된 상기 스토리지 노드들(250)은 각각의 상기 콘택 플러그들(115)과 전기적으로 접속될 수 있다. 상기 관통홀들(300) 내에 형성된 상기 스토리지 노드들(250) 각각은 서로 이격될 수 있다.
도 5를 참조하면, 상기 제1 및 제2 지지막들(215, 235)을 패터닝하여 각각 제1 및 제2 지지 패턴들(220, 240)을 형성할 수 있다. 도 1b에 도시된 바와 같이, 상기 제2 지지 패턴(240)은 상기 제2 지지막(235)의 일부를 식각하여 형성된 제2 개구부들(242) 및 상기 제2 개구부들(242)을 제외한 영역으로 정의되는 제2 폐쇄부들(241)을 포함할 수 있다. 상기 제1 지지 패턴(220)도 상기 제2 지지 패턴(240)과 같이, 상기 제1 지지막(215)의 일부를 식각하여 형성된 제1 개구부들(222) 및 상기 제1 개구부들(222)을 제외한 영역으로 정의되는 제1 폐쇄부들(221)을 포함할 수 있다. 각각의 상기 제1 및 제2 개구부들(222, 242)은 상기 스토리지 노드들(250)의 측벽 일부를 노출시킬 수 있다. 즉, 상기 지지 패턴들(220, 240)의 상기 제1 및 제2 개구부들(222, 242)에 의해서 복수의 상기 스토리지 노드들(250)의 측벽 일부가 노출될 수 있다.
그 후, 상기 희생막(미도시), 상기 제 1 몰드막(210), 및 상기 제 2 몰드막(230)을 제거할 수 있다. 상기 희생막, 상기 제 1 몰드막(210), 및 상기 제 2 몰드막(230)은 상기 제 1 및 제 2 지지패턴들(220, 240)의 개구부들(222, 242)을 통해 제거될 수 있다. 상기 제 1 몰드막(210) 및 상기 제 2 몰드막(230)이 제거되는 것에 의해서, 상기 스토리지 노드들(250)의 측면 및 상기 제 1 지지 패턴(220)의 표면이 노출될 수 있다.
일 실시 예에 따르면, 상기 희생막, 상기 제 1 및 제 2 몰드막들(210, 230)은 불화암모늄(NH4F), 불산(HF)을 포함하는 용액을 사용하는 공정에 의해 제거될 수 있다. 일 실시 예에 따르면, 상기 희생막, 상기 제 1 및 제 2 몰드막들(210, 230)은 하나의 식각 공정에 의해 제거될 수 있다. 이와 달리, 상기 희생막, 상기 제 1 및 제 2 몰드막들(210, 230)은 각각 다른 식각 공정에 의해 제거될 수 있다. 상기 제 1 및 제 2 지지패턴(220, 240)을 노출시킨 후, 잔유물을 제거하는 공정이 제공될 수 있다.
도 6을 참조하면, 상기 제1 및 제2 지지 패턴들(220, 240)이 노출된 상기 기판(100)의 전면에 콘포말한 캐패시터 유전막(260)을 형성할 수 있다. 상기 캐패시터 유전막(260)은 상기 스토리지 노드들(250)의 표면, 상기 제1 및 제2 지지 패턴들(220, 240)의 표면, 및 상기 식각 저지막(200)의 상부면을 따라 콘포말하게 형성될 수 있다. 상기 캐패시터 유전막(260)은 산화막(ex. 실리콘 산화막), 질화막(ex. 실리콘 질화막), 산화질화막(ex. 실리콘 산질화막) 또는 고유전물질막(ex. 하프늄 산화막) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 캐패시터 유전막(260)은 상기 스토리지 노드들(250)과 후공정에서 형성되는 상부 전극막을 전기적으로 분리하여, 상기 스토리지 노드들(250)과 상부 전극막이 캐패시터로 기능하도록 구성될 수 있다.
한편, 일련의 제조 공정 상에서, 도 6에 도시된 바와 같이 상기 스토리지 노드들(250) 일부가 기울어질 수 있다. 일례로, 상기 제2 지지 패턴(240)의 상기 제2 폐쇄부들(241)을 사이에 두고 서로 마주보는 상기 스토리지 노드들(250)의 상부 영역이 상기 제2 폐쇄부들(241)을 향하는 방향으로 기울어질 수 있다. 그 결과, 상기 제2 폐쇄부들(241)을 사이에 두고 서로 마주보는 상기 스토리지 노드들(250)은 상기 제2 간격(w2)보다 작은 제3 간격(w3)을 갖도록 형성될 수 있다. 도시하지 않았으나, 상기 제1 지지 패턴(220)의 상기 제1 폐쇄부들(221)을 사이에 두고 서로 마주보는 상기 스토리지 노드들(250)의 하부 영역도 상기 제1 폐쇄부들(221)을 향하는 방향으로 기울어질 수 있다.
도 7a는 도 6의 A 부분을 확대한 단면도이고, 도 7b는 도 6의 스토리지 노드들을 위에서 바라본 도면이다.
도 7a를 참조하면, 상기 제1 및 제2 지지 패턴들(220, 240)의 상기 제1 및 제2 폐쇄부들(221, 241)을 사이에 두고 서로 마주보는 상기 스토리지 노드들(250)이 상기 제1 및 제2 폐쇄부들(221, 241)이 형성된 안쪽 방향으로 기울어질 수 있다. 그 결과, 상기 스토리지 노드들(250) 사이의 간격이 줄어들어 누설 전류가 증가하는 문제점이 발생할 수 있다.
도 7b를 참조하면, 상기 스토리지 노드들(도 6의 250)은 상기 제2 개구부들(242)에 인접한 스토리지 노드(250a) 및 상기 제2 폐쇄부들(241)에 인접한 스토리지 노드(250b)를 포함한다. 상기 제2 개구부들(242)에 인접한 상기 스토리지 노드(250a)는 상기 스토리지 노드(250a)의 내측벽과 외측벽 양쪽에 상기 캐패시터 유전막(도 6의 260)이 형성됨에 따라, 상기 스토리지 노드(250a)의 내측벽과 외측벽의 계면은 균일한 힘을 받을 수 있다. 그러나, 상기 제2 폐쇄부들(241)에 인접한 상기 스토리지 노드(250b)는 그 내측벽에는 상기 캐패시터 유전막이 형성되는 한편, 외측벽에는 상기 제2 폐쇄부들(241)이 형성되어 있어, 상기 스토리지 노드(250b)의 내측벽과 외측벽의 계면은 불균일한 힘을 받을 수 있다. 일례로, 상기 제2 폐쇄부들(241)에 인접한 상기 스토리지 노드(250b)의 외측벽의 계면은 비교적 더 많은 힘을 받음으로써 상기 스토리지 노드(250b)가 상기 제2 폐쇄부들(241) 방향으로 기울어질 수 있다.
이에 본 발명은 상기 제2 폐쇄부들(241)에 인접한 상기 스토리지 노드들 사이의 상기 제2 간격(w2)을 상기 제2 개구부들(242)에 인접한 상기 스토리지 노드들 사이의 상기 제1 간격(w1)보다 크게 형성함으로써, 기울어짐 현상에 의한 문제점을 개선할 수 있다. 즉, 상기 제2 폐쇄부들(241)에 인접한 상기 스토리지 노드들(250b)이 도 7a에 도시된 바와 같이 상기 제2 폐쇄부들(241) 방향으로 기울어짐에 따라 인접한 상기 스토리지 노드들(250b)의 간격이 줄어들어 상기 제3 간격(도 7a의 w3)을 가질 수 있다. 상기 제2 간격은(w2)은 상기 제1 간격(w1)보다 크게 형성됨에 따라, 상기 스토리지 노드들(250b)이 상기 제2 폐쇄부들(241)의 안쪽 방향으로 기울어져 간격이 줄어들어도 누설 전류를 방지할 수 있는 상기 제3 간격(w3)을 확보할 수 있다. 상기 제3 간격(w3)은 실질적으로 상기 제1 간격(w1)과 동일한 길이를 갖도록 형성될 수 있다.
도 8을 참조하면, 상기 캐패시터 유전막(260) 상에 상부 전극막(270)을 형성할 수 있다. 상기 상부 전극막(270)은 상기 제1 및 제2 몰드막들(210, 230)이 제거된 부분을 전체적으로 채울 수 있다. 그 결과, 상기 캐패시터 유전막(260)은 상기 상부 전극막(270)과 상기 스토리지 노드들(250)의 사이, 및 상기 상부 전극막(270)과 상기 제1 및 제2 지지 패턴들(220, 240)의 사이에 배치될 수 있다. 상기 상부 전극막(270)은 도핑된 반도체막, 도전성 금속질화막(ex, 티타늄 질화막, 탄탈늄 질화막 또는 텅스텐 질화막 등), 금속막(ex, 루세늄막, 이리듐막, 티타늄막 또는 탄탈늄막 등) 및 도전성 금속산화막(ex, 산화 이리듐막 등)등에서 선택된 적어도 하나를 포함할 수 있다. 이로써, 본 발명의 일 실시예에 따른 반도체 기억 소자가 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 지지 패턴들(220, 240)의 개구부들(222, 242)을 사이에 두고 서로 마주보는 상기 스토리지 노드들(250) 사이의 간격(w1)보다 상기 폐쇄부들(221, 241)을 사이에 두고 서로 마주보는 상기 스토리지 노드들(250) 사이의 간격(w2)이 크도록 상기 관통홀들(300) 및 상기 스토리지 노드들(250)을 배치한다. 그 결과, 상기 폐쇄부들(221, 241)에 인접한 상기 스토리지 노드들(250)이 상기 폐쇄부들(221, 241)의 안쪽 방향으로 기울어져 간격이 줄어들어도 누설 전류를 방지할 수 있는 간격(w3)을 확보하여 고신뢰성의 반도체 기억 소자를 구현할 수 있다.
도 9a는 본 발명의 다른 실시예에 따른 반도체 기억 소자를 나타내는 사시도이고, 도 9b는 도 9a의 평면도이고, 도 9c는 도 9b의 I-I' 면으로 자른 단면도이다. 도 1a 내지 도 8에 따라 설명된 내용과 중복되는 내용을 생략하고 본 실시예의 특징적인 부분을 중심으로 설명한다.
도 9a 내지 도 9c를 참조하면, 기판(100) 상에 층간 유전막(110)이 배치될 수 있다. 상기 기판(100) 상에 상기 층간 유전막(110)을 관통하는 콘택 플러그들(115)이 배치될 수 있다. 상기 층간 유전막(110)상에 스토리지 노드들(250)이 상기 기판(100) 상에 수직한 방향(z축 방향)으로 배치될 수 있다. 각각의 상기 스토리지 노드들(250)은 각각의 상기 콘택 플러그들(115)과 전기적으로 접속될 수 있다. 상기 층간 유전막(110) 상에 상기 스토리지 노드들(250)을 덮는 상부 전극막(270)이 배치될 수 있다.
상기 층간 유전막(110) 상에 제1 및 제2 지지 패턴들(220, 240)이 배치될 수 있다. 상기 제1 및 제2 지지 패턴들(220, 240)은 상기 스토리지 노드들(250)의 측벽의 적어도 일부와 접촉됨으로써 상기 스토리지 노드들(250)을 지지하는 기능을 수행할 수 있다.
일 실시예에 따르면 도 9b에 도시된 바와 같이, 상기 제2 지지 패턴(240)은 복수의 제2 개구부들(245) 및 제2 폐쇄부(244)를 포함할 수 있다. 각각의 상기 제2 개구부들(245)은 상기 스토리지 노드들(250)의 측벽의 일부를 노출시킬 수 있다. 즉, 각각의 상기 제2 개구부들(245)의 측벽에 의해서 복수의 상기 스토리지 노드들(250)이 둘러싸인 형태로 배치될 수 있다. 일례로, 각각의 상기 제2 개구부들(245)은 6개 또는 8개의 상기 하부 전극들(250)의 측벽 일부를 노출시키도록 배치될 수 있다. 즉, 상기 제2 개구부들(245) 각각은 x축 방향으로 두 개의 상기 스토리지 노드들(250)의 측벽 일부를 노출시키고, y축 방향으로 연장되어 6개 또는 8개의 상기 스토리지 노드들(250)의 측벽 일부를 노출시키도록 배치될 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 상기 제2 지지 패턴(240)의 형태는 다양할 수 있다. 상기 제2 폐쇄부(244)는 상기 제2 지지 패턴(240)의 상기 제2 개구부들(245)을 제외한 영역으로 정의될 수 있다. 즉, 평면적 관점에서, 상기 제2 개구부들(245)은 직사각형의 형태로 배치되고, 상기 제2 폐쇄부(244)는 상기 제2 개구부들(245)을 제외한 영역으로 정의될 수 있다. 도 9b에 도시되지 않았지만, 상기 제1 지지 패턴(220)의 형태 또한 상기 제2 지지 패턴(240)의 형태와 동일하게 배치될 수 있다.
한편, 상기 기판(100) 상에 수직한 방향(z축 방향)으로 배치된 상기 스토리지 노드들(250)은 상기 기판(100) 상에 x축 및 y축 방향으로 복수개가 서로 이격 배치될 수 있다. x축 방향으로 하나의 열을 이루며 배치된 상기 스토리지 노드들(250) 사이의 간격은 서로 다를 수 있다. 일례로, 상기 제2 폐쇄부(244)에 인접한 상기 스토리지 노드들(250) 사이의 제2 간격(w2)은 상기 제2 개구부들(245)에 인접한 상기 스토리지 노드들(250) 사이의 제1 간격(w1)보다 클 수 있다. 즉, 상기 제2 지지 패턴(240)의 상기 제2 폐쇄부(244)가 있는 영역에서 서로 마주보는 상기 스토리지 노드들(250)의 제2 간격(w2)이 상기 제2 개구부들(242)이 있는 영역에서 서로 마주보는 상기 스토리지 노드들(250)의 제1 간격(w1)보다 클 수 있다.
상기 스토리지 노드들(250)과 상기 상부 전극막(270)의 사이 및 상기 제1 및 제2 지지 패턴들(220, 240)과 상기 상부 전극막(270)의 사이에 캐패시터 유전막(260)이 배치될 수 있다.
상술된 실시예들에서 개시된 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 기억 소자가 실장된 패키지는 상기 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도10은 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도 이다.
도10을 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130a, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130a) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130a)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130a)는 상술된 실시 예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130a)는 다른 형태의 반도체 기억 소자(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도11은 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도 이다.
도11을 참조하면, 본 발명의 일 실시 예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시 예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 제1 방향으로 이격 배치된 스토리지 노드들; 및
    상기 스토리지 노드들의 일 측에 배치되어 상기 스토리지 노드들을 지지하는 적어도 하나의 지지패턴을 포함하고,
    상기 지지 패턴은 상기 스토리지 노드들의 일 측면을 노출시키는 개구부 및 상기 개구부에 의해 정의되는 폐쇄부를 포함하되,
    상기 스토리지 노드들은 상기 제1 방향으로 서로 다른 간격을 갖도록 배치된 반도체 기억 소자.
  2. 제 1 항에 있어서,
    상기 폐쇄부를 사이에 두고 서로 마주보는 상기 스토리지 노드들 사이의 간격은 상기 개구부를 사이에 두고 서로 마주보는 상기 스토리지 노드들 사이의 간격보다 큰 반도체 기억 소자.
  3. 제 1 항에 있어서,
    상기 스토리지 노드들은 상기 기판 상에 상기 제1 방향과 수직한 제2 방향으로 이격 배치된 반도체 기억 소자.
  4. 제 1 항에 있어서,
    상기 개구부는 상기 기판 상에 상기 제1 방향과 수직한 제2 방향으로 연장되어, 복수개로 이격 배치되는 상기 폐쇄부를 정의하는 반도체 기억 소자.
  5. 제 1 항에 있어서,
    상기 폐쇄부는 상기 지지 패턴의 상기 개구부를 제외한 영역으로 정의된 반도체 기억 소자.
  6. 제 1 항에 있어서,
    상기 스토리지 노드들을 둘러싸도록 배치된 캐패시터 유전막; 및
    상기 스토리지 노드들 및 상기 캐패시터 유전막을 덮은 상부 전극막을 더 포함하는 반도체 기억 소자.
  7. 기판 상에 제1 방향으로 이격 배치된 스토리지 노드들;
    상기 하부 전극들을 둘러싸도록 배치된 캐패시터 유전막;
    상기 하부 전극들 및 상기 캐패시터 유전막을 덮은 상부 전극막; 및
    상기 스토리지 노드들의 일 측에 배치되되, 상기 스토리지 노드들의 일 측면을 노출시키는 개구부를 포함하는 적어도 하나의 지지패턴을 포함하되,
    상기 개구부에 인접한 상기 스토리지 노드들 사이의 제1 간격과 상기 개구부에 인접하지 않은 상기 스토리지 노드들 사이의 제2 간격이 다른 반도체 기억 소자.
  8. 제 7 항에 있어서,
    상기 제2 간격은 상기 제1 간격보다 큰 반도체 기억 소자.
  9. 기판 상에 몰드막을 형성하는 단계;
    상기 몰드막 내부 또는 상에 지지 패턴을 형성하는 단계;
    상기 기판 상에 상기 지지패턴 및 상기 몰드막을 관통하는 스토리지 노드들을 형성하는 단계;
    상기 몰드막을 제거하는 단계;
    상기 기판 상에 상기 스토리지 노드들의 표면을 콘포말하게 덮는 캐패시터 유전막을 형성하는 단계; 및
    상기 기판 상에 전극막을 형성하는 단계를 포함하되,
    상기 스토리지 노드들은 상기 기판의 제1 방향으로 서로 다른 간격을 갖도록 형성되는 반도체 기억 소자의 형성 방법.
  10. 제 9 항에 있어서,
    상기 지지패턴을 형성하는 단계는, 상기 스토리지 노드들의 측벽의 적어도 일부를 노출시키는 개구부를 형성하는 단계를 포함하고,
    상기 스토리지 노드들은 상기 개구부에 인접하지 않는 상기 스토리지 노드들 사이의 간격이 상기 개구부에 인접한 상기 스토리지 노드들 사이의 간격보다 크도록 형성되는 반도체 기억 소자의 형성 방법.
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