KR20080012536A - 반도체 집적 회로 장치와 그 제조 방법 - Google Patents

반도체 집적 회로 장치와 그 제조 방법 Download PDF

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Abstract

전기적 특성이 향상된 반도체 집적 회로 장치가 제공된다. 반도체 집적 회로 장치는 행렬 형태로 배열된 복수개의 스토리지 전극, 스토리지 전극의 외벽의 일부를 둘러싸도록 형성되며 제1 방향으로 연장되어 형성된 스토리지 전극 고정부, 스토리지 전극 및 스토리지 전극 고정부 상에 형성된 유전막 및 유전막 상에 형성된 플레이트 전극을 포함한다.
반도체 집적 회로 장치, 캐패시터

Description

반도체 집적 회로 장치와 그 제조 방법{Semiconductor integrated circuit device and fabrication method for the same}
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 평면도이다.
도 2는 도 1의 A - A'선 및 B - B'선을 따라 절단한 단면도이다.
도 3 내지 도 10은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 102: 소자 분리막
110: 층간 절연막 120: 식각 정지막
130: 제1 몰드막 140: 스토리지 전극 고정부
150: 제2 몰드막 160: 컨택홀
170: 제3 몰드막 200: 캐패시터
210: 스토리지 전극 220: 유전막
230: 플레이트 전극
본 발명은 반도체 집적 회로 장치와 그 제조 방법에 관한 것으로, 보다 구체적으로는 보다 안정적인 구조의 반도체 집적 회로 장치와 그 제조 방법에 관한 것이다.
반도체 소자의 사이즈가 축소(shrinkage)됨에 따라, 반도체 소자의 셀 단면적도 급격히 감소하고 있다. 이에 따라, 디램(DRAM; Dynamic Ramdom Access Memory)의 동작에 필요한 캐패시턴스를 구현하기가 어려워지고 있다.
캐패시턴스를 증가시키기 위한 방법으로는 고유전 물질을 사용하는 방법, 유전막의 두께를 감소시키는 방법, 스토리지 전극의 유효 면적을 증가시키는 방법 등이 있다. 이 중에서, 스토리지 전극의 유효 면적을 증가시키기 위해 스토리지 전극의 높이를 증가시키는 방법이 있다.
스토리지 전극의 높이를 증가시켜 캐패시터의 캐패시턴스를 향상시키는 방법은 비교적 공정이 단순하여 용이하게 구현할 수 있으나, 스토리지 전극이 일정 높이 이상을 높아질 경우, 스토리지 전극이 기울어지는 현상(leaning)이 발생한다. 스토리지 전극이 기울어지는 경우, 인접한 스토리지 전극 사이에 단락이 발생할 수 있다. 따라서, 공정 안정성이 저하될 수 있다. 즉, 스토리지 전극이 기울어지는 현상을 방지할 수 있는 보다 안정적인 구조의 캐패시터가 요구된다.
또한, 캐패시터간의 간격이 점점 좁아짐으로써, 공정 마진이 줄어들어, 오정렬로 인한 불량률이 증가되고 있어 이를 해결하는 것이 필요하다.
본 발명이 이루고자 하는 기술적 과제는, 보다 안정적인 구조의 반도체 집적 회로 장치를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 보다 안정적인 구조의 반도체 집적 회로 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 행렬 형태로 배열된 복수개의 스토리지 전극, 상기 스토리지 전극의 외벽의 일부를 둘러싸도록 형성되며 제1 방향으로 연장되어 형성된 스토리지 전극 고정부, 상기 스토리지 전극 및 상기 스토리지 전극 고정부 상에 형성된 유전막 및 상기 유전막 상에 형성된 플레이트 전극을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 기판 상에 제1 몰드막, 절연막 및 제2 몰드막을 형성하고, 상기 제1 몰드막, 절연막 및 제2 몰드막을 패터닝하여 복수개의 컨택홀을 형성하고, 상기 컨택홀 내에 컨포말하게 스토리지 전극을 형성하고, 상기 제2 몰드막을 제거하여 상기 절연막을 노출시키고, 상기 스토리지 전극 및 상기 절연막 상에 제3 몰드막을 형성하고, 상기 제3 몰드막 및 상기 절연막을 일부 식각하여 상기 스토리지 전극의 외벽의 일부를 둘러싸며, 제1 방향으로 연장된 스토리지 전극 고정부를 형성하고, 상기 스토리지 전극 및 상기 스토리지 전극 고정부 상에 유전막을 형성하고, 상기 유전막 상에 플레이트 전극을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 상세히 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 평면도이다. 도 2는 도 1의 A - A'선 및 B - B'선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(100)에는 활성 영역과 필드 영역을 구분하는 소자 분리막(102)이 형성되어 있다. 또한, 반도체 기판(100)에는 층간 절연막(110)이 형성되어 있다. 층간 절연막(110)에는 트랜지스터(미도시) 및 트랜지스터와 캐패시터를 연결하는 콘택 영역(미도시)이 형성되어 있을 수 있다.
반도체 기판(100)은 예를 들어, 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플 레이용 유리 기판 등이 사용될 수 있다 또한, 층간 절연막(110)은 예를 들어, BPSG, PSG, USG, SOG 및 PE-TEOS 산화물 등이 사용될 수 있다.
층간 절연막(110) 상에는 캐패시터(200)가 형성되어 있으며, 캐패시터(200)의 스토리지 전극(210)의 외벽 상에는 스토리지 전극 고정부(140)가 형성되어 있다.
캐패시터(200)는 스토리지 전극(210), 유전막(220) 및 플레이트 전극(230)을 구비한다. 여기서, 캐패시터(200)는 실린더형 캐패시터일 수 있다. 실린더 형태의 캐패시터(200)는 스토리지 전극(210)의 유효 면적을 넓힘으로써, 보다 큰 캐패시턴스를 얻을 수 있다.
스토리지 전극(210)은 복수개가 형성되는데 행렬 형태로 배열되어 있다. 이 때, 복수개의 스토리지 전극(210)의 제1 방향의 피치(pitch)는 제2 방향의 피치보다 작다. 여기서 피치는 인접한 스토리지 전극(210)의 중심 사이의 최단 거리로 정의한다. 즉, 도 1을 참조하면, 세로 방향의 스토리지 전극(210)간의 간격이 가로 방향의 스토리지 전극(210)간의 간격보다 작다. 이 때, 제1 방향 또는 제2 방향으로 배열된 스토리지 전극(210)은 일렬로 배열되지 않고, 좌우 또는 위아래로 약간씩 치우쳐, 지그재그 형태로 배열된 수 있다. 스토리지 전극(210)은 예를 들어, Ru, Rh, Os, Pd, Pt, W, Mo, Ti, Ta, Al, Cu, Hf, Zr, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN 및 이들의 조합으로 형성될 수 있다.
유전막(220)은 스토리지 전극(210) 및 스토리지 전극 고정부(140) 상에 컨포 멀하게 형성된다. 이 때, 유전막(220)은 SiN, SiO2, Ta2O5, Al2O3, HfO2, La2O3, PrO2, ZnO2 등의 단일막일 수 있고, TiO2/Ta2O5, Al2O3/TiO2, Al2O3/HfO2와 같은 복합막일 수도 있다. 또한, BST, PZT, PLZT, BaTiO3과 같은 고유전율막으로 형성될 수도 있다.
유전막(220) 상에는 플레이트 전극(230)이 형성된다. 플레이트 전극(230)은 단일막 또는 복합막일 수 있으며, 도핑된 폴리실리콘 막일 수도 있다. 또한, 플레이트 전극(230)은 예를 들어, Ru, Rh, Os, Pd, Pt, W, Mo, Ti, Ta, Al, Cu, Hf, Zr, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN막 또는 이들의 조합으로 형성될 수 있다.
한편, 스토리지 전극(210)의 외벽의 일부에는 스토리지 전극 고정부(140)가 형성되어 있다. 스토리지 전극 고정부(140)는 스토리지 전극(210)의 외벽의 일부를 둘러싸도록 형성되는데, 제1 방향으로는 연장되어 형성된다. 도 2를 참조하면, 스토리지 전극 고정부(140)는 세로 방향으로 연장되어 형성되어 있다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 스토리지 전극(210)의 일부를 둘러싸며 제1 방향으로 연장되어 형성된 스토리지 전극 고정부(140)가 구비한다. 따라서, 스토리지 전극(210)을 스토리지 전극 고정부(140)가 지지하여 스토리지 전극(210)이 기울어지지 않는 안정적인 구조를 형성한다. 즉, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 보다 안정적인 구조가 형성됨으로써, 스토리지 전극(210)이 기울이지는 것을 방지한다. 따라서, 공정 안정성이 향상될 수 있다.
또한, 스토리지 전극(210)이 안정적인 구조를 가짐으로써, 스토리지 전극(210)을 보다 높은 높이까지 안정적으로 형성할 수 있게 된다. 따라서, 캐패시턴스가 증가될 수 있다.
한편, 스토리지 전극(210)의 제2 방향의 피치가 제1 방향의 피치보다 크기 때문에, 제2 방향으로의 공정 마진이 넓어지게 된다. 따라서, 오정렬로 인한 불량을 줄일 수 있어, 생산성이 증가하게 된다.
이하, 도 1 내지 도 10를 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 상세히 설명한다. 도 3 내지 도 10은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 단면도들이다.
우선, 도 3을 참조하면, 소자 분리막(102)에 의해 활성 영역과 필드 영역이 구분된 반도체 기판(100)에 형성된 층간 절연막(110) 상에 제1 몰드막(130a), 절연막(140a) 및 제2 몰드막(150a)을 형성한다.
이 때, 제1 몰드막(130)을 형성하기 전에 식각 정지막(120a)을 더 형성할 수도 있다. 여기서 식각 정지막(120a)은 예를 들어, SiN으로 형성할 수 있다.
제1 몰드막(130a) 및 제2 몰드막(150a)은 예를 들어, 산화막으로 형성될 수 있으며, MTO(Medium Temperature Oxide)막, PE-TEOS막 등으로 형성될 수 있다. 절연막(140a)은 스토리지 전극 고정부(도 1 및 도 2의 140)를 형성하기 위해 사용하는데, 예를 들어, SiN으로 형성할 수 있다.
이어서, 도 4를 참조하면, 제1 몰드막(도 3의 130a), 절연막(도 3의 140a) 및 제2 몰드막(도 3의 150a)을 패터닝하여 복수개의 컨택홀(160)을 형성한다.
여기서, 컨택홀(160)은 행렬 형태로 형성하는데, 컨택홀(160)의 제1 방향의 피치(pitch)가 제2 방향의 피치보다 작도록 형성한다. 또한, 제1 방향 또는 제2 방향으로 배열되는 컨택홀(160)은 일렬로 배열되지 않고, 좌우 또는 위아래로 약간씩 치우쳐, 지그재그 형태로 배열되도록 형성할 수 있다.
이어서, 도 5를 참조하면, 컨택홀(160) 내에 컨포말하게 스토리지 전극(210)을 형성한다. 스토리지 전극(210)을 형성하기 위해서는, 우선, 컨택홀(160) 및 제2 몰드막(150) 상에 도전막을 컨포말하게 형성한다. 이 때, 도전막은 예를 들어, MOCVD(Metal Organic Chemical Vapor Deposition)의 방법으로 형성할 수 있다. 이어서, 화학 기계적 연마 또는 에치백 공정으로 각 컨택홀(160)을 채우는 도전막을 분리하면 스토리지 전극(210)이 형성된다.
이어서, 도 6을 참조하면, 제2 몰드막(도 5의 150)을 제거하여 절연막(140b)을 노출시킨다. 제2 몰드막(150)은 건식 식각 또는 습식 식각을 이용하여 제거할 수 있다. 제2 몰드막(150)을 제거하면 절연막(140b)이 노출되고 또한, 스토리지 전극(210)의 상부가 노출되게 된다.
이어서, 도 7을 참조하면, 스토리지 전극(210) 및 절연막(140b) 상에 제3 몰드막(170a)을 형성한다. 제3 몰드막(170a)은 예를 들어, 산화막으로 형성될 수 있으며, MTO(Medium Temperature Oxide)막, PE-TEOS막 등으로 형성될 수 있다.
이 때, 제3 몰드막(170a)은 제1 방향으로 노출된 절연막(140b) 상에 형성된 제3 몰드막(170a)의 높이가 제2 방향으로 노출된 절연막(140b) 상에 형성된 제3 몰드막(170a)의 높이보다 높게 형성한다. 제1 방향으로 노출된 절연막(140b)의 폭은 제2 방향으로 노출된 절연막(140b)의 폭보다 작기 때문에 같은 양의 산화막을 증착하였을 경우, 제1 방향의 절연막(140b) 상에 쌓이는 산화막의 높이는 제2 방향의 절연막(140b) 상에 쌓이는 산화막의 높이보다 높게 된다.
이어서, 도 8을 참조하면, 제3 몰드막(도 7의 170a) 및 절연막(도 7의 140b)을 일부 식각하여 스토리지 전극(210)의 외벽의 일부를 둘러싸며, 제1 방향으로 연장된 스토리지 전극 고정부(140)를 형성한다.
구체적으로 설명하면, 제3 몰드막(170) 및 절연막(140b)에 대한 식각 선택비가 유사한 가스를 사용하여 제3 몰드막(170) 및 절연막(140b)을 일부 식각한다. 이 때, 제2 방향의 절연막(140b)은 식각되고, 제1 방향의 절연막(140b)은 식각되지 않을 깊이까지만 식각을 진행한다. 그러면, 제2 방향의 절연막(140b)은 중앙이 분리되고, 제1 방향의 절연막(140b)은 연결되어 있게 된다. 즉, 도 1에 도시된 것과 같이 제1 방향으로만 연장되어 형성된 스토리지 전극 고정부(140)가 형성된다.
이어서, 도 9를 참조하면, 남은 제3 몰드막(도 8의 170)을 제거한다. 여기서, 제3 몰드막(170)을 제거하는 것은 습식 식각 또는 건식 식각으로 진행할 수 있다.
이어서, 도 10을 참조하면, 스토리지 전극(210) 및 스토리지 전극 고정부(140) 상에 유전막(220)을 형성한다. 유전막(220)은 스토리지 전극(210) 및 스토리지 전극 고정부(140) 상에 컨포말하게 형성한다.
이어서, 다시 도 1 및 도 2를 참조하면, 유전막(220) 상에 플레이트 전극(230)을 형성하여 캐패시터(200)를 완성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 소자의 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 안정적인 구조의 반도체 집적 회로 장치를 제조함으로써, 스토리지 전극이 기울이지는 것을 방지함으로써, 공정 안정성이 향상될 수 있다.
둘째, 스토리지 전극이 안정적인 구조를 가짐으로써, 스토리지 전극을 보다 높은 높이까지 안정적으로 형성할 수 있게 된다. 따라서, 캐패시턴스가 증가될 수 있다.
셋째, 공정 마진이 넓어지게 됨으로써, 오정렬로 인한 불량을 줄일 수 있어, 생산성이 증가할 수 있다.

Claims (7)

  1. 행렬 형태로 배열된 복수개의 스토리지 전극;
    상기 스토리지 전극의 외벽의 일부를 둘러싸도록 형성되며 제1 방향으로 연장되어 형성된 스토리지 전극 고정부;
    상기 스토리지 전극 및 상기 스토리지 전극 고정부 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 플레이트 전극을 포함하는 반도체 집적 회로 장치.
  2. 제 1항에 있어서,
    상기 스토리지 전극의 제1 방향의 피치(pitch)는 제2 방향의 피치보다 작은 반도체 집적 회로 장치.
  3. 제 1항에 있어서,
    상기 스토리지 전극 고정부는 복수개가 형성되되, 제2 방향으로 소정 간격씩 이격되어 형성된 반도체 집적 회로 장치.
  4. 기판 상에 제1 몰드막, 절연막 및 제2 몰드막을 형성하고,
    상기 제1 몰드막, 절연막 및 제2 몰드막을 패터닝하여 복수개의 컨택홀을 형성하고,
    상기 컨택홀 내에 컨포말하게 스토리지 전극을 형성하고,
    상기 제2 몰드막을 제거하여 상기 절연막을 노출시키고,
    상기 스토리지 전극 및 상기 절연막 상에 제3 몰드막을 형성하고,
    상기 제3 몰드막 및 상기 절연막을 일부 식각하여 상기 스토리지 전극의 외벽의 일부를 둘러싸며, 제1 방향으로 연장된 스토리지 전극 고정부를 형성하고,
    상기 스토리지 전극 및 상기 스토리지 전극 고정부 상에 유전막을 형성하고,
    상기 유전막 상에 플레이트 전극을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  5. 제 4항에 있어서,
    상기 스토리지 전극은 제1 방향의 피치가 제2 방향의 피치보다 작도록 행렬 형태로 배열된 반도체 집적 회로 장치의 제조 방법.
  6. 제 5항에 있어서,
    상기 스토리지 전극 및 상기 절연막 상에 제3 몰드막을 형성하는 것은, 상기 제1 방향으로 노출된 절연막 상에 형성된 제3 몰드막의 높이가 상기 제2 방향으로 노출된 절연막 상에 형성된 제3 몰드막의 높이보다 높도록 형성하는 반도체 집적 회로 장치의 제조 방법.
  7. 제 6항에 있어서,
    상기 제3 몰드막 및 상기 절연막을 일부 식각하여 스토리지 전극 고정부를 형성하는 것은,
    상기 제2 방향의 절연막만을 일부 식각하고, 상기 제1 방향의 절연막은 식각하지 않음으로써, 상기 스토리지 전극 고정부는 제1 방향으로 연장되어 형성되도록 하는 반도체 집적 회로 장치의 제조 방법.
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