TWI825469B - 半導體元件的製造方法 - Google Patents
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Abstract
一種半導體元件的製造方法包含：形成半導體層堆疊於基板上；形成硬遮罩層於半導體層堆疊上，其中硬遮罩層具有數個鏤空部；利用硬遮罩層的鏤空部分別形成數個溝槽於半導體層堆疊；形成導電層於溝槽之內壁上；以及去除硬遮罩層。
Description
本揭露係有關於一種半導體元件的製造方法。
DRAM電容器的結構中包含數個溝槽，這些溝槽的寬度是電容器是否會產生短路問題的決定因素。舉例來說，若溝槽的寬度愈小，則產生電容器短路問題的機率愈低。因此，製造者往往希望溝槽的寬度可以盡可能縮小。
然而，在現行DRAM電容器的製程中，經過蝕刻溝槽的步驟後，會使得溝槽的寬度變寬，並且消耗過多的導電層，而導致DRAM電容器的性能表現無法令人滿意。
因此，如何提出一種半導體元件的製造方法，尤其是一種DRAM的電容器之製造方法，是目前業界亟欲投入研發資源解決的問題之一。
有鑑於此，本揭露之一目的在於提出一種可有解決上述問題之半導體元件的製造方法。
為了達到上述目的，依據本揭露之一實施方式，一種半導體元件的製造方法，包含：形成半導體層堆疊於基板上；形成硬遮罩層於半導體層堆疊上，其中硬遮罩層具有數個鏤空部；利用硬遮罩層的鏤空部分別形成數個溝槽於半導體層堆疊；形成導電層於溝槽之內壁上；以及去除硬遮罩層。
於本揭露的一或多個實施方式中，半導體元件的製造方法進一步包含：在形成半導體層堆疊於基板上的步驟之前，形成數個金屬層於基板上，其中金屬層彼此分離。
於本揭露的一或多個實施方式中，利用硬遮罩層的鏤空部分別形成溝槽於半導體層堆疊的步驟係使得溝槽分別連通至金屬層。
於本揭露的一或多個實施方式中，形成導電層於溝槽之內壁上的步驟係使得導電層接觸金屬層。
於本揭露的一或多個實施方式中，形成半導體層堆疊於基板上的步驟包含交替地形成至少一氧化物層以及至少一氮化物層於基板上。
依據本揭露之一實施方式，形成導電層於溝槽之內壁上的步驟包含：毯覆式沉積導電層於硬遮罩層上，致使導電層形成於硬遮罩層的頂面、鏤空部之內壁與溝槽之內壁。
於本揭露的一或多個實施方式中，去除硬遮罩層的步驟係使得導電層形成於硬遮罩層的頂面與鏤空部之內壁的部分被去除。
於本揭露的一或多個實施方式中，去除硬遮罩層的步驟係利用研磨製程。
於本揭露的一或多個實施方式中，形成導電層於溝槽之內壁上的步驟係執行於去除硬遮罩層的步驟之前。
於本揭露的一或多個實施方式中，利用硬遮罩層的鏤空部分別形成溝槽於半導體層堆疊的步驟係使得溝槽中之一者具有一寬度，且形成導電層於溝槽之內壁上以及去除硬遮罩層的步驟係使得溝槽中之該者具有相同之寬度。
綜上所述，於本揭露的半導體元件的製造方法中，由於形成導電層於溝槽之內壁上的步驟執行於去除硬遮罩層的步驟之前，使得在去除硬遮罩層的過程中可以維持溝槽的寬度而不使寬度變寬。除此之外，於本揭露的半導體元件的製造方法中，由於利用研磨製程去除硬遮罩層，使得在去除硬遮罩層的過程中可以同時去除形成於硬遮罩層的頂面以及鏤空部之內壁的導電層，不但可以維持溝槽的寬度，還可以達到減少導電層之消耗的目的。
以上所述僅係用以闡述本揭露所欲解決的問題、解決問題的技術手段、及其產生的功效等等，本揭露之具體細節將在下文的實施方式及相關圖式中詳細介紹。
以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，於本揭露部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。在所有圖式中相同的標號將用於表示相同或相似的元件。
空間相對的詞彙（例如，「低於」、「下方」、「之下」、「上方」、「之上」等相關詞彙）於此用以簡單描述如圖所示之元件或特徵與另一元件或特徵的關係。在使用或操作時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋裝置的不同轉向。再者，這些裝置可旋轉（旋轉90度或其他角度），且在此使用之空間相對的描述語可作對應的解讀。另外，術語「由…製成」可以表示「包含」或「由…組成」。
請參考第1圖，其為根據本揭露之一實施方式繪示之半導體元件的製造方法100的流程圖。如第1圖所示，半導體元件的製造方法100包含步驟S101、步驟S102、步驟S103、步驟S104以及步驟S105。本文在詳細敘述第1圖的步驟S101至步驟S105時請同時參考第2圖至第7圖。
以下詳細敘述步驟S101、步驟S102、步驟S103、步驟S104以及步驟S105的操作。
首先，執行步驟S101：形成半導體層堆疊220於基板210上。
請參考第2圖。如第2圖所示，半導體元件200包含基板210以及設置於基板210上的半導體層堆疊220。基板210包含數個導電材料212以及數個金屬層214。每一金屬層214對應地設置於每一導電材料212上，且每一金屬層214之間彼此分離，每一導電材料212之間亦彼此分離。半導體層堆疊220包含至少一氮化物層222以及至少一氧化物層224。
在一些實施方式中，如第2圖所示，形成半導體層堆疊220於基板210上包含交替地形成至少一氧化物層224以及至少一氮化物層222於該基板210上。
在一些實施方式中，數個氮化物層222中之最底層與金屬層214相連。
在一些實施方式中，如第2圖所示，金屬層214設置於基板210中，且位於基板210之頂部。
在一些實施方式中，如第2圖所示，金屬層214設置於導電材料212的正上方，但本揭露不以此為限。在一些實施方式中，金屬層214可以相對於導電材料212錯位地形成於其上。
在一些實施方式中，基板210可以是以例如SiO
2的材料形成之氧化物層，但本揭露不以此為限。在一些實施方式中，基板210可以是由任何能作為介電層的材料(例如，低介電常數材料(low-k material))所製成之氧化物層。
在一些實施方式中，導電材料212可以是例如多晶矽(polysilicon)的導電材料，但本揭露不以此為限。在一些實施方式中，導電材料212也可以是由例如鎢的金屬材料所製成。或者，在一些實施方式中，導電材料212可以是由任何能導電的導電材料所製成。
在一些實施方式中，金屬層214可以是由例如鎢的金屬材料所製成，但本揭露不以此為限。在一些實施方式中，金屬層214可以是由任何能導電的導電材料所製成。或者，在一些實施方式中，金屬層214可以是由任何能作為使導電物質著陸於其上的著陸墊(landing pad)之導電材料所製成。
在一些實施方式中，氮化物層222可以是由例如SiN的材料所製成，但本揭露不以此為限。在一些實施方式中，氮化物層222可以是由任何能作為介電層的含氮材料所製成。
在一些實施方式中，氧化物層224可以是由例如SiO
2的材料所製成，但本揭露不以此為限。在一些實施方式中，氧化物層224可以是由任何能作為介電層的含氧材料所製成。
在一些實施方式中，基板210、導電材料212、金屬層214、氮化物層222以及氧化物層224可以藉由例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或其他可能的製程來形成。本揭露不意欲針對基板210、導電材料212、金屬層214、氮化物層222以及氧化物層224的形成方法進行限制。
在一些實施方式中，如第2圖所示，氮化物層222的數量為三且氧化物層224的數量為二，但本揭露不意欲針對氮化物層222以及氧化物層224的數量進行限制。
接著，執行步驟S102：形成硬遮罩層230於半導體層堆疊220上。
請參考第3圖。如第3圖所示，硬遮罩層230設置於半導體層堆疊220上。更具體地說，硬遮罩層230設置於半導體層堆疊220之氮化物層222的最頂層上。硬遮罩層230具有數個鏤空部232，且鏤空部232對應於金屬層214。換言之，本揭露的硬遮罩層230係圖案化硬遮罩層230。
在步驟S102中，形成硬遮罩層230於半導體層堆疊220上的步驟還包含：沉積硬遮罩層230於半導體層堆疊220之氮化物層222的最頂層上，以及形成鏤空部232，以將硬遮罩層230圖案化。
將硬遮罩層230圖案化後，使得每一鏤空部232具有一臨界尺寸(CD，critical dimension)。此處的臨界尺寸可以簡單理解為鏤空部232的寬度。
在一些實施方式中，硬遮罩層230可以藉由例如化學氣相沉積(CVD)或其他可能的製程來形成。本揭露不意欲針對硬遮罩層230的形成方法進行限制。
在一些實施方式中，鏤空部232可以藉由例如光刻(lithography)或其他可能的蝕刻方法來形成。本揭露不意欲針對圖案化硬遮罩層230的方法進行限制。
在一些實施方式中，如第3圖所示，鏤空部232係位於金屬層214正上方。
在一些實施方式中，硬遮罩層230可以是例如矽氮化物(Si
xN
y)或矽氧化物(Si
xO
y)的材料。在一些實施方式中，硬遮罩層230的材料可以是例如矽氮化物(Si
xN
y)和矽氧化物(Si
xO
y)的混合物。在一些實施方式中，硬遮罩層230的材料可以是例如氮化矽(TiN)的材料。本揭露不意欲針對硬遮罩層230的材料以及材料的混合比例進行限制。
接著，執行步驟S103：利用硬遮罩層230的數個鏤空部232分別形成數個溝槽T於半導體層堆疊220。
請參考第4圖。如第4圖所示，溝槽T穿過半導體層堆疊220的至少一氮化物層222以及至少一氧化物層224而分別連通至金屬層214。
在步驟S103中，如第4圖所示，係藉由對半導體層堆疊220蝕刻，利用鏤空部232分別形成數個溝槽T於半導體層堆疊220，且使得溝槽T具有內壁Ta，內壁Ta連接鏤空部232的內壁232a，內壁232a又連接硬遮罩層230的頂面230a。除此之外，執行步驟S103使得溝槽T的開口具有第一寬度W1。
在一些實施方式中，溝槽T可以藉由例如乾蝕刻、濕蝕刻或其他蝕刻方法來形成。本揭露不意欲針對溝槽T的形成方法進行限制。
在一些實施方式中，第一寬度W1實質上等於鏤空部232的臨界尺寸(即，鏤空部232的寬度)。
在一些實施方式中，如第4圖所示，溝槽T的寬度可以隨著在半導體層堆疊220中的高度往下而遞減，但本揭露不以此為限。在一些實施方式中，溝槽T在半導體層堆疊220中的寬度可以隨著所在不同高度而保持相同。換言之，本揭露不意欲針對溝槽T的形狀進行限制。
接著，執行步驟S104：形成導電層240於溝槽T之內壁Ta上。
請參考第5圖。具體來說，步驟S104實質上係毯覆式沉積導電層240於硬遮罩層230上，致使導電層240共形地形成於硬遮罩層230的頂面230a、鏤空部232之內壁232a與溝槽T之內壁Ta。
在一些實施方式中，形成導電層240於溝槽T之內壁Ta上係使導電層240可以著陸於金屬層214上，從而使得導電層240接觸金屬層214。
在一些實施方式中，導電層240可以藉由例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或其他可能的製程來形成。本揭露不意欲針對導電層240的形成方法進行限制。
接著，執行步驟S105：去除硬遮罩層230。
請參考第6圖以及第7圖。具體來說，去除硬遮罩層230除了完全去除硬遮罩層230之外，係使得導電層240形成於硬遮罩層230的頂面230a與鏤空部232之內壁232a的部分被去除。
在一些實施方式中，去除硬遮罩層230的步驟S105係利用一研磨製程。具體來說，如第6圖所示，去除硬遮罩層230係利用研磨部件P來執行研磨操作，使得硬遮罩層230以及導電層240形成於硬遮罩層230的頂面230a與鏤空部232之內壁232a的部分可以同時去除。接著，如第7圖所示，研磨部件P向下研磨，直到氮化物層222的最頂層暴露，才停止研磨製程。
在一些實施方式中，研磨製程可以是例如化學機械平坦化(CMP)或其他可能的研磨製程。本揭露不意欲針對去除硬遮罩層230的方法進行限制。
本揭露於步驟S105中使用化學機械平坦化(CMP)，其優點在於使用化學機械平坦化製程比起使用蝕刻製程更能減少導電層240形成於硬遮罩層230的頂面230a與鏤空部232之內壁232a的部分之消耗。
在一些實施方式中，如第7圖所示，在執行上述步驟S104以及步驟S105之後，使得溝槽T具有第二寬度W2。
在一些實施方式中，第二寬度W2係實質上與第一寬度W1相同。換言之，在執行形成導電層240於溝槽T之內壁Ta上的步驟S104以及去除硬遮罩層230的步驟S105之後，鏤空部232以及溝槽T的寬度得以維持而沒有擴孔，以使臨界尺寸符合預期。
在一些實施方式中，形成導電層240於溝槽T之內壁Ta上的步驟S104係執行於去除硬遮罩層230的步驟S105之前，使得在去除硬遮罩層230的過程中可以維持溝槽T的寬度而不使寬度變寬。
藉由執行以上步驟S101、步驟S102、步驟S103、步驟S104以及步驟S105，製造者即可透過半導體元件的製造方法100來製造出本揭露的半導體元件200。
由以上對於本揭露之具體實施方式之詳述，可以明顯地看出，於本揭露的半導體元件的製造方法中，由於形成導電層於溝槽之內壁上的步驟執行於去除硬遮罩層的步驟之前，使得在去除硬遮罩層的過程中可以維持溝槽的寬度而不使寬度變寬。除此之外，於本揭露的半導體元件的製造方法中，由於利用研磨製程去除硬遮罩層，使得在去除硬遮罩層的過程中可以同時去除形成於硬遮罩層的頂面以及鏤空部之內壁的導電層，不但可以維持溝槽的寬度，還可以達到減少導電層之消耗的目的。
上述內容概述若干實施方式之特徵，使得熟習此項技術者可更好地理解本案之態樣。熟習此項技術者應瞭解，在不脫離本案的精神和範圍的情況下，可輕易使用上述內容作為設計或修改為其他變化的基礎，以便實施本文所介紹之實施方式的相同目的及/或實現相同優勢。上述內容應當被理解為本揭露的舉例，其保護範圍應以申請專利範圍為準。
100:半導體元件的製造方法
200:半導體元件
210:基板
212:導電材料
214:金屬層
220:半導體層堆疊
222:氮化物層
224:氧化物層
230:硬遮罩層
230a:頂面
232:鏤空部
232a,Ta:內壁
240:導電層
P:研磨部件
S101,S102,S103,S104,S105:步驟
T:溝槽
W1:第一寬度
W2:第二寬度
為讓本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：
第1圖為繪示根據本揭露之一實施方式之半導體元件的製造方法的流程圖。
第2圖為繪示半導體元件的製造方法的一製造階段的示意圖。
第3圖為繪示半導體元件的製造方法的一製造階段的示意圖。
第4圖為繪示半導體元件的製造方法的一製造階段的示意圖。
第5圖為繪示半導體元件的製造方法的一製造階段的示意圖。
第6圖為繪示半導體元件的製造方法的一製造階段的示意圖。
第7圖為繪示半導體元件的製造方法的一製造階段的示意圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
100:半導體元件的製造方法
S101,S102,S103,S104,S105:步驟
Claims (8)
- 一種半導體元件的製造方法，包含：形成一半導體層堆疊於一基板上；形成一硬遮罩層於該半導體層堆疊上，其中該硬遮罩層具有複數個鏤空部；利用該硬遮罩層的該些鏤空部分別形成複數個溝槽於該半導體層堆疊；共形地形成一導電層於該些溝槽之內壁上；以及在共形地形成該導電層於該些溝槽之內壁上之後，利用一研磨製程去除該硬遮罩層。
- 如請求項1所述之方法，進一步包含：在該形成該半導體層堆疊於該基板上的步驟之前，形成複數個金屬層於該基板上，其中該些金屬層彼此分離。
- 如請求項2所述之方法，其中該利用該硬遮罩層的該些鏤空部分別形成該些溝槽於該半導體層堆疊的步驟係使得該些溝槽分別連通至該些金屬層。
- 如請求項3所述之方法，其中該共形地形成該導電層於該些溝槽之內壁上的步驟係使得該導電層接觸該些金屬層。
- 如請求項1所述之方法，其中該形成該半 導體層堆疊於該基板上的步驟包含交替地形成至少一氧化物層以及至少一氮化物層於該基板上。
- 如請求項1所述之方法，其中該共形地形成該導電層於該些溝槽之內壁上的步驟包含：毯覆式沉積該導電層於該硬遮罩層上，致使該導電層形成於該硬遮罩層的一頂面、該些鏤空部之內壁與該些溝槽之內壁。
- 如請求項6所述之方法，其中該利用該研磨製程去除該硬遮罩層的步驟係使得該導電層形成於該硬遮罩層的該頂面與該些鏤空部之內壁的部分被去除。
- 如請求項1所述之方法，其中該利用該硬遮罩層的該些鏤空部分別形成該些溝槽於該半導體層堆疊的步驟係使得該些溝槽中之一者具有一寬度，且該共形地形成該導電層於該些溝槽之內壁上以及該利用該研磨製程去除該硬遮罩層的步驟係使得該些溝槽中之該者具有相同之該寬度。
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2021
- 2021-08-26 TW TW110131635A patent/TWI825469B/zh active
Patent Citations (5)
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| Publication number | Publication date |
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