TWI841428B - 半導體元件及其製造方法 - Google Patents

Abstract

一種半導體元件的製造方法包含：形成半導體結構，其包含依序堆疊的基材、介電質底層、導體層以及介電質蓋層；蝕刻半導體結構以形成溝槽，其中溝槽貫穿介電質蓋層、導體層以及介電質底層，並暴露基材的第一部位以及介電質底層的殘留區域，且殘留區域覆蓋基材鄰近第一部位的第二部位；形成第一覆蓋層於介電質蓋層朝向溝槽的一側；形成第二覆蓋層於介電質底層朝向溝槽的一側；執行乾蝕刻製程以移除第二覆蓋層位於第二部位上方的一些部位以暴露殘留區域；以及蝕刻殘留區域以暴露第二部位。

Description

半導體元件及其製造方法

本揭露是有關於一種半導體元件以及半導體元件的製造方法，特別是有關於一種電容的位元線(bit line)部位的製造方法。

目前在製造半導體元件的製程中，常見地，會使用蝕刻技術形成溝槽以暴露接合區域，方便下一步驟的導線、導體的連接或是其他材質的填充。然而，溝槽底部卻常發生蝕刻不完全的情形。有可能是因為溝槽的深度過深，導致乾蝕刻的電漿無法充分地蝕刻溝槽的底部。又或是因為蝕刻的過程中溝槽延伸至基材以暴露出接合區域時，基材的殘留物會產生堆積覆蓋在周圍的區域，使基材附近的區域難以蝕刻，也就是說，基材的接合區域無法完整的暴露，造成電阻的升高。

然而，若只是延長蝕刻製程的時間以更完整的暴露接合區域，蝕刻液或是蝕刻氣體會過度地蝕刻溝槽側壁暴露的其他區域造成損傷。

因此，如何提出一種可解決上述問題的半導體元件及其製造方法，是目前業界亟欲投入研發資源解決的問題之一。

有鑑於此，本揭露之一目的在於提出一種解決上述問題的半導體元件及其製造方法。

本揭露是有關於一種半導體元件的製造方法包含：形成半導體結構，其包含依序堆疊的基材、介電質底層、導體層以及介電質蓋層；蝕刻半導體結構以形成溝槽，其中溝槽貫穿介電質蓋層、導體層以及介電質底層，並暴露基材的第一部位以及介電質底層的殘留區域，且殘留區域覆蓋基材鄰近第一部位的第二部位；形成第一覆蓋層於介電質蓋層朝向溝槽的一側；形成第二覆蓋層於介電質底層朝向溝槽的一側；執行乾蝕刻製程以移除第二覆蓋層位於第二部位上方的一些部位以暴露殘留區域；以及蝕刻殘留區域以暴露第二部位。

在一些實施方式中，殘留區域位於溝槽下方。殘留區域具有斜面。

在一些實施方式中，形成第一覆蓋層與第二覆蓋層的步驟包含對介電質蓋層與介電質底層執行電漿處理以氧化部分的介電質蓋層以形成第一覆蓋層，並氧化部分的介電質底層以形成第二覆蓋層。

在一些實施方式中，導體層分隔第一覆蓋層以及第二覆蓋層。

在一些實施方式中，蝕刻介電質底層的殘留區域的步驟包含以第一蝕刻速率蝕刻介電質底層的殘留區域，以及以第二蝕刻速率蝕刻第一覆蓋層。第一蝕刻速率大於第二蝕刻速率。

本揭露是有關於一種半導體元件包含主動區域、介電質底層、導體層以及介電質蓋層。介電質底層包含連接主動區域的底面、連接底面的第一側面以及連接第一側面的第二側面。第一側面實質上垂直地沿著遠離主動區域的方向延伸。導體層在介電質底層上且連接第二側面。介電質蓋層在導體層上。

在一些實施方式中，半導體元件進一步包含第一覆蓋層以及第二覆蓋層。第一覆蓋層覆蓋介電質蓋層的第三側面且連接導體層。第二覆蓋層覆蓋第二側面且位於導體層下方。

在一些實施方式中，導體層分隔第一覆蓋層以及第二覆蓋層。

在一些實施方式中，由剖過介電質蓋層、導體層、介電質底層以及主動區域的剖面觀察，介電質底層的輪廓為六邊形。

在一些實施方式中，半導體元件還包含兩第二覆蓋層。兩第二覆蓋層分別連接於介電質底層的相反兩側。由剖過介電質蓋層、導體層、介電質底層以及主動區域的剖面觀察，兩第二覆蓋層與介電質底層形成的結構的輪廓實質上為矩形。

綜上所述，由於本揭露的半導體元件的製作方法包含形成第一覆蓋層以及第二覆蓋層，並接著利用乾蝕刻製程去除覆蓋在第二部位上方的第二覆蓋層，可以在進行蝕刻的過程中，不會損傷介電質蓋層的同時完整的暴露基材(主動區域、淺溝槽隔離區域)的第二部位。本揭露的半導體元件由於基材的第二部位被完整暴露，介電質底層的側面實質上是垂直地延伸遠離基材的表面。

本揭露的這些與其他方面通過結合圖式對優選實施例進行以下的描述，本揭露的實施例將變得顯而易見，但在不脫離本公開的新穎概念的精神和範圍的情況下，可以進行其中的變化和修改。

以下揭露內容在此將透過圖式及參考資料被更完整描述，一些示例性的實施例被繪示在圖式中。本揭露可以被以不同形式實施並且不應被以下提及的實施例所限制。但是，這些實施例被提供以幫助更完整的理解本揭露之內容並且向本領域之技術人員充分傳達本發明的範圍。相同的參考標號會貫穿全文指代相似元件。

空間相對的詞彙（例如，「低於」、「下方」、「之下」、「上方」、「之上」等相關詞彙）於此用以簡單描述如圖所示之元件或特徵與另一元件或特徵的關係。在使用或操作時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋裝置的不同轉向。再者，這些裝置可旋轉（旋轉90度或其他角度），且在此使用之空間相對的描述語可作對應的解讀。另外，術語「由…製成」可以表示「包含」或「由…組成」。

請參考第1圖。第1圖為繪示根據本揭露一實施方式之半導體元件的製造方法M的流程圖。半導體元件的製造方法M包含步驟S10、步驟S20、步驟S30、步驟S40以及步驟S50。本文在詳細敘述第1圖的步驟S10、步驟S20、步驟S30、步驟S40以及步驟S50時請對應地同時參考第2圖至第6圖。第2圖至第6圖為繪示根據本揭露一或多個實施方式之半導體元件的多個製造階段的示意圖。

以下詳細敘述步驟S10、步驟S20、步驟S30、步驟S40以及步驟S50的操作。

首先，執行步驟S10：形成半導體結構10。

請參考第2圖。在本實施方式中，半導體結構10包含依序堆疊的基材100、介電質底層200、導體層300以及介電質蓋層400。形成基材100，基材100可以是矽基材經由蝕刻形成的主動區域(active area)，例如淺溝槽隔離(shallow trench isolation, STI)區域。接著，在基材100上依序沉積形成介電質底層200、導體層300以及介電質蓋層400。介電質底層200、導體層300以及介電質蓋層400可以由任意合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學電鍍)、化學電鍍等。

在一些優選的實施例中，基材100的材質為矽，例如多晶矽(polycrystalline silicon)。導體層300的材質為鎢(W)。介電質底層200以及介電質蓋層400的材質為可以再進一步氧化的穩定介電質層，例如氮化矽(SiN)。在一些實施例中，介電質底層200以及介電質蓋層400為相同材質。

接著，執行步驟S20：蝕刻半導體結構10以形成溝槽12。

請參考第3圖。在本實施方式中，對半導體結構10執行蝕刻製程，以形成貫穿介電質蓋層400、導體層300以及介電質底層200的溝槽12。溝槽12將塊狀的介電質蓋層400、導體層300以及介電質底層200分隔為在主動區域上的多個位元線特徵15(bit line feature)。形成溝槽12是為了暴露基材100的第一部位110與第二部位120。第一部位110以及第二部位120在後續的製程中可以合稱為接合區域(contact landing area)。當接合區域過小時會造成電阻的增加。然而，當蝕刻製程延伸溝槽12至基材100時，基材100位於溝槽12中央的第一部位110會較兩側的第二部位120更早被溝槽12暴露，且暴露的第一部位110會因為蝕刻製程而產生殘留物。產生的殘留物會覆蓋、累積於溝槽12底部兩側的介電質底層200上(也就是第二部位120上方)，使溝槽12底部兩側的介電質底層200難以被完整的蝕刻而具有殘留區域210。

如第3圖所示，位於溝槽12底部中心的第一部位110被溝槽12暴露，而接近溝槽12的兩側的第二部位120被殘留區域210覆蓋。在第3圖中，由剖過介電質蓋層400、導體層300、介電質底層200以及基材100且實質上垂直於基材100接近介電質底層200的表面的剖面觀察，介電質底層200的輪廓實質上為梯形(trapezoid)。介電質底層200包含導體層300下方輪廓為矩形的部位以及矩形部位兩側延伸的輪廓為三角形的殘留區域210。殘留區域210具有由導體層300延伸至基材100的一斜面212。殘留區域210可以定義為介電質底層200未被完整蝕刻而殘留在接合區域(第一部位110與第二部位120)上方的部位。在一些實施例中，第一部位110鄰近第二部位120。第一部位110位於兩第二部位120之間。第一部位110與第二部位120的面積比會因為步驟S20的蝕刻製程而變化。本揭露不意欲針對第一部位110與第二部位120的面積比進行限制。

在一些實施例中，在步驟S20執行的蝕刻製程可以為任意合適的蝕刻製程，例如濕蝕刻製程、乾蝕刻製程或其組合。在執行蝕刻製程之前，可以在介電質蓋層400上沉積一或多個遮罩層。接著使用黃光微影製程將光罩上的圖案轉移至遮罩層以定義需要被蝕刻的部位(例如溝槽12)後，再執行蝕刻製程。

接著，執行步驟S30：形成第一覆蓋層510以及第二覆蓋層520。

請參考第4圖。在本實施方式中，介電質蓋層400以及介電質底層200是相同材質。更仔細地說，介電質蓋層400以及介電質底層200都是氮化矽(SiN)。對溝槽12兩側的介電質蓋層400以及介電質底層200進行電漿處理，使介電質蓋層400與介電質底層200朝向溝槽12的一側分別氧化形成材質為氮氧化矽(SiON)的第一覆蓋層510以及第二覆蓋層520。換句話說，第一覆蓋層510形成於介電質蓋層400朝向溝槽12的一側。第二覆蓋層520形成於介電質底層200朝向溝槽12的一側。部分的第二覆蓋層520形成在殘留區域210遠離基材100的一側。第一覆蓋層510以及第二覆蓋層520實質上是同時形成的。第二覆蓋層520的一些部位位於導體層300下方，第二覆蓋層520的另一些部位位於基材100的第二部位120上方。導體層300分隔第一覆蓋層510與第二覆蓋層520。第二覆蓋層520在第二部位120上方的部位是由介電質底層200的殘留區域210的一些部位形成的。

在一些實施例中，用以形成第一覆蓋層510以及第二覆蓋層520的電漿處理使用包含氧氣(O ₂)的製程氣體。在高溫下，利用電漿氧化介電質蓋層400與介電質底層200朝向溝槽12一側的表面形成第一覆蓋層510以及第二覆蓋層520。在另一些實施例中，可以不使用電漿處理，而是在有氧氣的高溫環境中氧化介電質蓋層400與介電質底層200朝向溝槽12一側的表面。

在另一些替代性的實施例中，介電質蓋層400與介電質底層200可以為不同材質。不同材質的介電質蓋層400與介電質底層200會形成不同材質的第一覆蓋層510與第二覆蓋層520。不同材質的介電質蓋層400與介電質底層200在施以相同時間的氧化處理(例如電漿處理)時，會產生不同厚度的第一覆蓋層510與第二覆蓋層520。也就是說，可以根據製程的需要調整第一覆蓋層510與第二覆蓋層520的材質及厚度。

接著，執行步驟S40：執行乾蝕刻製程以移除第二覆蓋層520位於第二部位120上方的一些部位以暴露殘留區域210。

請參考第5圖。在本實施方式中，對溝槽12底部的第二覆蓋層520執行乾蝕刻製程以移除第二覆蓋層520位於基材100的第二部位120上方的部位，暴露殘留區域210。介電質蓋層400朝向溝槽12一側的表面仍被第一覆蓋層510覆蓋。由溝槽12同時暴露的殘留區域210與第一覆蓋層510具有不同材質。由剖過介電質蓋層400、導體層300、介電質底層200以及基材100且實質上垂直於基材100接近介電質底層200的表面的剖面觀察，殘留於導體層300下方的第二覆蓋層520的輪廓為三角形。移除第二覆蓋層520位於基材100的第二部位120上方的部位時，會暴露一部分的第二部位120。

在一些優選的實施例中，步驟S40的蝕刻製程為非等向性蝕刻製程，例如乾蝕刻製程。利用乾蝕刻製程，可以準直的移除位於第二部位120上方的第二覆蓋層520而不會損傷溝槽12兩側的第一覆蓋層510。在執行乾蝕刻製程時，移除第二覆蓋層520的蝕刻速率會大於移除基材100的第一部位110的蝕刻速率。

接著，執行步驟S50：蝕刻殘留區域210以暴露第二部位120。

請參考第6圖。在本實施方式中，對溝槽12下方的殘留區域210執行蝕刻製程以移除殘留區域210。移除殘留區域210後，暴露殘留區域210下方的基材100的第二部位120，使接合區域增大。由於第一覆蓋層510覆蓋介電質蓋層400朝向溝槽12一側的表面，介電質蓋層400在步驟S50的蝕刻製程中不會被消耗。換言之，在步驟S50的蝕刻製程中，殘留區域210具有第一蝕刻速率，第一覆蓋層510具有第二蝕刻速率，其中第一蝕刻速率大於第二蝕刻速率。同樣地，在步驟S50的蝕刻製程中，殘留於導體層300下方的第二覆蓋層520也具有小於第一蝕刻速率的第三蝕刻速率。據此，第一覆蓋層510與第二覆蓋層520可以在移除殘留區域210的製程中保護介電質蓋層400不被消耗。相對地，殘留區域210可以更完整的被移除。

在一些優選的實施例中，步驟S50的蝕刻製程為等向性蝕刻製程，例如濕蝕刻製程。利用第一覆蓋層510與第二覆蓋層520以及殘留區域210之間的蝕刻選擇比，濕蝕刻製程可以更好的去除殘留區域210，且不損傷第一覆蓋層510覆蓋保護的介電質蓋層400。

以下將詳細敘述半導體元件的製造方法M製成的半導體元件的結構。

請繼續參考第6圖。第6圖所示的半導體元件半導體元件包含基材100、介電質底層200、導體層300、介電質蓋層400、第一覆蓋層510以及第二覆蓋層520。基材100可以是主動區域的淺溝槽隔離(STI)層。介電質底層200包含連接的底面201、連接底面201的第一側面202以及連接第一側面202的第二側面204。由於殘留區域210被去除(見第5圖)，暴露第二部位120，第一側面202實質上垂直地沿著遠離基材100的方向延伸。第一側面202實質上垂直於底面201。第一側面202是暴露的。導體層300在介電質底層200上。導體層300連接第二側面204。介電質蓋層400連接於導體層300上。第一覆蓋層510覆蓋於介電質蓋層400的第三側面402。第一覆蓋層510連接導體層300。兩第二覆蓋層520連接於介電質蓋層400的相反兩側。第二覆蓋層520連接且覆蓋該第二側面204。第二覆蓋層520連接導體層300。導體層300分隔第一覆蓋層510與第二覆蓋層520。可以清楚的觀察到，在本實施方式中，溝槽12完整的暴露基材100的第一部位110以及第一部位110兩側的第二部位120，具有完整的接合區域。

在本揭露的實施例中，「大致」、「實質上」等用語可以指給定的數值在5%以內變動。例如第一側面202與基材100連接底面201的表面實質上垂直，也就是說，第一側面202與基材100連接底面201的一表面之間的一角度可以在90°的正負5%以內變動。

在一些實施例中，如第6圖所示，由剖過介電質蓋層400、導體層300、介電質底層200以及基材100且實質上垂直於基材100接近介電質底層200的表面的剖面觀察，半導體元件的介電質底層200的輪廓為六邊形。位於介電質底層200與導體層300之間的第二覆蓋層520的輪廓為三角形。介電質底層200與連接於介電質底層200相反兩側的兩第二覆蓋層520形成的結構的輪廓大致上為矩形。

在一些實施例中，如第6圖所示的半導體元件在經過進一步加工製作之後可以形成用於動態隨機存取記憶體(DRAM)的位元線結構(bit line structure)。後續的加工可以為，例如，將位元線結構連接至電容器，或是在溝槽12中填充多晶矽。

綜上所述，由於本揭露的半導體元件的製作方法包含形成第一覆蓋層以及第二覆蓋層的步驟，可以在完整去除介電質底層的殘留區域的同時，不會損傷介電質蓋層。換句話說，由於殘留區域被完整的移除，介電質底層的第一側面實質上垂直於基材延伸，使基材暴露更大的接合面積。

前面描述內容僅對於本揭露之示例性實施例給予說明和描述，並無意窮舉或限制本揭露所公開之發明的精確形式。以上教示可以被修改或者進行變化。

被選擇並說明的實施例是用以解釋本揭露之內容以及他們的實際應用從而激發本領域之其他技術人員利用本揭露及各種實施例，並且進行各種修改以符合預期的特定用途。在不脫離本揭露之精神和範圍的前提下，替代性實施例將對於本揭露所屬領域之技術人員來說為顯而易見者。因此，本發明的範圍是根據所附發明申請專利範圍而定，而不是被前述說明書和其中所描述之示例性實施例所限定。

M:半導體元件的製造方法 S10,S20,S30,S40,S50:步驟 10:半導體結構 12:溝槽 100:基材 110:第一部位 120:第二部位 200:介電質底層 201:底面 202:第一側面 204:第二側面 210:殘留區域 212:斜面 300:導體層 400:介電質蓋層 402:第三側面 510:第一覆蓋層 520:第二覆蓋層

圖式繪示了本揭露的一個或多個實施例，並且與書面描述一起用於解釋本揭露之原理。在所有圖式中，儘可能使用相同的圖式標記指代實施例的相似或相同元件，其中： 第1圖為繪示根據本揭露一實施方式之半導體元件的製造方法的流程圖。 第2圖為繪示根據本揭露一實施方式之半導體元件的製造方法的一製造階段的示意圖。 第3圖為繪示根據本揭露一實施方式之半導體元件的製造方法的一製造階段的示意圖。 第4圖為繪示根據本揭露一實施方式之半導體元件的製造方法的一製造階段的示意圖。 第5圖為繪示根據本揭露一實施方式之半導體元件的製造方法的一製造階段的示意圖。 第6圖為繪示根據本揭露一實施方式之半導體元件的製造方法的一製造階段的示意圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

M:半導體元件的製造方法

S10,S20,S30,S40,S50:步驟

Claims (10)

1. 一種半導體元件的製造方法，包含： 形成一半導體結構，其中該半導體結構包含依序堆疊的一基材、一介電質底層、一導體層以及一介電質蓋層； 蝕刻該半導體結構以形成一溝槽，其中該溝槽貫穿該介電質蓋層、該導體層以及該介電質底層，並暴露該基材的一第一部位以及該介電質底層的一殘留區域，且該殘留區域覆蓋該基材鄰近該第一部位的一第二部位； 形成一第一覆蓋層於該介電質蓋層朝向該溝槽的一側； 形成一第二覆蓋層於該介電質底層朝向該溝槽的一側； 執行一乾蝕刻製程以移除該第二覆蓋層位於該第二部位上方的一些部位以暴露該殘留區域；以及 蝕刻該殘留區域以暴露該第二部位。
2. 如請求項1所述之半導體元件的製造方法，其中該殘留區域位於該溝槽下方，且該殘留區域具有一斜面。
3. 如請求項1所述之半導體元件的製造方法，其中形成該第一覆蓋層的步驟以及形成該第二覆蓋層的步驟包含對該介電質蓋層與該介電質底層執行一電漿處理以氧化部分的該介電質蓋層以形成該第一覆蓋層，並氧化部分的該介電質底層以形成該第二覆蓋層。
4. 如請求項1所述之半導體元件的製造方法，其中該導體層分隔該第一覆蓋層以及該第二覆蓋層。
5. 如請求項1所述之半導體元件的製造方法，其中蝕刻該介電質底層的該殘留區域的步驟包含： 以一第一蝕刻速率蝕刻該介電質底層的該殘留區域；以及 以一第二蝕刻速率蝕刻該第一覆蓋層； 其中該第一蝕刻速率大於該第二蝕刻速率。
6. 一種半導體元件，包含： 一主動區域； 一介電質底層，包含： 一底面，連接該主動區域； 一第一側面，連接該底面，且實質上垂直地沿著遠離該主動區域的方向延伸；以及 一第二側面，連接該第一側面； 一導體層，在該介電質底層上且連接該第二側面；以及 一介電質蓋層，在該導體層上。
7. 如請求項6所述之半導體元件，進一步包含： 一第一覆蓋層，覆蓋該介電質蓋層的一第三側面且連接該導體層；以及 一第二覆蓋層，覆蓋該第二側面且位於該導體層下方。
8. 如請求項7所述之半導體元件，其中該導體層分隔該第一覆蓋層以及該第二覆蓋層。
9. 如請求項6所述之半導體元件，其中由剖過該介電質蓋層、該導體層、該介電質底層以及該主動區域的一剖面觀察，該介電質底層的輪廓為六邊形。
10. 如請求項9所述之半導體元件，還包含兩第二覆蓋層，該兩第二覆蓋層分別連接於該介電質底層的相反兩側，且其中由該剖面觀察，該兩第二覆蓋層與該介電質底層形成的一結構的輪廓實質上為矩形。

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