TW202335190A

TW202335190A - 半導體元件的製造方法

Info

Publication number: TW202335190A
Application number: TW111105852A
Authority: TW
Inventors: 林智清
Original assignee: 南亞科技股份有限公司
Priority date: 2022-02-17
Filing date: 2022-02-17
Publication date: 2023-09-01
Also published as: CN116685142A

Abstract

一種半導體元件的製造方法包含：形成硬遮罩層於半導體結構上，其中硬遮罩層具有第一鏤空部以及第二鏤空部；形成光阻層於硬遮罩層上方並填充第一鏤空部以及第二鏤空部；在光阻層遠離半導體結構的一側形成第一凹陷以及第二凹陷，其中第一凹陷與第二凹陷具有不同深度；以及利用具有第一凹陷以及第二凹陷之光阻層與硬遮罩層的第一鏤空部以及第二鏤空部於半導體結構的第一區域以及第二區域分別形成具有不同深度之第一溝槽以及第二溝槽延伸至導體層。

Description

半導體元件的製造方法

本揭露係有關於一種半導體元件的製造方法。

在DRAM電容器的結構上方通常包含數個溝槽，這些溝槽用於在後續製程填充有導電材料而成為接觸連通柱，因此這些溝槽又被稱為接觸窗。由於DRAM電容器的結構包含陣列區域以及周邊區域，且位在DRAM電容器的結構之頂端的導體層分別在陣列區域以及周邊區域中的所在高度不同，使得這些接觸窗的深度必須隨著具有不同所在高度的導體層而具有不同的深度。這樣的結構又稱為多階層接觸窗(multi-level contact window)半導體結構。

然而，在現行的多階層接觸窗製程中，經過單一蝕刻溝槽的步驟後，容易造成要求的深度較淺的溝槽蝕刻過深而去除了導體層的一部分，並在要求的深度較深的溝槽蝕刻過淺而沒有抵達導體層並且消耗過多的導電層。這樣的蝕刻製程導致DRAM電容器的性能表現無法令人滿意。雖然可以針對具有不同要求的深度之接觸窗分開蝕刻，舉例來說，可以先蝕刻要求的深度較深的溝槽，調整相關參數後再蝕刻要求的深度較淺的溝槽。但分開蝕刻的製造步驟又會造成製程的時間拉長，而影響半導體元件的生產效率。

因此，如何提出一種半導體元件的製造方法，尤其是一種適用於多階層接觸窗的半導體元件的製造方法，是目前業界亟欲投入研發資源解決的問題之一。

有鑑於此，本揭露之一目的在於提出一種可有解決上述問題之半導體元件的製造方法。

為了達到上述目的，依據本揭露之一實施方式，一種半導體元件的製造方法包含：形成硬遮罩層於半導體結構上，其中硬遮罩層具有第一鏤空部以及第二鏤空部，半導體結構包含介電質層、導體層以及堆疊結構依序堆疊，半導體結構具有第一區域以及第二區域分別位於第一鏤空部以及第二鏤空部下方，且導體層在第一區域中的部位與在第二區域中的部位相對於硬遮罩層的距離相異；形成光阻層於硬遮罩層上方並填充第一鏤空部以及第二鏤空部；在光阻層遠離半導體結構的一側形成第一凹陷以及第二凹陷，其中第一凹陷與第二凹陷具有不同深度；以及利用具有第一凹陷以及第二凹陷之光阻層與硬遮罩層的第一鏤空部以及第二鏤空部於第一區域以及第二區域分別形成具有不同深度之第一溝槽以及第二溝槽延伸至導體層。

於本揭露的一或多個實施方式中，形成硬遮罩層於半導體結構上的步驟係使硬遮罩層形成於介電質層上。

於本揭露的一或多個實施方式中，在形成硬遮罩層於半導體結構上的步驟中，導體層在第一區域中的部位相對於硬遮罩層的距離大於導體層在第二區域中的部位相對於硬遮罩層的距離。

於本揭露的一或多個實施方式中，形成光阻層於硬遮罩層上方並填充第一鏤空部以及第二鏤空部的步驟係利用塗佈製程。

於本揭露的一或多個實施方式中，在光阻層遠離半導體結構的該側形成第一凹陷以及第二凹陷的步驟係完全去除於第一鏤空部中的光阻層。

於本揭露的一或多個實施方式中，在光阻層遠離半導體結構的該側形成第一凹陷以及第二凹陷的步驟係利用曝光製程以及顯影製程。

於本揭露的一或多個實施方式中，利用具有第一凹陷以及第二凹陷之光阻層與硬遮罩層的第一鏤空部以及第二鏤空部於第一區域以及第二區域分別形成具有不同深度之第一溝槽以及第二溝槽延伸至導體層的步驟使得第一凹陷具有第一深度且第二凹陷具有第二深度，第一溝槽具有第三深度且第二溝槽具有第四深度。

於本揭露的一或多個實施方式中，第一深度大於第二深度，第三深度大於第四深度，使得在利用具有第一凹陷以及第二凹陷之光阻層與硬遮罩層的第一鏤空部以及第二鏤空部於第一區域以及第二區域分別形成具有不同深度之第一溝槽以及第二溝槽延伸至導體層的步驟中，第一溝槽以及第二溝槽大體上同時暴露出導體層。

於本揭露的一或多個實施方式中，利用具有第一凹陷以及第二凹陷之光阻層與硬遮罩層的第一鏤空部以及第二鏤空部於第一區域以及第二區域分別形成具有不同深度之第一溝槽以及第二溝槽延伸至導體層的步驟係使得導體層暴露。

於本揭露的一或多個實施方式中，利用具有第一凹陷以及第二凹陷之光阻層與硬遮罩層的第一鏤空部以及第二鏤空部於第一區域以及第二區域分別形成具有不同深度之第一溝槽以及第二溝槽延伸至導體層的步驟係利用蝕刻製程。

綜上所述，於本揭露的半導體元件的製造方法中，由於對光阻層在第一區域、第二區域以及第三區域上方的部位以不同劑量來曝光與顯影，使得光阻層分別在第一區域、第二區域以及第三區域上方可以具有不同深度的第一凹陷、第二凹陷以及第三凹陷。除此之外，於本揭露的半導體元件的製造方法中，由於分別在位於半導體結構的上方的硬遮罩層形成具有不同深度的第一凹陷、第二凹陷以及第三凹陷的光阻層，使得在後續執行蝕刻製程時可以在半導體結構的第一區域、第二區域以及第三區域中同時蝕刻出具有不同深度的第一溝槽、第二溝槽以及第三溝槽，並使第一溝槽、第二溝槽以及第三溝槽形成為同時抵達導體層。藉由執行本揭露的半導體元件的製造方法，不但可以製造出具有品質更好的接觸窗之半導體元件，相較於先前技術節省更加省時，從而增進半導體元件的生產效率。

以上所述僅係用以闡述本揭露所欲解決的問題、解決問題的技術手段、及其產生的功效等等，本揭露之具體細節將在下文的實施方式及相關圖式中詳細介紹。

以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，於本揭露部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。在所有圖式中相同的標號將用於表示相同或相似的元件。

空間相對的詞彙（例如，「低於」、「下方」、「之下」、「上方」、「之上」等相關詞彙）於此用以簡單描述如圖所示之元件或特徵與另一元件或特徵的關係。在使用或操作時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋裝置的不同轉向。再者，這些裝置可旋轉（旋轉90度或其他角度），且在此使用之空間相對的描述語可作對應的解讀。另外，術語「由…製成」可以表示「包含」或「由…組成」。

請參考第1圖，其為根據本揭露之一實施方式繪示之半導體元件的製造方法M的流程圖。如第1圖所示，半導體元件的製造方法M包含步驟S10、步驟S12、步驟S14以及步驟S16。本文在詳細敘述第1圖的步驟S10、步驟S12、步驟S14以及步驟S16時請同時參考第2圖至第6圖。

在詳細敘述半導體元件的製造方法M之前，請先參考第2圖。第2圖提供了一種半導體結構100。半導體結構100包含堆疊結構110、設置於堆疊結構110上方的導體層120A、導體層120B以及導體層120C以及設置於導體層120A、導體層120B以及導體層120C上方的介電質層130A、介電質層130B以及介電質層130C。更詳細的說，半導體結構100包含第一區域A1、第二區域A2以及第三區域A3。在第一區域A1中，介電質層130A位於導體層120A上方。在第二區域A2中，導體層120B位於堆疊結構110上方，且介電質層130B位於導體層120B上方。在第三區域A3中，導體層120C位於堆疊結構110上方，且介電質層130C位於導體層120C上方。在本實施方式中，介電質層130A、介電質層130B以及介電質層130C的頂部共平面。

需要說明的是，在本實施方式中，在第一區域A1中的導體層120A的下方包含堆疊結構110。但為了簡單說明的原因，故在第2圖至第6圖中繪示的第一區域A1中皆省略了堆疊結構110。另外，在本實施方式中，導體層120A、導體層120B以及導體層120C分別為一個導體層在第一區域A1、第二區域A2以及第三區域A3中的部位，故導體層120A、導體層120B以及導體層120C實際上屬於同一個導體層。另外，在本實施方式中，介電質層130A、介電質層130B以及介電質層130C分別為一個介電質層在第一區域A1、第二區域A2以及第三區域A3中的部位，故介電質層130A、介電質層130B以及介電質層130C實際上屬於同一個介電質層。

在本實施方式中，如第2圖所示，堆疊結構110在第一區域A1、第二區域A2以及第三區域A3中分別具有不同的高度，使得導體層120A、導體層120B以及導體層120C在第一區域A1、第二區域A2以及第三區域A3中不在同一水平面上。

在一些實施方式中，堆疊結構110可以是例如用於形成動態隨機存取記憶體(DRAM)的半導體結構，但本揭露不以此為限。在一些實施方式中，堆疊結構110可以是任何包含有一或多個導電材料、一或多個介電材料或其組合的半導體堆疊結構。

在一些實施方式中，導體層120A、導體層120B以及導體層120C的材料可以是鎢、多晶矽(poly-silicon)或其他任何合適的材料。本揭露不意欲針對導體層120A、導體層120B以及導體層120C的材料進行限制。

在一些實施方式中，導體層120A、導體層120B以及導體層120C可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學電鍍)、化學電鍍等。本揭露不意欲限制形成導體層120A、導體層120B以及導體層120C的方法。

在一些實施方式中，介電質層130A、介電質層130B以及介電質層130C的材料可以是氧化物、低k材料或其他任何合適的材料。本揭露不意欲針對導體層介電質層130A、介電質層130B以及介電質層130C的材料進行限制。

在一些實施方式中，介電質層130A、介電質層130B以及介電質層130C可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學電鍍)、化學電鍍等。本揭露不意欲限制形成介電質層130A、介電質層130B以及介電質層130C的方法。

在一些實施方式中，使介電質層130A、介電質層130B以及介電質層130C的頂部共平面可以藉由例如化學機械平坦化(CMP)的方法形成。或者，在一些實施方式中，使介電質層130A、介電質層130B以及介電質層130C的頂部共平面可以使用蝕刻或任何合適的方法來形成。本揭露不意欲限制使介電質層130A、介電質層130B以及介電質層130C的頂部共平面的方法。

以下詳細敘述步驟S10、步驟S12、步驟S14以及步驟S16的操作。

首先，執行步驟S10：形成硬遮罩層HM於半導體結構100上。

請參考第3圖，硬遮罩層HM形成於位在半導體結構100的第一區域A1、第二區域A2以及第三區域A3上方。更具體地說，硬遮罩層HM位於介電質層130A、介電質層130B以及介電質層130C上。如第3圖所示，硬遮罩層HM具有鏤空部O1、鏤空部O2以及鏤空部O3。鏤空部O1、鏤空部O2以及鏤空部O3分別位於第一區域A1、第二區域A2以及第三區域A3上方且分別對應導體層120A、導體層120B以及導體層120C。換言之，本揭露的硬遮罩層HM係經圖案化的硬遮罩層HM。

在一些實施方式中，硬遮罩層HM可以是例如多晶矽、矽氮化物(Si _xN _y)、矽氧化物(Si _xO _y)或氮化矽(TiN)的材料。本揭露不意欲針對硬遮罩層HM的材料進行限制。

在一些實施方式中，硬遮罩層HM可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學電鍍)、化學電鍍等。本揭露不意欲針對形成硬遮罩層HM的方法進行限制。

在一些實施方式中，如第3圖所示，鏤空部O1、鏤空部O2以及鏤空部O3係分別位於導體層120A、導體層120B以及導體層120C正上方。

在一些實施方式中，鏤空部O1、鏤空部O2以及鏤空部O3可以藉由例如光刻(lithography)或其他可能的蝕刻方法來形成。本揭露不意欲針對圖案化硬遮罩層HM的方法進行限制。

在一些實施方式中，鏤空部O1、鏤空部O2以及鏤空部O3具有相同的臨界尺寸(CD，critical dimension)。此處的臨界尺寸可以簡單理解為鏤空部O1、鏤空部O2以及鏤空部O3的寬度。

在一些實施方式中，如第3圖所示，鏤空部O1、鏤空部O2以及鏤空部O3的數量各為一，此僅是為了簡單說明。實際上，鏤空部O1、鏤空部O2以及鏤空部O3的數量可以為複數個。因此，本揭露不意欲針對鏤空部O1、鏤空部O2以及鏤空部O3的數量進行限制。

接著，執行步驟S12：形成光阻層PR於硬遮罩層HM上方並填充鏤空部O1、鏤空部O2以及鏤空部O3。

請參考第4圖，光阻層PR形成於硬遮罩層HM上，並橫跨半導體結構100的第一區域A1、第二區域A2以及第三區域A3。在一些實施方式中，光阻層PR係完全覆蓋硬遮罩層HM。在一些實施方式中，光阻層PR覆蓋硬遮罩層HM使得光阻層PR完全填充硬遮罩層HM的鏤空部O1、鏤空部O2以及鏤空部O3。

在一些實施方式中，如第4圖所示，光阻層PR在第一區域A1、第二區域A2以及第三區域A3上方具有相同厚度。具體來說，光阻層PR遠離硬遮罩層HM的一側係平整的。但本揭露不意欲針對光阻層PR在第一區域A1、第二區域A2以及第三區域A3上方的厚度進行限制。

在一些實施方式中，光阻層PR係利用塗佈製程形成於硬遮罩層HM上並填充鏤空部O1、鏤空部O2以及鏤空部O3，但本揭露不以此為限。在一些實施方式中，光阻層PR可以利用其他合適的方法形成於硬遮罩層HM上並填充鏤空部O1、鏤空部O2以及鏤空部O3。

接著，執行步驟S14：在光阻層PR遠離半導體結構100的一側形成第一凹陷R1、第二凹陷R2以及第三凹陷R3。

請參考第5圖，光阻層PR在第一區域A1、第二區域A2以及第三區域A3上方的部位被去除。更詳細的說，如第5圖所示，光阻層PR的部位被去除以分別在第一區域A1、第二區域A2以及第三區域A3上方形成第一凹陷R1、第二凹陷R2以及第三凹陷R3。第一凹陷R1具有第一深度da，第二凹陷R2具有第二深度db，第三凹陷R3具有第三深度dc。

在一些實施方式中，光阻層PR係利用曝光製程以及顯影製程在遠離半導體結構100的一側被去除。更詳細地說，光阻層PR係利用曝光製程以及顯影製程在第一區域A1、第二區域A2以及第三區域A3上方形成第一凹陷R1、第二凹陷R2以及第三凹陷R3。舉例來說，可以分別對光阻層PR位於第一區域A1、第二區域A2以及第三區域A3上方的部位以不同劑量曝光，其中在光阻層PR位於第一區域A1上方的部位所使用的劑量大於在光阻層PR位於第二區域A2上方的部位所使用的劑量，且在光阻層PR位於第二區域A2上方的部位所使用的劑量大於在光阻層PR位於第三區域A3上方的部位所使用的劑量。

接著，舉例來說，再分別對光阻層PR位於第一區域A1、第二區域A2以及第三區域A3上方的部位顯影，以在光阻層PR上分別形成第一凹陷R1、第二凹陷R2以及第三凹陷R3。

以上僅為簡單說明而舉例，本揭露不意欲針對在光阻層PR遠離半導體結構100的一側形成第一凹陷R1、第二凹陷R2以及第三凹陷R3的方法進行限制。

在一些實施方式中，第一深度da大於第二深度db，且第二深度db大於第三深度dc。

在一些實施方式中，如第5圖所示，光阻層PR在第一區域A1上方形成第一凹陷R1，使得鏤空部O1中的光阻層PR被完全去除。但本揭露不意欲對此進行限制。

在一些實施方式中，如第5圖所示，光阻層PR在第二區域A2上方形成第二凹陷R2，使得鏤空部O2中部分填充光阻層PR。但本揭露不意欲對此進行限制。

在一些實施方式中，如第5圖所示，光阻層PR在第三區域A3上方形成第三凹陷R3，使得鏤空部O3中仍完全填充光阻層PR。但本揭露不意欲對此進行限制。

接著，執行步驟S16：利用具有第一凹陷R1、第二凹陷R2以及第三凹陷R3之光阻層PR與硬遮罩層HM的鏤空部O1、鏤空部O2以及鏤空部O3於第一區域A1、第二區域A2以及第三區域A3中分別形成具有不同深度之第一溝槽T1、第二溝槽T2以及第三溝槽T3延伸至導體層120A、導體層120B以及導體層120C。

請參考第6圖，半導體結構100中具有第一溝槽T1、第二溝槽T2以及第三溝槽T3。如第6圖所示，半導體結構100的第一溝槽T1、第二溝槽T2以及第三溝槽T3穿過介電質層130A、介電質層130B以及介電質層130C而分別連通至導體層120A、導體層120B以及導體層120C。

在步驟S16中，如第6圖所示，利用具有第一凹陷R1、第二凹陷R2以及第三凹陷R3之光阻層PR，使得鏤空部O1、鏤空部O2以及鏤空部O3中的光阻層PR被完全去除。接著，再利用鏤空部O1、鏤空部O2以及鏤空部O3分別形成第一溝槽T1、第二溝槽T2以及第三溝槽T3於介電質層130A、介電質層130B以及介電質層130C。除此之外，如第6圖所示，執行步驟S16使得第一溝槽T1、第二溝槽T2以及第三溝槽T3分別具有第四深度dd、第五深度de以及第六深度df。第四深度dd、第五深度de以及第六深度df即第一溝槽T1、第二溝槽T2以及第三溝槽T3分別在介電質層130A、介電質層130B以及介電質層130C中的深度。在本實施方式中，第四深度dd、第五深度de以及第六深度df的定義為分別自介電質層130A、介電質層130B以及介電質層130C的頂面至導體層120A、導體層120B以及導體層120C的頂面的距離。

在本實施方式中，可以藉由蝕刻製程利用具有第一凹陷R1、第二凹陷R2以及第三凹陷R3之光阻層PR與硬遮罩層HM的鏤空部O1、鏤空部O2以及鏤空部O3於第一區域A1、第二區域A2以及第三區域A3中分別形成第一溝槽T1、第二溝槽T2以及第三溝槽T3。

在一些實施方式中，如第6圖所示，上述蝕刻製程係同時完全去除鏤空部O1、鏤空部O2以及鏤空部O3中的光阻層PR，並同時去除硬遮罩層HM的頂面上的部分光阻層PR。

在一些實施方式中，如第6圖所示，上述蝕刻製程係同時透過經圖案化的硬遮罩層HM對介電質層130A、介電質層130B以及介電質層130C蝕刻，以同時形成第一溝槽T1、第二溝槽T2以及第三溝槽T3。更詳細地說，藉由上述蝕刻製程形成的第一溝槽T1、第二溝槽T2以及第三溝槽T3係同時抵達導體層120A、導體層120B以及導體層120C並同時暴露導體層120A、導體層120B以及導體層120C。需要特別說明的是，蝕刻以同時暴露導體層120A、導體層120B以及導體層120C使得導體層120A、導體層120B以及導體層120C在步驟S16中並沒有其任何一部位被去除而保持完好。

在本實施方式中，第一溝槽T1、第二溝槽T2以及第三溝槽T3可以藉由非等向性蝕刻(例如：乾蝕刻)或其他蝕刻方法來形成，但本揭露不以此為限。在一些實施方式中，第一溝槽T1、第二溝槽T2以及第三溝槽T3可以藉由等向性蝕刻(例如：濕蝕刻)或其他蝕刻方法來形成。本揭露不意欲針對第一溝槽T1、第二溝槽T2以及第三溝槽T3的形成方法進行限制。

在一些實施方式中，步驟S16可以藉由先執行化學機械平坦化製程，再執行蝕刻製程以形成第一溝槽T1、第二溝槽T2以及第三溝槽T3。舉例來說，首先可以利用化學機械平坦化製程同時去除硬遮罩層HM的頂面上分別位於第一區域A1、第二區域A2以及第三區域A3上方的光阻層PR。再利用蝕刻製程使得鏤空部O1、鏤空部O2以及鏤空部O3中的光阻層PR被完全去除。接著，再繼續利用蝕刻製程，透過鏤空部O1、鏤空部O2以及鏤空部O3同時分別形成第一溝槽T1、第二溝槽T2以及第三溝槽T3於介電質層130A、介電質層130B以及介電質層130C延伸至導體層120A、導體層120B以及導體層120C。

需要說明的是，以上僅為舉例，本揭露不意欲針對執行步驟S16的方法或製程的次數與順序進行限制。

藉由執行以上步驟S10、步驟S12、步驟S14以及步驟S16，製造者即可透過半導體元件的製造方法M來製造出本揭露的具有不同深度之第一溝槽T1、第二溝槽T2以及第三溝槽T3的半導體結構100之半導體元件。

由以上對於本揭露之具體實施方式之詳述，可以明顯地看出，於本揭露的半導體元件的製造方法中，由於對光阻層在第一區域、第二區域以及第三區域上方的部位以不同劑量來曝光與顯影，使得光阻層分別在第一區域、第二區域以及第三區域上方可以具有不同深度的第一凹陷、第二凹陷以及第三凹陷。除此之外，於本揭露的半導體元件的製造方法中，由於分別在位於半導體結構的上方的硬遮罩層形成具有不同深度的第一凹陷、第二凹陷以及第三凹陷的光阻層，使得在後續執行蝕刻製程時可以在半導體結構的第一區域、第二區域以及第三區域中同時蝕刻出具有不同深度的第一溝槽、第二溝槽以及第三溝槽，並使第一溝槽、第二溝槽以及第三溝槽形成為同時抵達導體層。藉由執行本揭露的半導體元件的製造方法，不但可以製造出具有品質更好的接觸窗之半導體元件，相較於先前技術節省更加省時，從而增進半導體元件的生產效率。

上述內容概述若干實施方式之特徵，使得熟習此項技術者可更好地理解本案之態樣。熟習此項技術者應瞭解，在不脫離本案的精神和範圍的情況下，可輕易使用上述內容作為設計或修改為其他變化的基礎，以便實施本文所介紹之實施方式的相同目的及/或實現相同優勢。上述內容應當被理解為本揭露的舉例，其保護範圍應以申請專利範圍為準。

100:半導體結構 110:堆疊結構 120A,120B,120C:導體層 130A,130B,130C:介電質層 A1:第一區域 A2:第二區域 A3:第三區域 da:第一深度 db:第二深度 dc:第三深度 dd:第四深度 de:第五深度 df:第六深度 HM:硬遮罩層 M:方法 O1,O2,O3:鏤空部 P:研磨部件 PR:光阻層 R1:第一凹陷 R2:第二凹陷 R3:第三凹陷 S10,S12,S14,S16:步驟 T1:第一溝槽 T2:第二溝槽 T3:第三溝槽

為讓本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖為繪示根據本揭露之一實施方式之半導體元件的製造方法的流程圖。第2圖為繪示根據本揭露之一實施方式之半導體元件的製造方法的一製造階段的示意圖。第3圖為繪示根據本揭露之一實施方式之半導體元件的製造方法的一製造階段的示意圖。第4圖為繪示根據本揭露之一實施方式之半導體元件的製造方法的一製造階段的示意圖。第5圖為繪示根據本揭露之一實施方式之半導體元件的製造方法的一製造階段的示意圖。第6圖為繪示根據本揭露之一實施方式之半導體元件的製造方法的一製造階段的示意圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

M:半導體元件的製造方法

S10,S12,S14,S16:步驟

Claims

一種半導體元件的製造方法，包含：形成一硬遮罩層於一半導體結構上，其中該硬遮罩層具有一第一鏤空部以及一第二鏤空部，該半導體結構包含一介電質層、一導體層以及一堆疊結構依序堆疊，該半導體結構具有一第一區域以及一第二區域分別位於該第一鏤空部以及該第二鏤空部下方，且該導體層在該第一區域中的部位與在該第二區域中的部位相對於該硬遮罩層的距離相異；形成一光阻層於該硬遮罩層上方並填充該第一鏤空部以及該第二鏤空部；在該光阻層遠離該半導體結構的一側形成一第一凹陷以及一第二凹陷，其中該第一凹陷與該第二凹陷具有不同深度；以及利用具有該第一凹陷以及該第二凹陷之該光阻層與該硬遮罩層的該第一鏤空部以及該第二鏤空部於該第一區域以及該第二區域分別形成具有不同深度之一第一溝槽以及一第二溝槽延伸至該導體層。
如請求項1所述之方法，其中該形成該硬遮罩層於該半導體結構上的步驟係使該硬遮罩層形成於該介電質層上。
如請求項1所述之方法，其中在該形成該硬遮罩層於該半導體結構上的步驟中，該導體層在該第一區域中的部位相對於該硬遮罩層的距離大於該導體層在該第二區域中的部位相對於該硬遮罩層的距離。
如請求項1所述之方法，其中該形成該光阻層於該硬遮罩層上方並填充該第一鏤空部以及該第二鏤空部的步驟係利用一塗佈製程。
如請求項1所述之方法，其中該在該光阻層遠離該半導體結構的該側形成該第一凹陷以及該第二凹陷的步驟係完全去除於該第一鏤空部中的該光阻層。
如請求項1所述之方法，其中該在該光阻層遠離該半導體結構的該側形成該第一凹陷以及該第二凹陷的步驟係利用一曝光製程以及一顯影製程。
如請求項1所述之方法，其中該利用具有該第一凹陷以及該第二凹陷之該光阻層與該硬遮罩層的該第一鏤空部以及該第二鏤空部於該第一區域以及該第二區域分別形成具有不同深度之該第一溝槽以及該第二溝槽延伸至該導體層的步驟使得該第一凹陷具有一第一深度且該第二凹陷具有一第二深度，該第一溝槽具有一第三深度且該第二溝槽具有一第四深度。
如請求項7所述之方法，其中該第一深度大於該第二深度，該第三深度大於該第四深度，使得在該利用具有該第一凹陷以及該第二凹陷之該光阻層與該硬遮罩層的該第一鏤空部以及該第二鏤空部於該第一區域以及該第二區域分別形成具有不同深度之該第一溝槽以及該第二溝槽延伸至該導體層的步驟中，該第一溝槽以及該第二溝槽大體上同時暴露出該導體層。
如請求項1所述之方法，其中該利用具有該第一凹陷以及該第二凹陷之該光阻層與該硬遮罩層的該第一鏤空部以及該第二鏤空部於該第一區域以及該第二區域分別形成具有不同深度之該第一溝槽以及該第二溝槽延伸至該導體層的步驟係使得該導體層暴露。
如請求項1所述之方法，其中該利用具有該第一凹陷以及該第二凹陷之該光阻層與該硬遮罩層的該第一鏤空部以及該第二鏤空部於該第一區域以及該第二區域分別形成具有不同深度之該第一溝槽以及該第二溝槽延伸至該導體層的步驟係利用一蝕刻製程。