KR20090068775A - 반도체 소자의 캐패시터 및 그 제조 방법 - Google Patents

반도체 소자의 캐패시터 및 그 제조 방법 Download PDF

Info

Publication number
KR20090068775A
KR20090068775A KR1020070136530A KR20070136530A KR20090068775A KR 20090068775 A KR20090068775 A KR 20090068775A KR 1020070136530 A KR1020070136530 A KR 1020070136530A KR 20070136530 A KR20070136530 A KR 20070136530A KR 20090068775 A KR20090068775 A KR 20090068775A
Authority
KR
South Korea
Prior art keywords
lower electrode
capacitor
film
sacrificial
layer
Prior art date
Application number
KR1020070136530A
Other languages
English (en)
Inventor
이기정
길덕신
김영대
김진혁
도관우
박경웅
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070136530A priority Critical patent/KR20090068775A/ko
Publication of KR20090068775A publication Critical patent/KR20090068775A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)

Abstract

본 발명은 반도체 소자의 캐패시터 및 그 제조 방법에 관한 것으로, 본 발명의 반도체 소자의 캐패시터는, 제1 방향 및 상기 제1 방향에 교차하는 제2 방향으로 배열되는 복수개의 하부 전극; 및 상기 하부전극과 접촉하면서, 상기 제1 방향으로 배열되는 상기 하부전극의 열들 사이에 교대로 배치되는 라인형의 지지막을 포함하고, 상술한 본 발명에 의한 반도체 소자의 캐패시터 및 그 제조 방법은, 캐패시터의 하부전극 사이에 지지막을 형성하여 하부전극의 리닝을 방지하되, 상기 지지막을 라인 형태로 형성하여 하부전극과 지지막의 접촉 부위에서 발생할 수 있는 크랙 등의 불량을 방지할 수 있다.
캐패시터, 하부전극, 기둥형, 지지막, 라인형, 리닝, 크랙

Description

반도체 소자의 캐패시터 및 그 제조 방법{CAPACITOR IN SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 및 그 제조 방법에 관한 것이다.
최근 반도체 소자의 고집적화에 따라 단위 셀 면적이 크게 감소하면서, 제한된 면적 내에서 충분한 캐패시터 용량을 확보하기 위하여 고유전율(high-k)의 유전막을 이용하거나, 실린더형(cylinder capacitor) 캐패시터와 같은 3차원 구조의 캐패시터를 이용함으로써 유효 면적을 증가시키는 기술 등이 제안되었다.
그러나, 최근 반도체 소자의 고집적화 경향이 더욱 증가하면서, 예를 들어, 50nm급 이하의 금속 배선 공정이 적용되는 DRAM 소자 등을 제조하는 경우, 종래의 실린더형 구조를 형성할 만한 셀 면적조차 확보되지 않는다. 따라서, 실린더형의 저장전극을 갖는 캐패시터 구조에서 기둥형(pillar type)의 저장전극을 갖는 캐패시터 구조로의 변경이 불가피하게 되었다.
그러나, 기둥형 저장전극은 동일한 높이의 실린더형 저장전극에 비하여 유효 면적이 작기 때문에 캐패시터의 용량 확보에 불리하다. 따라서, 기둥형 저장전극 구조를 이용하기 위해서는 종래의 실린더형 저장전극에 비하여 전극의 높이를 증가시켜야 할 필요성이 있다. 그러나, 이와 같이 전극의 높이를 증가시키는 것은 전극의 리닝(leaning) 및 그로 인한 이웃 전극간 브릿지(bridge)를 초래하는 또다른 문제점을 발생시킨다.
따라서, 제한된 면적 내에서 충분한 캐패시터의 용량을 확보하면서도 전극의 리닝 현상을 방지할 수 있는 새로운 캐패시터 구조의 개발이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 캐패시터의 하부전극 사이에 지지막을 형성하여 하부전극의 리닝을 방지하되, 상기 지지막을 라인(line) 형태로 형성하여 하부전극과 지지막의 접촉 부위에서 발생할 수 있는 크랙(crack) 등의 불량을 방지할 수 있는 반도체 소자의 캐패시터 및 그 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 캐패시터는, 제1 방향 및 상기 제1 방향에 교차하는 제2 방향으로 배열되는 복수개의 하부 전극; 및 상기 하부전극과 접촉하면서, 상기 제1 방향으로 배열되는 상기 하부전극의 열들 사이에 교대로 배치되는 라인형의 지지막을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 반도체 소자의 캐패시터 제조 방법은, 기판상에 몰드 절연막을 형성하는 단계; 상기 몰드 절연막 상에 리닝 방지용 지지막을 형성하는 단계; 상기 지지막 및 상기 몰드 절연막을 선택적으로 식각하여 제1 방향 및 상기 제1 방향에 교차하는 제2 방향으로 배열되는 복수개의 하부전극영역을 형성하는 단계; 상기 하부전극영역 내부에 하부전극을 형성하는 단계; 상기 하부전극을 포함하는 결과물 상에 상기 제1 방향으로 배열되는 상기 하부전극의 열들 사이를 교대로 덮되, 상기 하부전극의 열들 사이 양쪽의 상기 하부전극의 열들 일부를 함께 덮는 라인형의 제1 희생막 패턴을 형성하는 단계; 상기 제1 희생막 패턴에 의해 드러나는 상기 지지막을 제거하는 단계; 및 상기 제1 희생막 패턴 및 상기 몰드 절연막을 제거하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 또다른 본 발명의 반도체 소자의 캐패시터 제조 방법은, 기판상에 몰드 절연막을 형성하는 단계; 상기 몰드 절연막 상에 리닝 방지용 지지막 및 제2 희생막을 형성하는 단계; 상기 제2 희생막, 상기 지지막 및 상기 몰드 절연막을 선택적으로 식각하여 제1 방향 및 상기 제1 방향에 교차하는 제2 방향으로 배열되는 복수개의 하부전극영역을 형성하는 단계; 상기 하부전극영역 내부에 하부전극을 형성하는 단계; 상기 하부전극을 포함하는 결과물 상에 상기 제1 방향으로 배열되는 상기 하부전극의 열들 사이를 교대로 덮되, 상기 하부전극의 열들 사이 양쪽의 상기 하부전극의 열들 일부를 함께 덮는 라인형의 제1 희생막 패턴을 형성하는 단계; 상기 제1 희생막 패턴에 의해 드러나는 상기 제2 희생막 및 상기 지지막을 제거하는 단계; 및 상기 제2 희생막, 상기 제1 희생막 패턴 및 상기 몰드 절연막을 제거하는 단계를 포함한다.
상술한 본 발명에 의한 반도체 소자의 캐패시터 및 그 제조 방법은, 캐패시터의 하부전극 사이에 지지막을 형성하여 하부전극의 리닝을 방지하되, 상기 지지막을 라인 형태로 형성하여 하부전극과 지지막의 접촉 부위에서 발생할 수 있는 크랙 등의 불량을 방지할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1a 내지 도1h는 본 발명의 제1 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 도면이다.
도1a에 도시된 바와 같이, 소정의 하부 구조가 형성된 기판(10) 상에 도전 플러그(12)를 갖는 층간 절연막(11)을 형성한다.
이어서, 층간 절연막(11) 상에 버퍼(buffer)용 산화막(13), 식각 정지용 질화막(14) 및 몰드 산화막(15)을 형성한다. 이때, 몰드 산화막(15)의 두께는 5000~50000Å의 범위에 있는 것이 바람직하다.
이어서, 몰드 산화막(15) 상에 리닝 방지를 위한 지지막(16)을 형성한다. 이때, 지지막(16)은 금속 산화막(예를 들어, 금속 산화막은 Ta, Ti, Zr, Al 또는 Sr을 포함함) 또는 질화막(예를 들어, TaN, TiN, AlN, 또는 Si3N4)으로 이루어지며, 200~2000Å 두께로 증착되는 것이 바람직하다.
이어서, 지지막(16) 상에 하부전극영역 형성을 위한 포토레지스트 패턴(17)을 형성한다.
도1b의 (a)에 도시된 바와 같이, 포토레지스트 패턴(17)을 식각 마스크로 지지막(16), 몰드 산화막(15), 식각 정지용 질화막(14) 및 버퍼용 산화막(13)을 식각 하여 도전 플러그(12)를 노출시키는 복수개의 하부전극영역(18)을 형성한다.
여기서, 도1b의 (b) 및 (c)는 (a)의 평면도를 나타낸 것이다. 이에 도시된 바와 같이, 복수개의 하부전극영역(18)은 원통형으로 형성되면서 행 방향 및 열 방향을 따라 2차원적으로 배열된다. 이때, (b)는 행 방향과 열 방향이 이루는 각이 45° 정도로 하부전극영역(18)이 지그재그(zigzag) 형태로 배열되는 경우를 나타내고, (c)는 행 방향과 열 방향이 이루는 각이 90° 정도로 하부전극영역(18)이 테트라고날(tetragonal) 형태로 배열되는 경우를 나타낸다.
이하에서는 설명의 편의를 위하여, 행 방향으로 배열되는 복수개의 하부전극(18)을 위에서부터 1행, 2행, 3행,...으로 지칭하기로 하고, 열 방향으로 배열되는 복수개의 하부전극(18)을 좌측에서부터 1열, 2열, 3열,...로 지칭하기로 한다.
도1c에 도시된 바와 같이, 포토레지스트 패턴(17)을 제거한 후, 행 방향 및 열 방향을 따라 배열된 복수개의 하부전극영역(18)을 포함하는 결과물의 전체 구조 상에 하부전극영역(18)을 충분히 매립하는 두께(예를 들어, 100~700Å)로 하부전극용 도전막(19)을 형성한다. 이때, 하부전극용 도전막(19)은 TiN, WN, Ru, RuO2, Ir, IrO2 중에서 선택되는 하나의 물질로 이루어지는 것이 바람직하다.
도1d에 도시된 바와 같이, 지지막(16)이 드러날 때까지 CMP(Chemical Mechanical Polishing) 또는 에치백(etchback) 공정을 수행하여 하부전극용 도전막(19)을 분리시킨다. 이와 같이 상호 분리된 하부전극용 도전막(19)이 하부전극(19a)을 형성한다. 전술한 도1c에서 하부전극영역(18)을 충분히 매립하는 두께로 하부전극용 도전막(19)을 형성하였기 때문에, 하부전극(19a)은 기둥형으로 형성되게 된다.
도1e의 (a)에 도시된 바와 같이, 하부전극(19a)을 포함하는 결과물 상에 제1 희생막(20)을 형성한 후, 제1 희생막(20) 상에 후속 리닝 방지를 위한 지지막(16) 패턴이 형성될 부분을 덮는 포토레지스트 패턴(21)을 형성한다. 이때, 제1 희생막(20)은 산화막으로 이루어지는 것이 바람직하며, 보다 구체적으로는 BPSG, PSG, TEOS, USG, SOD 중 어느 하나의 막으로 이루어지거나, 또는, ALD(Atomic Layer Deposition) 방식으로 증착되는 산화막 또는 PDL(Pulsed Deposition Layer) 방식으로 증착되는 산화막으로 이루어질 수 있다. 제1 희생막(20)의 두께는 300~3000Å 인 것이 바람직하다.
여기서, 도1e의 (b) 및 (c)는 (a)의 평면도를 나타낸 것이다. 이에 도시된 바와 같이, 포토레지스트 패턴(21)은 행 방향으로 배열되는 하부전극(19a) 일부와 그 사이를 교대로 덮도록 라인형으로 형성될 수 있다((b) 및 (c)의 좌측 도면 참조). 예를 들어, 포토레지스트 패턴(21)은 각 행의 하부전극(19a)을 절반 정도 덮으면서, 1행과 2행 사이를 덮고, 2행과 3행 사이는 덮지 않고, 3행과 4행 사이는 덮고, 4행과 5행 사이는 덮지 않도록 형성될 수 있다. 또는, 포토레지스트 패턴(21)은 열 방향으로 배열되는 하부전극(19a) 일부와 그 사이를 교대로 덮도록 라인형으로 형성될 수 있다((b) 및 (c)의 우측 도면 참조). 예를 들어, 포토레지스트 패턴(21)은 각 열의 하부전극(19a)을 절반 정도 덮으면서, 1열과 2열 사이는 덮고, 2열과 3열 사이는 덮지 않고, 3열과 4열 사이는 덮고 4열과 5열 사이는 덮지 않도 록 형성될 수 있다.
상기 도1e의 (a)는 이와 같은 (b) 및 (c)의 A-A´ 단면에 따라 도시된 것이다.
도1f에 도시된 바와 같이, 상기와 같은 구조의 포토레지스트 패턴(21)을 식각 베리어로 제1 희생막(20)을 식각하여 포토레지스트 패턴(21)과 동일한 부분을 덮는 제1 희생막(20) 패턴을 형성한 후, 포토레지스트 패턴(21)을 제거한다.
도1g에 도시된 바와 같이, 제1 희생막(20) 패턴을 식각 베리어로 드러난 지지막(16)을 건식식각하여 제거한다. 이때, 드러난 하부전극(19a)도 도면에서와 같이 일부 손실될 수 있다.
도1h에 도시된 바와 같이, 습식 딥 아웃 등의 방식으로 제1 희생막(20) 패턴 및 몰드 산화막(15)을 제거한다. 그 결과, 하부전극(19a)과 접촉하면서, 행 방향 또는 열 방향으로 배열되는 하부전극(19a) 사이에 행 방향 또는 열 방향과 평행한 방향을 따라 교대로 배치되는 라인형의 지지막(16) 패턴이 형성된다. 특히, 본 도면의 일례에서 지지막(16) 패턴은 하부전극(19a)의 최상부에 형성된다.
이와 같이, 행 방향 또는 열 방향을 따라 하부전극(19a) 사이에 라인형의 지지막(16)을 형성하는 것은, 하부전극(19a)과 지지막(16)이 접촉하는 부위에서 발생할 수 있는 크랙으로 인한 불량을 방지하기 위함이다. 이를 좀더 상세히 설명하면, 하부전극(19a) 및 지지막(16) 형성 공정이 수행되고 나서 후속 공정으로 유전막 및 상부 전극 형성이 요구되는데, 이때, 상부전극으로 사용되는 물질(예를 들어, TiN)의 증착은 상대적으로 고온(예를 들어, 450~600℃)의 조건으로 수행된다. 따라서, 상부전극 물질 증착시 하부전극(19a)과 지지막(20)의 접촉 부위가 갈라지는 크랙이 발생할 수 있고 그에 따라 유전막도 갈라지게 되어 크랙 사이로 상부전극 물질이 증착됨으로써 하부전극(19a)과의 전기적 쇼트(short)가 발생하게 될 우려가 있다. 따라서, 본 발명에서와 같이 라인 형태의 지지막(16)을 형성하면 접촉 부위의 스트레스가 분산되어 크랙 발생 및 그로 인한 불량을 최소화할 수 있다.
도2a 내지 도2f는 본 발명의 제2 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 도면이다. 본 도면에서는 전술한 도1의 캐패시터 제조 방법과의 차이점만을 설명하기로 하며, 일치하는 부분에 대한 상세한 설명은 생략하기로 한다. 또한, 도1의 구성 요소와 동일한 부분에 대하여는 동일한 도면 부호를 사용하기로 한다.
도2a에 도시된 바와 같이, 하부전극영역(18) 형성을 위한 포토레지스트 패턴(17)과 지지막(16) 사이에 제2 희생막(22)을 더 개재시킨다. 이는, 하부전극(19a)과 접촉하는 지지막(16)의 높이를 조절하기 위함이다. 참고적으로, 전술한 도1에서는 제2 희생막(22)을 이용하지 않았고 그에 따라 지지막(16)이 하부전극(19a)의 최상부와 접촉하도록 형성되었다. 이러한 제2 희생막(22)은 산화막으로 이루어지는 것이 바람직하며, 보다 구체적으로는 BPSG, PSG, TEOS, USG, SOD 중 어느 하나의 막으로 이루어지거나, 또는, ALD(Atomic Layer Deposition) 방식으로 증착되는 산화막 또는 PDL(Pulsed Deposition Layer) 방식으로 증착되는 산화막으로 이루어질 수 있다. 또한, 제2 희생막(22)은 0Å을 초과하고 3000Å 이하의 두께로 증착되는 것이 바람직하다.
도2b에 도시된 바와 같이, 포토레지스트 패턴(17)을 제거한 후, 하부전극영역(18)의 내부에 완전히 매립되는 기둥형의 하부전극(19a)을 형성한다.
도2c에 도시된 바와 같이, 하부전극(19a)을 포함하는 결과물 상에 제1 희생막(20)을 형성한 후, 제1 희생막(20) 상에 후속 리닝 방지를 위한 지지막(16) 패턴이 형성될 부분을 덮는 포토레지스트 패턴(21)을 형성한다.
도2d에 도시된 바와 같이, 포토레지스트 패턴(21)을 식각 베리어로 제1 희생막(20)을 식각하여 포토레지스트 패턴(21)과 동일한 부분을 덮는 제1 희생막(20) 패턴을 형성한 후, 포토레지스트 패턴(21)을 제거한다.
도2e에 도시된 바와 같이, 제1 희생막(20) 패턴을 식각 베리어로 드러난 제2 희생막(22) 및 지지막(16)을 건식식각하여 제거한다. 이때, 드러난 하부전극(19a)은 도면에서와 같이 일부 손실될 수 있다.
도2f에 도시된 바와 같이, 습식 딥 아웃 등의 방식으로 제2 희생막(22), 제1 희생막(20) 패턴 및 몰드 산화막(15)을 제거한다. 그 결과, 하부전극(19a)의 최상부로부터 소정 정도 즉, 제2 희생막(22)의 두께에 대응하는 정도로 하향된 지점에 라인형의 지지막(16) 패턴이 형성된다.
이와 같이 제2 희생막(22)을 개재시키고 그 두께를 조절함으로써 지지막(16) 패턴의 높이를 원하는 정도로 조절할 수 있다.
도3a는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 구조를 설명하기 위한 사시도이고, 도3b는 도3a의 평면도이다. 본 도면의 캐패시터 구조는 전술한 도1 또는 도2에 설명된 캐패시터 제조 방법에 의하여 형성될 수 있다.
도3a 및 도3b에 도시된 바와 같이, 소정의 하부 구조물을 갖는 기판(30) 상에는 행 방향 및 열 방향을 따라 배열되는 복수개의 하부전극(31)이 구비된다. 이때, 하부전극(31)은 기둥형으로 형성될 수 있고 그에 따라 종횡비가 매우 큰 구조를 갖는다.
따라서, 종횡비가 매우 큰 하부전극(31)의 리닝을 방지하기 위하여 하부전극(31) 사이에 지지막(32)을 형성하되, 라인형의 지지막(32)을 형성한다. 이와 같이, 라인형이 지지막(32)을 형성하는 것은 전술한 바와 같이 하부전극(31)과 지지막(32) 접촉 부위의 스트레스를 분산시켜 크랙 발생 및 그로 인한 불량을 최소화하기 위함이다. 본 명세서에서는 일례로서, 하부전극(31)과 접촉하는 라인형의 지지막(32)이 행 방향으로 배열되는 하부전극(31)의 열들 사이에 교대로 배치되는 경우를 도시하고 있다. 그러나, 이에 한정되는 것은 아니며, 라인형의 지지막(32)은 열 방향으로 배열되는 하부전극(31)의 열들 사이에 교대로 배치될 수도 있다.
또한, 본 명세서에서는 일례로서, 라인형의 지지막(32)이 하부전극(31)의 최상부로부터 소정 정도 하향된 지점이 위치하는 경우를 도시하고 있으나, 이에 한정되는 것은 아니며, 지지막(32)은 하부전극(31)의 최상부에서 하부전극(31)과 접하도록 위치할 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하 여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1a 내지 도1h는 본 발명의 제1 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 도면.
도2a 내지 도2f는 본 발명의 제2 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 도면.
도3a는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 구조를 설명하기 위한 사시도이고, 도3b는 도3a의 평면도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 기판 31 : 하부전극
32 : 지지막

Claims (19)

  1. 제1 방향 및 상기 제1 방향에 교차하는 제2 방향으로 배열되는 복수개의 하부 전극; 및
    상기 하부전극과 접촉하면서, 상기 제1 방향으로 배열되는 상기 하부전극의 열들 사이에 교대로 배치되는 라인형의 지지막
    을 포함하는 캐패시터.
  2. 제1항에 있어서,
    상기 하부전극은,
    기둥형의 구조를 갖는
    캐패시터.
  3. 제1항에 있어서,
    상기 하부전극은,
    TiN, WN, Ru, RuO2, Ir, IrO2 중에서 선택되는 물질로 이루어지는
    캐패시터.
  4. 제1항 또는 제3항에 있어서,
    상기 지지막은,
    금속 산화막 또는 질화막으로 이루어지는
    캐패시터.
  5. 제4항에 있어서,
    상기 지지막은,
    200~2000Å의 두께를 갖는
    캐패시터.
  6. 제1항에 있어서,
    상기 지지막은,
    상기 하부전극의 최상부에서 상기 하부전극과 접촉하거나, 또는, 상기 하부전극의 최상부로부터 소정 정도 하향된 지점에서 상기 하부전극과 접촉하는
    캐패시터.
  7. 제6항에 있어서,
    상기 소정 정도는,
    0Å을 초과하고 3000Å 미만인
    캐패시터.
  8. 제1항에 있어서,
    상기 제1 방향 및 상기 제2 방향 사이의 각은 45도 또는 90도인
    캐패시터.
  9. 기판상에 몰드 절연막을 형성하는 단계;
    상기 몰드 절연막 상에 리닝 방지용 지지막을 형성하는 단계;
    상기 지지막 및 상기 몰드 절연막을 선택적으로 식각하여 제1 방향 및 상기 제1 방향에 교차하는 제2 방향으로 배열되는 복수개의 하부전극영역을 형성하는 단계;
    상기 하부전극영역 내부에 하부전극을 형성하는 단계;
    상기 하부전극을 포함하는 결과물 상에 상기 제1 방향으로 배열되는 상기 하부전극의 열들 사이를 교대로 덮되, 상기 하부전극의 열들 사이 양쪽의 상기 하부전극의 열들 일부를 함께 덮는 라인형의 제1 희생막 패턴을 형성하는 단계;
    상기 제1 희생막 패턴에 의해 드러나는 상기 지지막을 제거하는 단계; 및
    상기 제1 희생막 패턴 및 상기 몰드 절연막을 제거하는 단계
    를 포함하는 캐패시터 제조 방법.
  10. 기판상에 몰드 절연막을 형성하는 단계;
    상기 몰드 절연막 상에 리닝 방지용 지지막 및 제2 희생막을 형성하는 단계;
    상기 제2 희생막, 상기 지지막 및 상기 몰드 절연막을 선택적으로 식각하여 제1 방향 및 상기 제1 방향에 교차하는 제2 방향으로 배열되는 복수개의 하부전극영역을 형성하는 단계;
    상기 하부전극영역 내부에 하부전극을 형성하는 단계;
    상기 하부전극을 포함하는 결과물 상에 상기 제1 방향으로 배열되는 상기 하부전극의 열들 사이를 교대로 덮되, 상기 하부전극의 열들 사이 양쪽의 상기 하부전극의 열들 일부를 함께 덮는 라인형의 제1 희생막 패턴을 형성하는 단계;
    상기 제1 희생막 패턴에 의해 드러나는 상기 제2 희생막 및 상기 지지막을 제거하는 단계; 및
    상기 제2 희생막, 상기 제1 희생막 패턴 및 상기 몰드 절연막을 제거하는 단계
    를 포함하는 캐패시터 제조 방법.
  11. 제9항 또는 제10항에 있어서,,
    상기 지지막은, 금속 산화막 또는 질화막으로 이루어지는
    캐패시터 제조 방법.
  12. 제9항 또는 제10항에 있어서,
    상기 지지막의 두께는 200~2000Å인
    캐패시터 제조 방법.
  13. 제9항 또는 제10항에 있어서,
    상기 제1 희생막은, 산화막으로 이루어지는
    캐패시터 제조 방법.
  14. 제10항에 있어서,
    상기 제1 희생막 또는 상기 제2 희생막은, 산화막으로 이루어지는
    캐패시터 제조 방법.
  15. 제9항 또는 제10항에 있어서,
    상기 하부전극영역은, 원통형으로 형성되는
    캐패시터 제조 방법.
  16. 제15항에 있어서,
    상기 하부전극 형성 단계는,
    상기 하부전극영역 내부를 완전히 매립하도록 수행되는
    캐패시터 제조 방법.
  17. 제9항 또는 제10항에 있어서,
    상기 하부전극은, TiN, WN, Ru, RuO2, Ir, IrO2 중에서 선택되는 물질로 이루어지는
    캐래시터 제조 방법.
  18. 제9항에 있어서,
    상기 제1 희생막 패턴 및 상기 몰드 절연막을 제거하는 단계는,
    습식 딥 아웃 방식으로 수행되는
    캐패시터 제조 방법.
  19. 제10항에 있어서,
    상기 제2 희생막, 상기 제1 희생막 패턴 및 상기 몰드 절연막을 제거하는 단계는,
    습식 딥 아웃 방식으로 수행되는
    캐패시터 제조 방법.
KR1020070136530A 2007-12-24 2007-12-24 반도체 소자의 캐패시터 및 그 제조 방법 KR20090068775A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070136530A KR20090068775A (ko) 2007-12-24 2007-12-24 반도체 소자의 캐패시터 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070136530A KR20090068775A (ko) 2007-12-24 2007-12-24 반도체 소자의 캐패시터 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20090068775A true KR20090068775A (ko) 2009-06-29

Family

ID=40996121

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070136530A KR20090068775A (ko) 2007-12-24 2007-12-24 반도체 소자의 캐패시터 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20090068775A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153639B2 (en) 2012-03-23 2015-10-06 Samsung Electronics Co., Ltd. Memory devices with vertical storage node bracing and methods of fabricating the same
US9171670B2 (en) 2012-03-23 2015-10-27 Samsung Electronics Co., Ltd. Capacitor structures having supporting patterns and methods of forming the same
CN109994449A (zh) * 2018-01-03 2019-07-09 三星电子株式会社 具有支撑图案的半导体器件
US11857230B2 (en) 2017-11-24 2024-01-02 Facegenics, Inc. Maxillary expander and protraction device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153639B2 (en) 2012-03-23 2015-10-06 Samsung Electronics Co., Ltd. Memory devices with vertical storage node bracing and methods of fabricating the same
US9171670B2 (en) 2012-03-23 2015-10-27 Samsung Electronics Co., Ltd. Capacitor structures having supporting patterns and methods of forming the same
US11857230B2 (en) 2017-11-24 2024-01-02 Facegenics, Inc. Maxillary expander and protraction device
CN109994449A (zh) * 2018-01-03 2019-07-09 三星电子株式会社 具有支撑图案的半导体器件
CN109994449B (zh) * 2018-01-03 2023-11-07 三星电子株式会社 具有支撑图案的半导体器件

Similar Documents

Publication Publication Date Title
US7495311B2 (en) Semiconductor devices having a metal-insulator-metal capacitor and methods of forming the same
US7208367B2 (en) Methods of fabricating ferroelectric memory devices having expanded plate lines
US6717196B2 (en) Ferroelectric memory device
KR100703970B1 (ko) 반도체 집적 회로 장치 및 그 제조 방법
US8043925B2 (en) Method of forming capacitor of semiconductor memory device
KR102414612B1 (ko) 반도체 소자 및 그 제조 방법
KR20100089522A (ko) 커패시터 및 그 제조 방법.
JP2010062329A (ja) 半導体装置及びその製造方法
US20050093046A1 (en) Plurality of capacitors employing holding layer patterns and method of fabricating the same
US11152368B2 (en) Semiconductor device including storage node electrode having filler and method for manufacturing the same
US20110129982A1 (en) Method for Forming a Capacitor of a Semiconductor Memory Device
KR20090068775A (ko) 반도체 소자의 캐패시터 및 그 제조 방법
US7615814B2 (en) Ferroelectric device having a contact for taking the potential of a metal film and a plurality of capacitors positioned periodically
KR20090068774A (ko) 반도체 소자의 캐패시터 및 그 제조 방법
KR20090068776A (ko) 반도체 소자의 캐패시터 및 그 제조 방법
JP6402528B2 (ja) 半導体装置及びその製造方法
TWI825929B (zh) 半導體裝置
JP2006253194A (ja) 半導体装置およびその製造方法
KR20230155302A (ko) 반도체 메모리 소자
KR100744038B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100612941B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100654123B1 (ko) 반도체 장치의 캐패시터 및 그 제조방법
JP4366265B2 (ja) 半導体記憶装置
JP2007005337A (ja) 半導体装置
JP2006203069A (ja) 半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid