KR101896517B1 - 관통전극을 갖는 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 관통전극을 갖는 반도체 소자 및 그 제조방법에 관한 것으로, 기판의 상면을 향해 개구된 상기 기판을 일부 관통하는 홀을 형성하고, 상기 홀을 일부 채우는 희생막을 형성하고, 상기 희생막이 채워진 상기 홀을 관통전극으로 채우고, 상기 관통전극과 상기 기판 사이에 비아절연막을 형성하고, 그리고 상기 기판의 하면을 통해 상기 관통전극을 노출시킬 수 있다. 상기 희생막을 형성하는 것은 상기 기판 상에 절연성 유동막을 형성하고, 상기 절연성 유동막을 수축시켜 상기 홀의 하부를 채우는 고화된 유동막을 형성하는 것을 포함할 수 있다.

Description

관통전극을 갖는 반도체 소자 및 그 제조방법{SEMICODUCTOR DEVICES HAVING THROUGH VIAS AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 관통전극을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
관통전극(TSV)과 기판과의 전기적 절연을 위해 통상의 화학기상증착(CVD)으로 실리콘산화막을 형성하는 것이 일반적이다. 향후 관통전극의 크기 감소에 따라 관통전극의 측벽에 형성되는 절연막의 두께 감소가 요구될 수 있다. 이는 관통전극의 하부에 형성되는 절연막의 두께를 의미하며, 기판의 하면을 리세스하여 관통전극을 돌출시키는 공정에서 기판과 절연막과의 높은 식각선택비의 확보가 중요해진다. 관통전극 돌출 공정시 절연막이 식각되면 관통전극이 노출될 수 있고, 노출된 부분이 오염원이나 파티클 소스로 작용하여 후속 공정의 불량으로 이어질 수 있다. 따라서, 관통전극 돌출 공정에서 절연막의 식각 마진을 향상시킬 수 있는 공정의 필요성이 대두될 수 있다.
본 발명의 목적은 관통전극 돌출 공정에서 관통전극 절연막의 식각 마진이 향상된 반도체 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 관통전극과 기판과의 전기적 절연을 충분히 확보할 수 있는 반도체 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 공정 불량을 없애거나 최소화하여 전기적 신뢰성이 우수하고 수율이 향상된 반도체 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자 및 그 제조방법은 관통전극의 아래에 희생막을 형성하는 것을 특징으로 한다. 본 발명은 희생막을 유동성 화학기상증착법으로 형성하는 것을 다른 특징으로 한다. 본 발명은 유동성 화학기상증착법으로 관통전극 아래에 희생막을 더 형성하므로써 관통전극 절연막의 식각 마진을 충분히 확보할 수 있는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자의 제조방법은: 기판의 상면을 향해 개구된, 상기 기판을 일부 관통하는 홀을 형성하고; 상기 홀을 일부 채우는 희생막을 형성하고; 상기 희생막이 채워진 상기 홀을 관통전극으로 채우고; 상기 관통전극과 상기 기판 사이에 비아절연막을 형성하고; 그리고 상기 기판의 하면을 통해 상기 관통전극을 노출시키는 것을 포함할 수 있다. 상기 희생막을 형성하는 것은: 상기 기판 상에 절연성 유동막을 형성하고: 그리고 상기 절연성 유동막을 수축시켜 상기 홀의 하부를 채우는 고화된 유동막을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 비아절연막을 형성하는 것은: 상기 희생막을 형성한 이후에, 상기 희생막의 표면 및 상기 홀의 내측면을 따라 연장되는 절연막을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 비아절연막을 형성하는 것은: 상기 희생막을 형성하기 이전에, 상기 홀의 내표면을 따라 연장되는 제1 절연막을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 비아절연막을 형성하는 것은: 상기 희생막을 형성한 이후에, 상기 홀 내에 상기 희생막의 표면 및 상기 제1 절연막의 내측면을 따라 연장되는 제2 절연막을 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 유동막을 형성하는 것은: 상기 기판 상에 실리콘함유 컴파운드와 산화제를 제공하고; 그리고 상기 실리콘함유 컴파운드와 상기 산화제를 응축시키는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 고화된 유동막을 형성하는 것은 상기 유동막을 플라즈마 혹은 어닐링 처리하여 상기 유동막을 수축된 고상의 실리콘산화막으로 전환시키는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 관통전극을 노출시키는 것은: 상기 기판의 상기 하면을 리세스하여, 상기 희생막으로 감싸진 상기 관통전극의 하단부를 노출시키고; 상기 리세스된 하면 상에 상기 희생막을 덮는 하부절연막을 형성하고; 그리고 상기 하부절연막을 평탄화하여 상기 관통전극의 하단부를 노출시키는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 관통전극을 노출시키는 것은: 상기 기판의 상기 하면을 리세스하여, 상기 관통전극은 돌출시키지 아니하면서 상기 희생막을 노출시키고; 상기 평탄화된 하면 상에 하부절연막을 형성하고; 그리고 상기 희생막 및 상기 비아절연막을 선택적으로 제거하여 상기 관통전극의 하단부를 노출시키는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 비아절연막과 상기 관통전극 사이에 배리어 금속막을 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 기판의 상면 상에 상기 관통전극과 전기적으로 연결되는 집적회로 및 금속배선을 형성하는 것; 상기 금속배선에 접속되어 상기 관통전극과 전기적으로 연결되는 상부단자를 형성하는 것; 그리고 상기 기판의 하면 상에 상기 관통전극과 전기적으로 연결되는 하부단자를 형성하는 것 중에서 적어도 어느 하나를 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자는: 활성면과 그 반대면인 비활성면을 가지며, 상기 활성면으로부터 상기 비활성면으로 연장된 비아홀을 갖는 기판과: 상기 비아홀 내에 제공된 관통전극과: 상기 비아홀의 내측벽을 따라 신장되어 상기 관통전극의 측벽을 둘러싸는 비아절연막과; 상기 비아홀의 내측벽을 따라 상기 비아절연막으로부터 상기 기판의 비활성면으로 연장된, 적어도 상기 비아절연막과 실질적으로 동일한 두께를 갖는 희생막과; 상기 기판의 비활성면을 덮는 하부절연막과; 그리고 상기 하부절연막 상에 제공되어 상기 관통전극과 전기적으로 연결된 단자를 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 희생막은 유동성 화학기상증착막을 포함할 수 있다. 상기 비아절연막은 비유동성 화학기상증착막을 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 관통전극은 상기 기판의 비활성면에 이르지 않는 하단부를 포함할 수 있다. 상기 단자는 상기 비아홀을 향해 돌출되어 상기 관통전극의 하단부와 접속되는 돌출부를 포함하고, 상기 돌출부는 상기 희생막에 의해 상기 기판과 전기적으로 절연될 수 있다.
본 실시예의 소자에 있어서, 상기 희생막은 상기 제1 두께를 가지며, 상기 단자의 돌출부는 상기 관통전극의 하단부와 동일한 폭을 가질 수 있다.
본 실시예의 소자에 있어서, 상기 희생막은 상기 제1 두께보다 큰 제2 두께를 가지며, 상기 단자의 돌출부는 상기 관통전극의 하단부보다 작은 폭을 가질 수 있다.
본 실시예의 소자에 있어서, 상기 관통전극은 상기 기판의 비활성면 밖으로 돌출되어 상기 단자와 접속되는 하단부를 포함할 수 있다. 상기 희생막은 상기 관통전극의 하단부 측벽을 둘러쌀 수 있다.
본 발명에 의하면, 관통전극 아래에 유동성 화학기상증착막을 형성하므로써 관통전극 절연막의 두께를 보강시킬 수 있게 되어 관통전극 돌출 공정시 관통전극 절연막의 식각 마진을 충분히 확보할 수 있다. 따라서, 관통전극의 노출에 따른 오염 발생이나 파티클 발생을 없앨 수 있어 반도체 소자의 수율이 향상되고 전기적 특성을 향상시킬 수 있는 효과가 있다. 아울러, 유동성 화학기상증착막이 기판 하면의 두께 차이 혹은 관통전극홀의 길이 차이를 보상할 수 있어 공정 불량을 없애거나 최소화할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도.
도 2a 내지 2d는 본 발명의 실시예에 따른 반도체 소자의 전기적 연결부의 다양한 예들을 도시한 단면도들.
도 3은 도 1의 반도체 소자를 패키징한 반도체 패키지를 도시한 단면도.
도 4a 내지 4h는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들.
도 4i는 도 4h의 변형예를 도시한 단면도이다.
도 4j 내지 4l는 도 4i의 일부를 확대 도시한 단면도들.
도 5a 및 5b는 도 4d의 변형예들을 도시한 단면도들.
도 6a 내지 6h는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들.
도 7a 및 7b는 도 6b의 공정예들을 도시한 단면도들.
도 8a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도.
도 8b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도.
이하, 본 발명에 따른 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<장치예>
도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 반도체 소자(1)는 전기적 신호를 기판(100)을 수직 관통하여 전달하는 전기적 연결부(10)를 포함할 수 있다. 전기적 연결부(10)는 기판(100)을 실질적으로 수직 관통하는 관통전극(120)을 포함할 수 있다. 관통전극(120)은 기판(100)을 수직 관통하는 비아홀(101)에 채워진 도전막을 포함할 수 있고, 도전막을 감싸는 배리어막(124)을 더 포함할 수 있다. 비아홀(101)의 측벽 상에는 관통전극(120)을 기판(100)으로부터 전기적으로 절연시키는 비아절연막(112)이 배치될 수 있다. 반도체 소자(1)는 관통전극(120)과 전기적으로 연결되며 기판(100)의 활성면(100a) 상에 배치된 상부단자(108)와, 관통전극(120)과 전기적으로 연결되며 기판(100)의 비활성면(100c) 상에 배치된 하부단자(118) 중 적어도 어느 하나를 더 포함할 수 있다. 상부단자(108)와 하부단자(118)는 솔더볼, 솔더범프, 재배선, 패드 등을 포함할 수 있다. 본 발명을 이에 한정하려는 것이 아닌 일례로서, 상부단자(108)는 솔더볼을 포함하고 하부단자(118)는 패드를 포함할 수 있다.
기판(100)의 활성면(100a) 상에는 집적회로(103)와, 집적회로(103)와 전기적으로 연결된 단층 혹은 복층 구조의 금속배선(152)과, 집적회로(103)와 금속배선(152)을 덮는 층간절연막(102)이 배치될 수 있다. 층간절연막(102) 상에는 상부단자(108)가 접속되는 본딩패드(154)를 열어놓는 상부절연막(107)이 배치될 수 있다. 금속배선(152)은 관통전극(120)과 전기적으로 연결되므로서, 집적회로(103)는 관통전극(120)과 전기적으로 연결될 수 있다. 관통전극(120)은 집적회로(103)의 주위에 혹은 집적회로(103) 내에 배치될 수 있다. 전기적 연결부(10)는 도 2a 내지 2d에서 후술한 바와 같이 다양한 구조의 연결부들(11,12,13,14) 중 어느 하나를 포함할 수 있다. 기판(100)의 비활성면(100c) 상에는 하부단자(118)가 접속되는 관통전극(120)을 열어놓는 하부절연막(109)이 배치될 수 있다.
<전기적 연결부의 예>
도 2a 내지 2d는 본 발명의 실시예에 따른 반도체 소자의 전기적 연결부의 다양한 예들을 도시한 단면도들이다.
도 2a를 참조하면, 전기적 연결부(11)는 집적회로(103)가 형성된 이후에 그리고 금속배선(152)이 형성되기 이전에 관통전극(120)이 형성된 비아 미들(Via Middle) 구조일 수 있다. 층간절연막(102)은 기판(100)의 활성면(100a) 상에 형성되어 집적회로(103)를 덮는 제1 층간절연막(104)과, 제1 층간절연막(104) 상에 형성되어 금속배선(152)과 본딩패드(154)를 덮는 제2 층간절연막(106)을 포함할 수 있다. 관통전극(120)은 제1 층간절연막(104) 및 기판(100)을 관통할 수 있다. 관통전극(120)은 기판(100)의 비활성면(100c) 밖으로 돌출될 수 있다. 돌출된 관통전극(120)의 하단부 측벽은 비아절연막(112)으로 둘러싸일 수 있다. 비아절연막(112)은 통상의 화학기상증착막일 수 있다.
전기적 연결부(11)의 변형예로서, 도 4i에 도시된 바와 같이, 전기적 연결부(11a)는 돌출된 관통전극(120)의 하단부 측벽을 둘러싸는 테일(110t)을 더 포함할 수 있다. 이 경우 도 4j에서 알 수 있듯이 관통전극(120)의 하단부 측벽은 비아절연막(112)과 직접 접촉할 수 있고, 테일(110t)이 그 비아절연막(112)을 감쌀 수 있다. 이처럼 비아절연막(112)과 테일(110t)은 2중막 구조를 이루어 기판(100)의 비활성면(100c)에 인접한 관통전극(120)의 하단부 측벽과 기판(100)과의 접촉을 억제할 수 있다. 테일(110t)은 유동성 화학기상증착막(FCVD layer)으로 형성된 희생막(도 4b의 110)의 일부일 수 있다. 다른 예로, 도 4k에 도시된 바와 같이 관통전극(120)의 하단부 측벽은 테일(110t)과 직접 접촉할 수 있고, 비아절연막(112)이 그 테일(110t)을 감쌀 수 있다. 또 다른 예로, 도 4l에 도시된 바와 같이 관통전극(120)과 비아절연막(112) 사이에 제2 비아절연막(113)이 더 포함될 수 있다. 이 경우 관통전극(120)의 하단부 측벽은 제2 비아절연막(113)과 직접 접촉할 수 있고, 테일(110t)과 비아절연막(112)이 그 제2 비아절연막(113)을 감쌀 수 있다.
도 2b를 참조하면, 전기적 연결부(12)는 집적회로(103)와 금속배선(152)이 순차 형성된 후 관통전극(120)이 형성된 비아 라스트(Via Last) 구조일 수 있다. 관통전극(120)은 제2 층간절연막(106)과 제1 층간절연막(104) 및 기판(100)을 관통할 수 있다. 상부절연막(107) 상에는 관통전극(120)과 본딩패드(154)를 전기적으로 연결하는 상부배선(153)이 더 형성될 수 있다. 관통전극(120)은 상부절연막(107)을 더 관통하여 상부배선(153)과 접속할 수 있다. 상부단자(108)는 상부배선(153)을 매개로 본딩패드(154)와 접속하므로써 금속배선(152)과 전기적으로 연결될 수 있다. 돌출된 관통전극(120)의 하단부 측벽을 둘러싸는 테일(110t)이 포함될 수 있다. 다른 예로, 테일(110t)은 형성되지 않을 수 있다.
도 2c를 참조하면, 전기적 연결부(13)는 기판(100)을 관통하는 관통전극(120)이 형성된 이후에 집적회로(103)와 금속배선(152)이 순차 형성된 비아 퍼스트(Via First) 구조일 수 있다. 기판(100)의 활성면(100a) 상에 절연막(133)의 개재하에 관통전극(120)과 전기적으로 연결되는 연결배선(156)이 더 형성될 수 있다. 관통전극(120)은 연결배선(156)과 금속배선(152)을 연결하는 비아(158)를 통해 금속배선(152) 및/또는 집적회로(103)와 전기적으로 연결될 수 있다. 돌출된 관통전극(120)의 하단부 측벽을 둘러싸는 테일(110t)이 포함될 수 있다. 다른 예로, 테일(110t)은 형성되지 않을 수 있다.
도 2d를 참조하면, 전기적 연결부(14)는 기판(100)의 비활성면(100c)에 비해 리세스된 관통전극(120)을 포함할 수 있다. 예컨대, 관통전극(120)의 하단부(120b: bottom end)는 기판(100)의 비활성면(100c)에 비해 더 높은 레벨을 가질 수 있다. 하부단자(118)는 관통전극(120)의 하단부(120b)를 향해 돌출된 형태일 수 있다. 전기적 연결부(14)는 관통전극(120)의 측벽을 따라 신장되어 관통전극(120)의 하단부(120b)까지 혹은 하단부(120b)보다 낮은 레벨까지 연장된 비아절연막(112)을 포함하고, 비아절연막(112)으로부터 기판(100)의 비활성면(100c)까지 연장되는 희생막(110b)을 더 포함할 수 있다. 비아절연막(112)은 관통전극(120)을 기판(100)으로부터 전기적으로 절연시킬 수 있고, 희생막(110b)은 하부단자(118)를 기판(100)으로부터 전기적으로 절연시킬 수 있다. 희생막(110b)은 유동성 화학기상증착막(FCVD layer)일 수 있다. 비아절연막(112)은 희생막(110b)과 동일 또는 유사하거나 혹은 상이한 두께를 가질 수 있고, 이에 대해서는 도 6e 내지 6g를 참조하면 명확히 이해될 수 있다. 전기적 연결부(14)는 비아 미들 구조이거나, 혹은 도 2b 또는 2c와 같은 비아 라스트 혹은 비아 퍼스트 구조를 가질 수 있다.
<반도체 패키지의 예>
도 3은 도 1의 반도체 소자를 패키징한 반도체 패키지를 도시한 단면도이다.
도 3을 참조하면, 반도체 패키지(90)는 패키지 기판(80)과, 패키지 기판(80) 상에 실장된 하나 혹은 그 이상의 도 1의 반도체 소자들(1)을 포함할 수 있다. 반도체 패키지(90)는 반도체 소자들(1)을 몰딩하는 몰딩막(85)을 더 포함할 수 있다. 패키지 기판(80)은 상면(80a)과 그 반대면인 하면(80b)을 포함하며, 그 내부에 전기적 연결배선(82)이 포함된 인쇄회로기판(PCB)일 수 있다. 반도체 소자들(1)은 가령 활성면들(100a)이 패키지 기판(80)을 바라보는 페이스 다운 상태로 패키지 기판(80)의 상면(80a) 상에 실장될 수 있다. 반도체 패키지(90)는 패키지 기판(80)의 하면(80b)에 부착되어 전기적 연결배선(82)에 접속되는 하나 혹은 그 이상의 솔더볼들(84)을 더 포함할 수 있다. 본 실시예에 의하면, 반도체 소자들(1) 사이, 그리고 반도체 소자들(1)과 패키지 기판(80)과의 전기적 연결은 관통전극들(120)에 의해 구현될 수 있다. 반도체 소자들(1)의 전기적 연결부들(10)은 도 2a 내지 2d의 전기적 연결부들(11~14) 중 어느 하나를 포함할 수 있다.
<방법예>
도 4a 내지 4h는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 도 4i는 도 4h의 변형예를 도시한 단면도이다. 도 4j 내지 4l는 도 4i의 일부를 확대 도시한 단면도이다. 도 5a 및 5b는 도 4d의 변형예들을 도시한 단면도들이다.
도 4a를 참조하면, 기판(100)을 실질적으로 수직 관통하는 비아홀(101)을 형성할 수 있다. 기판(100)은 집적회로(103)가 형성된 상면(100a)과 그 반대면인 제1 하면(100b)을 가지며, 상면(100a) 상에는 집적회로(103)를 덮는 제1 층간절연막(104)이 형성되어 있을 수 있다. 기판(100)은 실리콘과 같은 반도체를 포함하는 반도체 기판일 수 있고, 집적회로(103)는 메모리 회로, 로직 회로 또는 이의 조합을 포함할 수 있다. 제1 층간절연막(104)은 실리콘산화막이나 실리콘질화막을 증착하여 형성할 수 있다. 비아홀(101)은 제1 층간절연막(104)과 기판(100)을 실질적으로 수직 관통하여, 상면(100a)을 향해서는 개구되며 제1 하면(100b)에 이르지 않는 깊이를 가질 수 있다. 비아홀(101)은 집적회로(103)의 주위, 가령 스크라이브 레인이나 이에 인접한 영역에 식각 공정이나 드릴링 공정 등으로 속인 빈 기둥(hollow pillar) 형태로 형성될 수 있다. 또는 비아홀(101)은 집적회로(103)가 형성된 영역에 형성될 수 있다.
도 4b를 참조하면, 비아홀(101)의 일부를 채우는 희생막(110)을 형성할 수 있다. 예컨대, 스핀 코팅, 스프레이 코팅, 스핀온글래스(SOG), 또는 유동성 화학기상증착(Flowable Chemical Vapor Deposition)을 이용하여 절연체를 증착하므로써 비아홀(101) 내에 희생막(110)을 형성할 수 있다. 본 실시예에 의하면, 희생막(110)은 유동성 화학기상증착을 이용하여 형성할 수 있다. 유동성 화학기상증착(FCVD)은 유기실레인(organo-silane)이나 유기실록산(organo-siloxane)과 같은 실리콘함유 컴파운드와, 에탄올이나 이소프로필알코올과 같은 산화제를 기판(100)에 제공하는 단계와, 실리콘함유 컴파운드와 산화제가 응축되도록 하여 Si-O, Si-H, Si-OH 결합을 갖는 유동막을 증착하는 단계와, 유동막을 고상의 실리콘산화막(예: SiO2)으로 전환시키는 단계를 포함할 수 있다.
유동막 증착단계는 플라즈마를 사용하지 않는 저온(예: -20~100℃)과 저압(예: 1~100Torr) 조건에서 진행될 수 있다. 실리콘산화막 전환단계는 대략 200℃ 혹은 그 이상의 온도와 저압(예: 10Torr 이하)의 플라즈마(예: 산소, 헬륨, 아르곤 플라즈마) 환경에서 진행하거나 혹은 어닐링 처리에 의해 진행될 수 있다. 이에 따라 유동막이 고형화되고 또한 수축되어 실리콘산화막으로 형성될 수 있다. 상기 공정 조건에 따라 희생막(110)이 비아홀(101)을 채우는 형태나 두께 등이 달라질 수 있다. 예컨대, 유동성 화학기상증착 조건에 의한 유동막의 유동 특성에 따라 희생막(110)은 비아홀(101)의 측벽을 따라 상면(100a)을 향해 신장된 테일(110t)을 포함할 수 있다. 혹은, 희생막(110)은 테일(110t)을 포함하지 않을 수 있다.
도 4c를 참조하면, 희생막(110)이 채워진 비아홀(101) 내에 절연막(112a)을 형성하고, 절연막(112a) 상에 도전막(120a)을 형성할 수 있다. 선택적으로 도전막(120a)을 형성하기 이전에 금속막(124a)을 더 형성할 수 있다. 절연막(112a)은 희생막(110)의 표면 및 비아홀(101)의 내측벽 상에 실리콘산화막이나 실리콘질화막을 증착하여 형성할 수 있다. 절연막(112a)을 형성하기 위한 증착은 통상의 화학기상증착, 가령 플라즈마 화학기상증착(PECVD)을 이용할 수 있다. 도전막(120a)이 구리(Cu)를 포함하는 경우 금속막(124a)은 구리의 확산을 방지할 수 있는 타이타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 니켈(Ni) 혹은 이들의 조합을 증착하여 형성할 수 있다. 도전막(120a)은 실리콘, 구리, 텅스텐, 알루미늄 등을 증착이나 도금을 이용하여 형성할 수 있다. 도면에는 자세히 도시하지 않았지만 도금을 이용하여 도전막(120a)을 형성하는 경우 절연막(112a) 상에 씨드막을 더 형성할 수 있다. 금속막(124a)을 더 형성한 경우 씨드막은 금속막(124a) 상에 형성할 수 있다.
도 4d를 참조하면, 도전막(120a)과 절연막(112a)을 평탄화하여 제1 층간절연막(104)을 노출시킬 수 있다. 평탄화는 에치백이나 화학기계적 연마 공정을 채택하여 진행할 수 있다. 상기 평탄화에 의해 도전막(120a)은 기판(100)과 제1 층간절연막(104)을 대체로 수직 관통하는 기둥 형태의 관통전극(120)으로 형성되고, 절연막(112a)은 관통전극(120)을 기판(100)으로부터 전기적으로 절연시키는 비아절연막(112)으로 형성될 수 있다. 금속막(124a)을 더 형성한 경우, 상기 평탄화에 의해 금속막(124a)은 관통전극(120)을 이루는 성분(예: Cu)이 기판(100)이나 집적회로(103)로 확산하는 것을 방지하는 배리어막(도 2a의 124)으로 형성될 수 있다.
다른 예로, 도 5a에 도시된 바와 같이 비아홀(101)의 내표면을 따라 연장되는 비아절연막(112)을 형성한 후 비아홀(101)의 하부를 채우는 희생막(110)을 형성할 수 있다. 그리고 비아홀(101)의 나머지 부분을 관통전극(120)이 채우도록 형성할 수 있다. 또 다른 예로, 도 5b에 도시된 바와 같이 비아홀(101)의 내표면을 따라 연장되는 비아절연막(112)과 비아홀(101)의 하부를 채우는 희생막(110)을 형성한 이후에 제2 비아절연막(113)을 더 형성할 수 있다. 그리고 관통전극(120)이 비아홀(101)을 채우도록 형성할 수 있다. 제2 비아절연막(113)은 비아절연막(112)과 동일 또는 유사한 공정을 이용하여 희생막(110)의 표면 및 제1 비아절연막(112)의 내측면을 따라 연장되는 형태로 형성할 수 있다.
도 4e를 참조하면, 백 엔드 공정을 진행할 수 있다. 일례로, 제1 층간절연막(104) 상에 관통전극(120)과 접속하는 단층 혹은 다층 구조의 금속배선(152)과, 금속배선(152)과 전기적으로 연결되는 본딩패드(154)와, 금속배선(152)과 본딩패드(154)를 덮는 제2 층간절연막(106)을 형성할 수 있다. 금속배선(152)과 본딩패드(154)는 구리나 알루미늄 등의 금속을 증착하고 패터닝하여 형성할 수 있다. 제2 층간절연막(106)은 제1 층간절연막(104)과 동일하거나 유사한 절연체, 가령 실리콘산화막이나 실리콘질화막을 증착하여 형성할 수 있다. 제2 층간절연막(106) 상에 상부절연막(107)을 형성할 수 있다. 상부절연막(107)은 실리콘산화막, 실리콘질화막 혹은 폴리머를 증착하여 본딩패드(154)를 노출시키는 형태로 형성할 수 있다. 선택적으로 범프 공정을 더 진행하여 본딩패드(154)와 접속되는 솔더볼이나 솔더범프와 같은 상부단자(108)를 더 형성할 수 있다.
도 4f를 참조하면, 기판(100)을 리세스하여 관통전극(120)을 돌출시킬 수 있다. 가령, 기판(100)을 구성하는 물질(예: 실리콘)을 선택적으로 제거할 수 있는 에천트나 슬러리를 이용한 식각, 화학기계적 연마, 그라인딩, 혹은 이들의 조합으로 기판(100)의 제1 하면(100b)을 제거할 수 있다. 상기 리세스 공정은 관통전극(120)을 돌출시키는 제2 하면(100c)이 드러날 때까지 진행할 수 있다. 본 명세서에서 기판(100)의 상면(100a)은 활성면일 수 있고, 제2 하면(100c)은 비활성면일 수 있다. 기판(100)의 제1 하면(100b)이 식각될 때 희생막(110)이 일부 식각되어 리세스될 수 있다.
관통전극(120)의 돌출 공정에서, 기판(100)과 비아절연막(112)의 식각선택비 부족 및/또는 비아절연막(112)의 얇은 두께로 인해 관통전극(120)이 노출될 가능성이 있을 수 있다. 예컨대 본 실시예와 다르게 희생막(110)이 없는 경우, 식각선택비 부족으로 기판(100)의 리세스 공정시 비아절연막(112)이 함께 제거되어 관통전극(120)이 노출될 수 있다. 관통전극(120)의 노출 부위는 오염원 내지 파티클 소스로 작용하여 공정 불량을 야기할 수 있다. 다른 예로서, 소자의 축소화 경향에 따라 관통전극(120)의 직경 내지 크기(S)가 감소되는 경우 비아홀(101)의 종횡비가 커질 수 있다. 이는 비아절연막(112)의 두께 및/또는 스텝 커버리지 감소로 이어져 기판(100)의 리세스 공정시 비아절연막(112)이 제거될 가능성이 커질 수 있다. 그러나, 본 실시예에 의하면, 기판(100)의 리세스 공정에 의해 설령 희생막(110)이 일부 제거되더라도 희생막(110)은 관통전극(120)의 노출을 저지할 수 있다. 이처럼 희생막(110)은 관통전극(120)의 돌출 공정에서 비아절연막(112)의 식각 마진을 충분히 확보할 수 있다.
도 4g를 참조하면, 기판(100)의 제2 하면(100c) 상에 실리콘산화막이나 실리콘질화막을 증착하여 하부절연막(109)을 형성할 수 있다. 하부절연막(109)은 기판(100)의 제2 하면(100c)과 희생막(110)을 덮을 수 있다. 관통전극(120)이 노출될 때까지 하부절연막(109), 희생막(110) 및 비아절연막(112)을 평탄화할 수 있다. 평탄화는 식각, 화학기계적 연마, 그라인딩 혹은 이의 조합을 채택하여 진행할 수 있다. 상기 평탄화에 의해 테일(110t)은 도 4h에 도시된 바와 같이 제거되거나 혹은 도 4i에 도시된 바와 같이 제거되지 않을 수 있다.
일례로서, 도 4h를 참조하면, 상기 평탄화에 의해 평탄화된 하부절연막(109) 상에 관통전극(120)과 접속하는 하부단자(118)를 형성할 수 있다. 이에 따라, 돌출된 관통전극(120)과, 관통전극(120)의 측벽을 둘러싸는 비아절연막(112)을 갖는 도 2a의 비아 미들 구조의 전기적 연결부(11)를 포함하는 가령 도 1의 반도체 소자(1)가 형성될 수 있다. 평탄화된 하부절연막(109)은 관통전극(120)의 하단부(120b)와 접속되며, 관통전극(120)의 측면을 둘러싸는 형태일 수 있다. 관통전극(120)의 하단부(120b)는 하부절연막(109)을 관통하여 하부절연막(109)의 하부면과 공면을 이룰 수 있다. 하부단자(118)는 가령 재배선된 패드 형태로 형성할 수 있다. 본 실시예에서 하부단자(118)는 패드를 포함하고 상부단자(108)는 솔더볼을 포함하지만 이는 단지 일례이지 본 발명을 이에 한정하려는 의도는 아니다. 따라서, 상부단자(108)와 하부단자(118)를 솔더볼 혹은 패드 형태로 형성할 수 있고, 혹은 상부단자(108)는 패드로 형성하고 하부단자(118)는 솔더볼로 형성할 수 있다. 집적회로(103)와 금속배선(152)을 순차 형성한 이후에 관통전극(120)을 형성하므로써 도 2b와 같은 비아 라스트 구조를 갖는 전기적 연결부(12)를 갖는 반도체 소자(1)를 형성할 수 있다. 관통전극(120)을 형성한 이후에 집적회로(103)와 금속배선(152)을 순차 형성하므로써 도 2c와 같은 비아 퍼스트 구조를 갖는 전기적 연결부(13)를 갖는 반도체 소자(1)를 형성할 수 있다.
다른 예로서, 도 4i를 참조하면, 상기 평탄화에 의해 평탄화된 하부절연막(109) 상에 관통전극(120)과 접속하는 하부단자(118)를 형성할 수 있다. 이에 따라, 돌출된 관통전극(120)과, 관통전극(120)의 측벽을 둘러싸는 비아절연막(112)과, 그리고 관통전극(120)의 하단부 측벽을 둘러싸는 테일(110t)을 갖는 전기적 연결부(11a)를 포함하는 가령 도 1의 반도체 소자(1)가 형성될 수 있다. 전기적 연결부(11a)는 본 실시예처럼 미아 미들 구조로 형성하거나, 혹은 도 2b처럼 미아 라스트 구조, 혹은 도 2c처럼 비아 퍼스트 구조로 형성할 수 있다.
도 4j에 도시된 것처럼, 비아절연막(112)이 관통전극(120)의 하단부 측벽을 둘러쌀 수 있고, 희생막(110)의 일부 가령 테일(110t)이 관통전극(120)의 하단부를 더 둘러쌀 수 있다. 테일(110t)은 기판(100) 리세스 공정시 기판(100)의 제2 하면(100c)에 인접한 부위(70)에서 비아절연막(112)이 제거되는 것을 억제할 수 있다. 따라서, 테일(110t)은 기판(100)의 제2 하면(100c)에 인접한 관통전극(120)의 측벽 하단부의 노출을 억제할 수 있고, 관통전극(120)과 기판(100)이 접촉할 수 있는 가능성을 없앨 수 있다. 이와 다르게, 하부절연막(109)의 평탄화에 의해 희생막(110)이 제거될 수 있다. 다른 예로, 도 5a처럼 비아절연막(112)을 형성한 후 희생막(110)을 형성하게 되면 테일(110t)은 도 4k에 도시된 바와 같이 비아절연막(112)과 관통전극(120) 사이에 배치되어 관통전극(120)의 하단부를 둘러쌀 수 있다. 또 다른 예로, 도 5b처럼 제1 절연막(112)과 희생막(110)을 형성한 후 제2 절연막(113)을 형성하게 되면 테일(110t)은 도 4l에서 보는 것처럼 제1 절연막(112)과 제2 절연막(113) 사이에 배치되어 관통전극(120)의 하단부를 둘러쌀 수 있다.
<방법예의 변형>
도 6a 내지 6h는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 도 7a 및 7b는 도 6b의 공정예들을 도시한 단면도들이다.
도 6a를 참조하면, 도 4a 내지 4e를 참조하여 설명한 공정과 동일 또는 유사하게 기판(100)의 상면(100a)에 집적회로(103)를 형성한 이후에 기판(100)을 관통하는 관통전극(120)을 형성하고, 집적회로(103)와 관통전극(120)을 전기적으로 연결하는 금속배선(152)을 형성할 수 있다. 관통전극(120)을 형성하기 이전에 유동성 화학기상증착으로 비아홀(101)의 하부를 채우는 희생막(110)을 형성할 수 있다. 희생막(110)은 테일(110t)을 포함하거나 혹은 포함하지 아니할 수 있다. 다른 예로서, 도 5a처럼 비아절연막(112), 희생막(110) 및 관통전극(120)을 순차로 형성할 수 있다. 또 다른 예로서, 도 5b처럼 비아절연막(112), 희생막(110), 제2 비아절연막(113) 및 관통전극(120)을 순차로 형성할 수 있다.
도 6b를 참조하면, 기판(100)의 제1 하면(100b)을 리세스할 수 있다. 본 실시예에 따르면, 제1 하면(100b)의 리세스로써 관통전극(120)을 돌출시키지 아니하는 제2 하면(100c)이 드러나도록 할 수 있다. 상기 리세스에 의해 희생막(110)은 일부 리세스될 수 있다. 리세스 공정은 화학기계적 연마, 에칭, 그라인딩 혹은 이들의 조합을 채택하여 진행할 수 있다. 본 실시예에 따르면, 기판(100)과 희생막(110)과의 식각선택비가 크지 않더라도 비아절연막(112) 및/또는 관통전극(120)이 노출되지 않을 수 있다. 관통전극(120) 아래에 희생막(110)이 더 형성되어 있기 때문에 기판(100)의 제1 하면(100b)을 리세스할 때 관통전극(110)이 노출되지 않을 수 있다. 따라서, 리세스 공정은 화학기계적 연마(CMP) 공정을 채택하지 아니하고 식각 공정으로 진행할 수 있다. 이처럼, 본 실시예는 관통전극(120)의 노출에 따른 오염이나 파티클 발생을 배제할 수 있다.희생막(110)은 기판(100)의 제거량이 다르거나 또는 비아홀(101)의 깊이가 다르더라도 관통전극(120)이 노출되는 것을 막을 수 있다. 예컨대, 도 7a에서처럼 기판(100)의 제거량이 달라 제2 하면(100c)의 레벨 차이(D)가 생길 수 있고 이에 따라 관통전극(120)이 노출될 수 있다. 그러나, 희생막(110)은 그 레벨 차이(D)를 상쇄시키므로써 관통전극(120)의 노출 가능성을 없앨 수 있다. 다른 예로, 도 7b에서 알 수 있듯이 비아홀(101)의 깊이 차이(H)가 있을 경우 제2 하면(100c) 밖으로 관통전극(120)이 노출될 수 있다. 이 경우에도 마찬가지로 희생막(110)은 그 깊이 차이(H)를 보상할 수 있어서 관통전극(120)의 노출을 막을 수 있다.
도 6c를 참조하면, 기판(100)의 제2 하면(100c) 상에 하부절연막(109)을 형성하고 하부절연막(109) 상에 마스크(130)를 형성할 수 있다. 마스크(130)는 포토레지스트의 도포 및 패터닝으로 형성할 수 있다. 마스크(130)는 비아홀(101)과 수직 정렬된 개구 패턴(130a)을 포함할 수 있고, 개구 패턴(130a)은 비아홀(101)과 상하 정렬되며 비아홀(101)의 폭(W1)에 비해 작은 폭(W2)을 가질 수 있다.
도 6d를 참조하면, 마스크(130)를 식각 마스크(130)로 이용하는 식각 공정으로써 하부절연막(109), 희생막(110) 및 비아절연막(112)을 선택적으로 제거할 수 있다. 이에 따라 관통전극(120)을 노출시킬 수 있는 개구부(132)가 형성될 수 있다. 개구부(132)의 측벽은 잔류된 희생막(110b)으로 이루어질 수 있다. 마스크(130)의 개구 패턴(130a)의 폭(W2)에 따라 잔류희생막(110b)의 두께 및/또는 개구부(132)의 폭이 달라질 수 있다.
일례로, 도 6e에 도시된 바와 같이, 개구 패턴(130a)의 폭(W2)이 관통전극(120)의 폭(A)과 동일하거나 유사한 마스크(130)를 이용한 식각 공정에 의하면, 비아절연막(112)의 두께와 동일하거나 유사한 두께를 갖는 잔류희생막(110b)이 형성될 수 있다. 그리고, 관통전극(120)의 폭(A)과 동일하거나 유사한 폭(B?A)을 갖는 개구부(132)가 형성될 수 있다.
다른 예로, 도 6f에서 보는 바와 같이, 개구 패턴(130a)의 폭(W2)이 관통전극(120)의 폭(A)보다 작은 마스크(130)를 이용한 식각 공정에 의하면, 비아절연막(112)의 두께보다 큰 두께를 갖는 잔류희생막(110b)이 형성될 수 있다. 그리고, 관통전극(120)의 폭(A)보다 작은 폭(B<A)을 갖는 개구부(132)가 형성될 수 있다.
또 다른 예로, 도 6g에서 알 수 있듯이, 개구 패턴(130a)의 폭(W2)이 관통전극(120)의 폭(A)보다 큰 마스크(130)를 이용한 식각 공정에 의하면, 비아절연막(112)의 두께보다 작은 두께를 갖는 잔류희생막(110b)이 형성되거나 혹은 잔류희생막(110b)이 제거될 수 있다. 그리고, 관통전극(120)의 폭(A)보다 큰 폭(B>A)을 갖는 개구부(132)가 형성될 수 있다. 이 경우, 개구부(132)의 측벽을 이루는 하부 잔류희생막(110b)의 얇은 두께는 기판(100)에 대한 식각 손상이 가해지는 것을 신뢰성있게 막을 수 없고, 기판(100)이 개구부(132)를 통해 노출될 염려가 있을 수 있다.
본 실시예에 따르면, 비아홀(101)의 폭(W1)보다 작되 관통전극(120)의 폭(A)과 동일하거나 큰 폭(W2)을 갖는 개구 패턴(130a)을 포함하는 마스크(130)를 이용한 식각 공정으로 하부절연막(109)과 희생막(110)을 선택적으로 제거할 수 있다. 이 결과, 도 6e처럼, 비아절연막(112)과 동일 또는 유사한 두께를 가지도록 연장된 잔류희생막(110b)과, 관통전극(120)의 폭(A)과 동일 또는 유사한 폭(B?A)을 갖는 개구부(132)가 형성될 수 있다. 또는, 도 6f와 같이, 비아절연막(112)보다 두꺼운 잔류희생막(110b)과, 관통전극(120)의 폭(A)보다 작은 폭(B<A)을 갖는 개구부(132)가 형성될 수 있다.
도 6h를 참조하면, 하부절연막(109) 상에 관통전극(120)과 전기적으로 연결되는 하부단자(118)를 형성할 수 있다. 하부단자(118)는 기판(100)의 제2 하면(100c)을 따라 연장된 연장부(118e)와 개구부(132)를 향해 확장되어 관통전극(120)의 하단부(120b)와 접속되는 돌출부(118p)를 포함할 수 있다. 하부단자(118)의 연장부(118e)는 재배선될 수 있다. 돌출부(118p)는 잔류희생막(110b)에 의해 기판(100)과 전기적으로 절연되고, 연장부(118e)는 하부절연막(109)에 의해 기판(100)과 전기적으로 절연될 수 있다. 다른 예로, 하부단자(118)는 솔더범프 또는 솔더볼 형태로 형성할 수 있다.
상기 일련의 공정들을 통해 리세스된 관통전극(120)을 갖는 도 2d의 비아 미들 구조의 전기적 연결부(14)를 포함하는 가령 도 1의 반도체 소자(1)가 형성될 수 있다. 다른 예로, 도 2b와 같은 비아 라스트 구조를 갖는 전기적 연결부(12)를 갖거나 혹은 도 2c와 같은 비아 퍼스트 구조를 갖는 전기적 연결부(13)를 갖는 반도체 소자(1)를 형성할 수 있다.
<응용예>
도 8a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다. 도 8b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 8a를 참조하면, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 메모리(1210)는 본 발명 실시예의 반도체 소자(1) 및 반도체 패키지(90) 중 적어도 어느 하나를 포함할 수 있다.
도 8b를 참조하면, 정보 처리 시스템(1300)은 본 발명 실시예의 반도체 소자(1) 및 반도체 패키지(90) 중 적어도 어느 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 8a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판의 상면을 향해 개구된, 상기 기판을 일부 관통하는 홀을 형성하고;
    상기 홀을 일부 채우는 희생막을 형성하고;
    상기 희생막이 채워진 상기 홀을 관통전극으로 채우고;
    상기 관통전극과 상기 기판 사이에 비아절연막을 형성하고; 그리고
    상기 기판의 하면을 통해 상기 관통전극을 노출시키는 것을 포함하고;
    상기 희생막을 형성하는 것은:
    상기 기판 상에 절연성 유동막을 형성하고: 그리고
    상기 절연성 유동막을 수축시켜 상기 홀의 하부를 채우는 고화된 유동막을 형성하는 것을 포함하고,
    상기 관통전극을 노출시키는 것은 상기 희생막을 선택적으로 제거하여 상기 홀의 내측벽을 따라 상기 비아절연막으로부터 상기 기판의 하면으로 연장된 잔류희생막을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 비아절연막을 형성하는 것은:
    상기 희생막을 형성한 이후에,
    상기 희생막의 표면 및 상기 홀의 내측면을 따라 연장되는 절연막을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 비아절연막을 형성하는 것은:
    상기 희생막을 형성하기 이전에,
    상기 홀의 내표면을 따라 연장되는 제1 절연막을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 비아절연막을 형성하는 것은:
    상기 희생막을 형성한 이후에,
    상기 홀 내에 상기 희생막의 표면 및 상기 제1 절연막의 내측면을 따라 연장되는 제2 절연막을 형성하는 것을;
    더 포함하는 반도체 소자의 제조방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 관통전극을 노출시키는 것은:
    상기 기판의 상기 하면을 리세스하여, 상기 관통전극은 돌출시키지 아니하면서 상기 희생막 및 상기 기판의 평탄화된 하면을 노출시키고;
    상기 평탄화된 하면 상에 하부절연막을 형성하고; 그리고
    상기 희생막 및 상기 비아절연막을 선택적으로 제거하여 상기 관통전극의 하단부를 노출시키는 것을;
    더 포함하는 반도체 소자의 제조방법.
  7. 활성면과 그 반대면인 비활성면을 가지며, 상기 활성면으로부터 상기 비활성면으로 연장된 비아홀을 갖는 기판과:
    상기 비아홀 내에 제공된 관통전극과:
    상기 비아홀의 내측벽을 따라 신장되어 상기 관통전극의 측벽을 둘러싸는 비아절연막과;
    상기 비아홀의 내측벽을 따라 상기 비아절연막으로부터 상기 기판의 비활성면으로 연장된, 적어도 상기 비아절연막과 동일한 두께를 갖는 희생막과;
    상기 기판의 비활성면을 덮는 하부절연막과; 그리고
    상기 하부절연막 상에 제공되어 상기 관통전극과 전기적으로 연결된 단자를;포함하고,
    상기 관통전극은 상기 기판의 비활성면 밖으로 돌출되어 상기 단자와 접속되는 하단부를 포함하고,
    상기 희생막은 상기 관통전극의 하단부 측벽을 둘러싸는 반도체 소자.
  8. 제7항에 있어서,
    상기 관통전극은 상기 기판의 비활성면에 이르지 않는 하단부를 포함하고,
    상기 단자는 상기 비아홀을 향해 돌출되어 상기 관통전극의 하단부와 접속되는 돌출부를 포함하고, 상기 돌출부는 상기 희생막에 의해 상기 기판과 전기적으로 절연된 반도체 소자.
  9. 제8항에 있어서,
    상기 희생막은 제1 두께를 가지며, 상기 단자의 돌출부는 상기 관통전극의 하단부와 동일한 폭을 갖는 반도체 소자.
  10. 삭제
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