JP2018056311A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2018056311A
JP2018056311A JP2016190230A JP2016190230A JP2018056311A JP 2018056311 A JP2018056311 A JP 2018056311A JP 2016190230 A JP2016190230 A JP 2016190230A JP 2016190230 A JP2016190230 A JP 2016190230A JP 2018056311 A JP2018056311 A JP 2018056311A
Authority
JP
Japan
Prior art keywords
gate electrode
region
film
semiconductor device
electrode portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016190230A
Other languages
English (en)
Other versions
JP6670719B2 (ja
Inventor
完 緒方
Kan Ogata
完 緒方
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2016190230A priority Critical patent/JP6670719B2/ja
Priority to US15/658,759 priority patent/US10153293B2/en
Priority to TW106124843A priority patent/TWI735623B/zh
Priority to KR1020170112383A priority patent/KR102412335B1/ko
Priority to CN201710805105.8A priority patent/CN107871748B/zh
Publication of JP2018056311A publication Critical patent/JP2018056311A/ja
Priority to US16/188,499 priority patent/US10522558B2/en
Priority to US16/695,508 priority patent/US20200098775A1/en
Application granted granted Critical
Publication of JP6670719B2 publication Critical patent/JP6670719B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】不揮発性メモリセルとＭＩＳＦＥＴとを有する半導体装置の特性を向上させる。
【解決手段】半導体基板１のメモリセル領域１Ａのｐ型ウエル（活性領域）ＰＷ１に配置された不揮発性メモリセルと、周辺回路領域２Ａのｐ型ウエルＰＷ２（活性領域）またはｎ型ウエル（活性領域）に配置されたＭＩＳＦＥＴと、を有する半導体装置を次のように構成する。ｐ型ウエルＰＷ１を囲む素子分離領域ＳＴＩ１の表面を、ｐ型ウエルＰＷ２またはｎ型ウエルを囲む素子分離領域ＳＴＩ２の表面より低くする（Ｈ１＜Ｈ２）。このように、素子分離領域ＳＴＩ１の表面を後退させて低くすることで、制御トランジスタとメモリトランジスタの両方の実効チャネル幅を大きくすることができる。また、素子分離領域ＳＴＩ２の表面は後退させないため、周辺回路領域２Ａに形成されるゲート電極ＧＥの置換用のダミーゲート電極上に、不所望な膜が残ることを防止することができる。
【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関し、不揮発性メモリセルとＭＩＳＦＥＴとを有する半導体装置およびその製造方法に好適に利用できるものである。
メモリ領域に形成された不揮発性メモリセルと、周辺回路領域２Ａに形成されたＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)とを有する半導体装置が広く用いられている。
例えば、不揮発性メモリとして、ＭＯＮＯＳ(Metal Oxide Nitiride Oxide Semiconductor)膜を用いたスプリットゲート型セルからなるメモリセルが形成される場合がある。また、高誘電率膜、いわゆるＨｉｇｈ−ｋ膜をゲート絶縁膜として用いたＭＩＳＦＥＴが形成される場合がある。
特開２０１４−１５４７８９号公報（特許文献１）には、半導体装置の製造方法において、メモリセル領域１Ａにメモリセル用の制御ゲート電極およびメモリゲート電極を形成した後、周辺回路領域２ＡにＭＩＳＦＥＴ用のゲート電極を形成する技術が開示されている。
特開２０１４−１５４７９０号公報（特許文献２）には、半導体装置の製造方法において、メモリセル領域１Ａにメモリセル用の制御ゲート電極およびメモリゲート電極を形成し、周辺回路領域２ＡにＭＩＳＦＥＴ用のダミーゲート電極を形成した後、ダミーゲート電極を除去し、ＭＩＳＦＥＴ用のゲート電極に置き換える技術が開示されている。
特開２００６−４１３５４号公報（特許文献３）には、スプリットゲート構造の不揮発性半導体装置において、メモリゲートが凸型基板上に形成され、その側面をチャネルとして利用する技術が開示されている。
特開２０１４−１５４７８９号公報 特開２０１４−１５４７９０号公報 特開２００６−４１３５４号公報
本発明者は、不揮発性メモリセルおよびＭＩＳＦＥＴを有する半導体装置の研究開発に従事しており、その特性向上についてについて、鋭意検討している。その過程において、不揮発性メモリセルおよびＭＩＳＦＥＴを有する半導体装置やその製造方法について更なる改善の余地があることが判明した。
特に、ＭＯＮＯＳ膜を用いたスプリットゲート型セルからなるメモリセルと、Ｈｉｇｈ−ｋ膜をゲート絶縁膜として用いたＭＩＳＴＥＴとを、同一の半導体基板上に形成する場合、それぞれの素子の特性を向上させることが望まれる。また、特性の良い素子を効率的に製造する製造プロセスの構築が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される代表的な実施の形態に示される構成の概要を簡単に説明すれば、次のとおりである。
本願において開示される代表的な実施の形態に示される半導体装置は、半導体基板の第１領域の第１活性領域に配置された不揮発性メモリセルと、第２領域の第２活性領域に配置されたＭＩＳＦＥＴと、を有する半導体装置であって、前記第１領域において、前記第１活性領域を囲む第１素子分離領域の表面は、前記第２領域において、前記第２活性領域を囲む第２素子分離領域の表面より低い。
本願において開示される代表的な実施の形態に示される半導体装置の製造方法は、半導体基板の第１領域の第１活性領域に配置された不揮発性メモリセルと、第２領域の第２活性領域に配置されたＭＩＳＦＥＴと、を有する半導体装置の製造方法であって、前記第１活性領域を囲む第１素子分離領域の表面を後退させる工程を有する。
本願において開示される代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。
本願において開示される代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置のレイアウト構成例を示す平面図である。 実施の形態１の半導体装置のメモリアレイを示す回路図である。 比較例１の半導体装置の構成を示す断面図である。 比較例２の半導体装置の構成を示す断面図である。 比較例２の半導体装置の構成を示す断面図である。 比較例２の半導体装置の製造工程を示す断面図である。 比較例２の半導体装置の製造工程を示す断面図である。 比較例２の半導体装置の製造工程を示す断面図である。 比較例２の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態３の応用例１を説明するための図である。 実施の形態３の応用例１を説明するための図である。 実施の形態３の応用例１を説明するための図である。 実施の形態３の応用例１を説明するための図である。 実施の形態３の応用例２を説明するための図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置（半導体記憶装置）の構造について説明する。
［構造説明］
図１および図２は、本実施の形態の半導体装置の構成を示す断面図である。図３および図４は、本実施の形態の半導体装置の構成を示す平面図である。図５は、本実施の形態の半導体装置のレイアウト構成例を示す平面図である。図６は、本実施の形態の半導体装置のメモリアレイを示す回路図である。
図１に示すように、本実施の形態の半導体装置は、半導体基板１の一部の領域として、メモリセル領域１Ａと、周辺回路領域２Ａと、を有している。半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウエハである。メモリセル領域１Ａには、不揮発性メモリとしてのメモリセル（不揮発性メモリセル、不揮発性記憶素子、不揮発性半導体記憶装置、ＥＥＰＲＯＭ、フラッシュメモリともいう）が形成されている。周辺回路領域２Ａには、低電圧のＭＩＳＦＥＴ、言い換えれば低耐圧のＭＩＳＦＥＴが形成されている。
なお、図１においては、低耐圧のＭＩＳＦＥＴしか記載していないが、周辺回路領域２Ａ中に、高圧系ＭＩＳＦＥＴ領域と、低電圧ＭＩＳＦＥＴ領域とを設けてもよい（図５参照）。高電圧ＭＩＳＦＥＴ領域には、高耐圧のＭＩＳＦＥＴが形成され、低電圧ＭＩＳＦＥＴ領域には、低耐圧のＭＩＳＦＥＴが形成される。
メモリセル領域１Ａと周辺回路領域２Ａのうちの低電圧ＭＩＳＦＥＴ領域とは、互いに隣り合っていてもよく、互いに隣り合っていなくてもよい。また、メモリセル領域１Ａと周辺回路領域２Ａのうちの高電圧ＭＩＳＦＥＴ領域とは、互いに隣り合っていてもよく、互いに隣り合っていなくてもよい。また、高電圧ＭＩＳＦＥＴ領域と低電圧ＭＩＳＦＥＴ領域とは、互いに隣り合っていてもよく、互いに隣り合っていなくてもよい（図５参照）。ここでは、理解を簡単にするために、図１の断面図においては、メモリセル領域１Ａの隣に周辺回路領域２Ａを図示している。
ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えばＣＰＵ（Central Processing Unit）などのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。周辺回路領域２Ａに形成されるＭＩＳＦＥＴは、周辺回路用のＭＩＳＦＥＴである。
なお、図１においては、低耐圧のＭＩＳＦＥＴしか記載していないが、高耐圧のＭＩＳＦＥＴの構成は、低耐圧のＭＩＳＦＥＴと類似しているため、単に、ＭＩＳＦＥＴとして、以降の説明を行う。低電圧ＭＩＳＦＥＴ領域には、低耐圧のＭＩＳＦＥＴが形成される。高耐圧のＭＩＳＦＥＴの構成は、低耐圧のＭＩＳＦＥＴと以下の点で異なることがある。例えば、低耐圧のＭＩＳＦＥＴは、高耐圧のＭＩＳＦＥＴよりゲート長が小さい（例えば、３０〜５０ｎｍ程度）。このような、比較的ゲート長の小さいＭＩＳＦＥＴは、例えば、メモリセルＭＣを駆動するための回路（コア回路）などに用いられる。一方、高耐圧のＭＩＳＦＥＴは、低耐圧のＭＩＳＦＥＴよりゲート長が大きい。このような、比較的ゲート長の大きいＭＩＳＦＥＴは、例えば、入出力回路などに用いられる。
＜メモリセルの構成＞
メモリセル領域１Ａにおいて、半導体装置は、活性領域を有する。活性領域は、素子分離領域ＳＴＩ１により囲まれている。活性領域には、ｐ型ウエルＰＷ１が形成されている。ｐ型ウエルは、ｐ型の導電型を有する。
メモリセル領域１Ａのｐ型ウエルＰＷ１には、メモリトランジスタおよび制御トランジスタからなるメモリセルが形成されている。メモリセル領域１Ａには、実際には複数のメモリセルがアレイ状に形成されており（図３参照）、図１の左図には、そのうちの１つのメモリセルの断面が示されている。図１の左図は、例えば、図３のＡ−Ａ部に対応する。
メモリセルは、スプリットゲート型のメモリセルである。すなわち、図１に示すように、メモリセルは、制御ゲート電極（制御ゲート電極部）ＣＧを有する制御トランジスタと、制御トランジスタに接続され、メモリゲート電極（メモリゲート電極部）ＭＧを有するメモリトランジスタと、を有する。
メモリセルは、ｎ型の半導体領域ＭＳ（ソース側）と、ｎ型の半導体領域ＭＤ（ドレイン側）と、制御ゲート電極ＣＧと、メモリゲート電極ＭＧと、を有する。ｎ型の半導体領域ＭＳと、ｎ型の半導体領域ＭＤとは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。また、メモリセルは、制御ゲート電極ＣＧとｐ型ウエルＰＷ１との間に形成されたＣＧゲート絶縁膜ＧＩｍと、メモリゲート電極ＭＧとｐ型ウエルＰＷ１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に形成されたトラップ絶縁膜ＯＮＯと、を有する。すなわち、ＣＧゲート絶縁膜ＧＩｍと、制御ゲート電極ＣＧと、トラップ絶縁膜ＯＮＯと、メモリゲート電極ＭＧとにより、メモリセルが形成されている。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの互いに対向する側面、すなわち側壁の間にトラップ絶縁膜ＯＮＯを介した状態で、半導体基板１の主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１の紙面に垂直な方向である（図３参照）。制御ゲート電極ＣＧは、半導体領域ＭＤと半導体領域ＭＳとの間に位置する部分のｐ型ウエルＰＷ１上に、ＣＧゲート絶縁膜ＧＩｍを介して形成されている。また、メモリゲート電極ＭＧは、半導体領域ＭＤと半導体領域ＭＳとの間に位置する部分のｐ型ウエルＰＷ１上に、トラップ絶縁膜ＯＮＯを介して形成されている。また、半導体領域ＭＳ側にメモリゲート電極ＭＧが配置され、半導体領域ＭＤ側に制御ゲート電極ＣＧが配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、メモリセル、すなわち不揮発性メモリを形成するゲート電極である。
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間にトラップ絶縁膜ＯＮＯを介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面上、すなわち側壁上に、トラップ絶縁膜ＯＮＯを介してサイドウォールスペーサ状に形成されている。また、トラップ絶縁膜ＯＮＯは、メモリゲート電極ＭＧとｐ型ウエルＰＷ１との間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の、両領域にわたって延在している。
制御ゲート電極ＣＧとｐ型ウエルＰＷ１との間に形成されたＣＧゲート絶縁膜ＧＩｍは、制御トランジスタのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧとｐ型ウエルＰＷ１の間に形成されたトラップ絶縁膜ＯＮＯは、メモリトランジスタのゲート絶縁膜として機能する。
ＣＧゲート絶縁膜ＧＩｍは、半導体基板１上に形成された絶縁膜を含む。絶縁膜は、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、または、窒化シリコン膜よりも高い比誘電率を有する高誘電率膜、いわゆるＨｉｇｈ−ｋ膜からなる。なお、本願明細書では、Ｈｉｇｈ−ｋ膜または高誘電率膜とは、窒化シリコンの比誘電率（例えば７．０〜８．０程度）よりも高い比誘電率、例えば８．０よりも高い比誘電率を有する膜を意味する。一方、本願明細書では、窒化シリコンの比誘電率以下の比誘電率、例えば８．０以下の比誘電率を有する膜を、低誘電率膜と称する場合がある。高誘電率膜の材料として、例えば、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）または酸化ランタン（Ｌａ２Ｏ３）などの金属酸化物を用いることができる。
トラップ絶縁膜ＯＮＯは、酸化シリコン膜１８ａと、酸化シリコン膜上の電荷蓄積部としての窒化シリコン膜１８ｂと、窒化シリコン膜上の酸化シリコン膜１８ｃと、を含む。このような積層膜を、ＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜と言う場合がある。なお、メモリゲート電極ＭＧとｐ型ウエルＰＷ１との間のトラップ絶縁膜ＯＮＯは、前述したように、メモリトランジスタのゲート絶縁膜として機能する。一方、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のトラップ絶縁膜ＯＮＯは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁、すなわち電気的に分離するための絶縁膜として機能する。
トラップ絶縁膜ＯＮＯのうち、窒化シリコン膜１８ｂは、電荷を蓄積するための絶縁膜であり、電荷蓄積部として機能する。すなわち、窒化シリコン膜１８ｂは、トラップ絶縁膜ＯＮＯ中に形成された、トラップ準位を有するトラップ性絶縁膜である。このため、トラップ絶縁膜ＯＮＯは、その内部に電荷蓄積部を有する絶縁膜とみなすことができる。
なお、トラップ準位を有するトラップ性絶縁膜として、窒化シリコン膜１８ｂに代え、例えば酸化アルミニウム（アルミナ）膜、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を用いることもできる。
窒化シリコン膜１８ｂの上下に位置する酸化シリコン膜１８ａおよび酸化シリコン膜１８ｃは、電荷を閉じ込める電荷ブロック層として機能することができる。窒化シリコン膜１８ｂを酸化シリコン膜１８ａおよび酸化シリコン膜１８ｃで挟んだ構造とすることで、窒化シリコン膜１８ｂへの電荷の蓄積が可能となる。
制御ゲート電極ＣＧは、ＣＧゲート絶縁膜ＧＩｍ上に形成された導電膜を含む。導電膜として、シリコンを含む導電膜を用いることができ、例えばｎ型の不純物が導入された多結晶シリコン膜を含むｎ型ポリシリコン膜などを用いることができる。
メモリゲート電極ＭＧは、シリコンを含む導電膜を用いることができ、例えばｎ型の不純物が導入された多結晶シリコンを含むｎ型ポリシリコン膜などを用いることができる。メモリゲート電極ＭＧは、半導体基板１上に制御ゲート電極ＣＧを覆うように形成された導電膜を異方性エッチング、すなわちエッチバックし、制御ゲート電極ＣＧの側壁上にトラップ絶縁膜ＯＮＯを介してシリコンを含む導電膜を残すことにより形成されている。このため、メモリゲート電極ＭＧは、そのメモリゲート電極ＭＧと隣接する制御ゲート電極ＣＧの側壁上に、トラップ絶縁膜ＯＮＯを介してサイドウォールスペーサ状に形成されている。
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳは、例えばソース領域として機能する半導体領域であり、半導体領域ＭＤは、例えばドレイン領域として機能する半導体領域である。半導体領域ＭＳおよび半導体領域ＭＤの各々は、ｎ型の不純物が導入された半導体領域からなり、それぞれＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を備えている。
ソース用の半導体領域ＭＳは、ｎ−型半導体領域２１ａと、ｎ−型半導体領域２１ａよりも高い不純物濃度を有するｎ＋型半導体領域２２ａと、を有する。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域２１ｂと、ｎ−型半導体領域２１ｂよりも高い不純物濃度を有するｎ＋型半導体領域２２ｂと、を有する。ｎ＋型半導体領域２２ａは、ｎ−型半導体領域２１ａよりも接合深さが深く、かつ、不純物濃度が高く、また、ｎ＋型半導体領域２２ｂは、ｎ−型半導体領域２１ｂよりも接合深さが深く、かつ、不純物濃度が高い。なお、図示は省略するが、短チャネル効果を抑制するため、ｎ−型半導体領域（２１ａ、２１ｂ）を取り囲むように、ｐ型のポケット領域あるいはハロー領域を形成しても良い。
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側の側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。つまり、トラップ絶縁膜ＯＮＯを介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁上、すなわち側面上と、トラップ絶縁膜ＯＮＯを介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁上、すなわち側面上とに、サイドウォールスペーサＳＷが形成されている。
なお、メモリゲート電極ＭＧとサイドウォールスペーサＳＷとの間、制御ゲート電極ＣＧとサイドウォールスペーサＳＷとの間には、図示しない側壁絶縁膜が介在していてもよい。
ソース側のｎ−型半導体領域２１ａは、メモリゲート電極ＭＧの側面に対して自己整合的に形成され、ソース側のｎ＋型半導体領域２２ａは、サイドウォールスペーサＳＷの側面に対して自己整合的に形成されている。このため、低濃度のソース側のｎ−型半導体領域２１ａは、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のソース側のｎ＋型半導体領域２２ａは、低濃度のソース側のｎ−型半導体領域２１ａの外側に形成されている。したがって、低濃度のソース側のｎ−型半導体領域２１ａは、メモリトランジスタのチャネル領域としてのｐ型ウエルＰＷ１に隣接するように形成されている。また、高濃度のソース側のｎ＋型半導体領域２２ａは、低濃度のソース側のｎ−型半導体領域２１ａに接し、メモリトランジスタのチャネル領域としてのｐ型ウエルＰＷ１からソース側のｎ−型半導体領域２１ａの分だけ離間するように形成されている。
ドレイン側のｎ−型半導体領域２１ｂは、制御ゲート電極ＣＧの側面に対して自己整合的に形成され、ドレイン側のｎ＋型半導体領域２２ｂは、サイドウォールスペーサＳＷの側面に対して自己整合的に形成されている。このため、低濃度のドレイン側のｎ−型半導体領域２１ｂは、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のドレイン側のｎ＋型半導体領域２２ｂは、低濃度のドレイン側のｎ−型半導体領域２１ｂの外側に形成されている。したがって、低濃度のドレイン側のｎ−型半導体領域２１ｂは、制御トランジスタのチャネル領域としてのｐ型ウエルＰＷ１に隣接するように形成されている。また、高濃度のドレイン側のｎ＋型半導体領域２２ｂは、低濃度のドレイン側のｎ−型半導体領域２１ｂに接し、制御トランジスタのチャネル領域としてのｐ型ウエルＰＷ１からドレイン側のｎ−型半導体領域２１ｂの分だけ離間するように形成されている。
メモリゲート電極ＭＧ下のトラップ絶縁膜ＯＮＯの下には、メモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下のＣＧゲート絶縁膜ＧＩｍの下には、制御トランジスタのチャネル領域が形成されている。
ｎ＋型半導体領域（２２ａ、２２ｂ）上の上面には、サリサイド（Ｓａｌｉｃｉｄｅ：Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）技術などにより、金属シリサイド層ＳＩＬが形成されている。金属シリサイド層ＳＩＬは、例えばコバルトシリサイド層、ニッケルシリサイド層、または、プラチナ添加ニッケルシリサイド層などからなる。金属シリサイド層ＳＩＬにより、ｎ＋型半導体領域２２ａまたはｎ＋型半導体領域２２ｂのコンタクト抵抗を低抵抗化することができる。
制御ゲート電極ＣＧ上、または、メモリゲート電極ＭＧの上面には、サリサイド技術などにより、金属シリサイド層ＳＩＬが形成されている。この金属シリサイド層ＳＩＬは、ｎ＋型半導体領域（２２ａ、２２ｂ）上の金属シリサイド層ＳＩＬと同様に、例えばコバルトシリサイド層、ニッケルシリサイド層、または、プラチナ添加ニッケルシリサイド層などからなる。金属シリサイド層ＳＩＬにより、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧのコンタクト抵抗を低抵抗化することができる。
なお、図示は省略するが、前述したように、メモリセルは、ポケット領域またはハロー領域を有してもよい。ポケット領域またはハロー領域の導電型は、ｎ−型半導体領域（２１ａ、２１ｂ）とは逆の導電型で、かつｐ型ウエルＰＷ１とは同じ導電型である。ポケット領域またはハロー領域は、短チャネル特性（パンチスルー）抑制のために形成される。ポケット領域またはハロー領域は、ｎ−型半導体領域（２１ａ、２１ｂ）を包み込むように形成され、ポケット領域またはハロー領域におけるｐ型の不純物濃度は、ｐ型ウエルＰＷ１におけるｐ型の不純物濃度よりも高い。
＜ＭＩＳＦＥＴの構成＞
次に、周辺回路領域２Ａに形成されたＭＩＳＦＥＴについて、低耐圧のＭＩＳＦＥＴを例に、その構成を具体的に説明する。
周辺回路領域２Ａの低電圧ＭＩＳＦＥＴ領域において、半導体装置は、活性領域を有する。活性領域は、素子分離領域ＳＴＩ２により囲まれている。活性領域には、ｐ型ウエルＰＷ２が形成されている。すなわち、活性領域は、ｐ型ウエルＰＷ２が形成された領域である。ｐ型ウエルＰＷ２は、ｐ型の導電型を有する。また、ｎ型ウエルＮＷ２が形成されていても良い。ｎ型ウエルＮＷ２は、ｎ型の導電型を有し、ｐ型チャネルのＭＩＳＦＥＴが形成される（図４の右図参照）。以下は、ｎ型チャネルのＭＩＳＦＥＴの構成例を説明する。
図１の右図に示すように、周辺回路領域２Ａの低電圧ＭＩＳＦＥＴ領域のｐ型ウエルＰＷ２には、低耐圧のＭＩＳＦＥＴが形成されている。低電圧ＭＩＳＦＥＴ領域には、実際には複数のＭＩＳＦＥＴが形成されており、図１の右図には、そのうちの１つのＭＩＳＦＥＴのゲート幅方向に垂直な断面が示されている。
図１に示すように、低電圧のＭＩＳＦＥＴは、ｎ−型半導体領域２１ｃおよびｎ＋型半導体領域２２ｃからなる半導体領域ＳＤと、ｐ型ウエルＰＷ２上に形成されたゲート絶縁膜ＧＩと、ゲート絶縁膜ＧＩ上に形成された金属膜ＢＭおよびゲート電極（ゲート電極部）ＧＥと、を有する。すなわち、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとにより、低電圧のＭＩＳＦＥＴが形成されている。ゲート電極ＧＥと言う場合において、金属膜ＢＭを含む場合がある。また、金属膜ＢＭは、金属化合物膜であってもよい。ｎ−型半導体領域２１ｃおよびｎ＋型半導体領域２２ｃは、半導体基板１のｐ型ウエルＰＷ２の上層部に形成されている。ｎ−型半導体領域２１ｃおよびｎ＋型半導体領域２２ｃは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。
ゲート絶縁膜ＧＩは、ＭＩＳＦＥＴのゲート絶縁膜として機能する。ゲート絶縁膜ＧＩは、低電圧ＭＩＳＦＥＴ領域で、半導体基板１上、すなわちｐ型ウエルＰＷ２上に形成された下層の絶縁膜ＧＩａと、その絶縁膜上に形成された上層の絶縁膜ＧＩｂと、を含む。下層の絶縁膜ＧＩａは、酸化シリコン、窒化シリコンまたは酸窒化シリコンを含む。すなわち、下層の絶縁膜ＧＩａの比誘電率は、窒化シリコンの比誘電率以下である。
一方、ゲート絶縁膜ＧＩに含まれる上層の絶縁膜ＧＩｂは、窒化シリコンよりも高い比誘電率を有する高誘電率材料、いわゆるＨｉｇｈ−ｋ材料を含む高誘電率膜からなる。すなわち、上層の絶縁膜の比誘電率は、窒化シリコンの比誘電率よりも高い。Ｈｉｇｈ−ｋ材料として、例えば、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化タンタルまたは酸化ランタンなどの金属酸化物を用いることができる。
ゲート電極ＧＥ（金属膜ＢＭを含む）は、ＭＩＳＦＥＴのゲート電極として機能する。ゲート電極ＧＥは、ゲート絶縁膜ＧＩに接する金属膜を含むため、いわゆるメタルゲートである。
金属膜ＢＭとして、窒化チタン、窒化タンタルもしくは窒化タングステンなどの金属窒化物、炭化チタン、炭化タンタルもしくは炭化タングステンなどの金属炭化物、窒化炭化タンタル、または、タングステン、などを含む金属膜を用いることができる。また、電気伝導性を高める観点、および、半導体装置の製造工程において導電膜を除去する際のエッチングストッパとして機能させる観点から、より好適には、金属膜として、窒化チタンからなる金属膜を用いることができる。また、金属膜ＢＭ上の導電膜として、アルミニウム（Ａｌ）膜などの金属膜を用いることができる。
ｎ−型半導体領域２１ｃおよびｎ＋型半導体領域２２ｃからなる半導体領域ＳＤは、ｎ型の不純物が導入されたソース用およびドレイン用の半導体領域であり、メモリセルの半導体領域ＭＳおよびＭＤと同様に、ＬＤＤ構造を備えている。すなわち、ｎ＋型半導体領域２２ｃは、ｎ−型半導体領域２１ｃよりも接合深さが深くかつ不純物濃度が高い。
ゲート電極ＧＥの側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。
ｎ＋型半導体領域２２ｃ上には、メモリセルにおけるｎ＋型半導体領域２２ａ上、または、ｎ＋型半導体領域２２ｂ上と同様に、サリサイド技術などにより、金属シリサイド層ＳＩＬが形成されている。金属シリサイド層ＳＩＬにより、ｎ＋型半導体領域２２ｃのコンタクト抵抗を低抵抗化することができる。
ゲート電極ＧＥ上には、サリサイド技術などにより、金属シリサイド層が形成されていない。導電膜として、アルミニウム膜などの金属膜を用いる場合には、金属シリサイド層により、ゲート電極のコンタクト抵抗を低抵抗化する必要がないためである。
なお、図示は省略するが、低電圧のＭＩＳＦＥＴは、ポケット領域またはハロー領域を有してもよい。ポケット領域またはハロー領域の導電型は、ｎ−型半導体領域２１ｃとは逆の導電型で、かつｐ型ウエルＰＷ２とは同じ導電型である。ハロー領域は、ｎ−型半導体領域２１ｃを包み込むように形成され、ポケット領域またはハロー領域におけるｐ型の不純物濃度は、ｐ型ウエルＰＷ２におけるｐ型の不純物濃度よりも高い。
＜素子の上部の構成＞
次に、メモリセル領域１Ａに形成されたメモリセル上、低電圧ＭＩＳＦＥＴ領域に形成された低耐圧のＭＩＳＦＥＴ上の構成を具体的に説明する。
半導体基板１上には、メモリセル、および低耐圧のＭＩＳＦＥＴの間を埋め込む絶縁膜（ＩＬ１ａ、ＩＬ１ｂ）が形成されている。絶縁膜（ＩＬ１ａ、ＩＬ１ｂ）は、例えば、窒化シリコン膜ＩＬ１ａとその上部の酸化シリコン膜ＩＬｂなどからなる。制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ、サイドウォールスペーサＳＷおよび絶縁膜（ＩＬ１ａ、ＩＬ１ｂ）の各々の上面は、平坦化されている。
制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ、サイドウォールスペーサＳＷおよび絶縁膜（ＩＬ１ａ、ＩＬ１ｂ）の各々の上には、絶縁膜ＩＬｃが形成されている。絶縁膜ＩＬｃは、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなる。絶縁膜ＩＬｃの上面は、平坦化されている。また、低電圧ＭＩＳＦＥＴ領域においては、ゲート電極ＧＥと絶縁膜ＩＬ１ｂとの間に、保護膜ＰＲＯ３が形成されている。保護膜ＰＲＯ３は、例えば、窒化シリコン膜よりなる。上記絶縁膜ＩＬ１ａ、ＩＬ１ｂ、ＩＬ１ｃをまとめて層間絶縁膜ＩＬ１と称する。この層間絶縁膜ＩＬ１に、保護膜ＰＲＯ３が含まれていてもよい。
層間絶縁膜ＩＬ１にはコンタクトホールＣ１が形成されており、コンタクトホールＣ１内に、導電体部として導電性のプラグＰ１が埋め込まれている。
プラグＰ１は、コンタクトホールＣ１の底部、および、側壁上すなわち側面上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣ１を埋め込むように形成された主導体膜と、により形成されている。図１では、図面の簡略化のために、プラグＰ１を構成するバリア導体膜および主導体膜を一体化して示している。なお、プラグＰ１を構成するバリア導体膜は、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜とすることができ、プラグＰ１を構成する主導体膜は、タングステン（Ｗ）膜とすることができる。
コンタクトホールＣ１およびそれに埋め込まれたプラグＰ１は、ｎ＋型半導体領域（２２ａ、２２ｂ、２２ｃ）の上に形成されている。コンタクトホールＣ１の底部では、例えばｎ＋型半導体領域（２２ａ、２２ｂ、２２ｃ）の各々の表面上の金属シリサイド層ＳＩＬの一部が露出される。そして、その露出部にプラグＰ１が接続される。なお、図示は省略するが、コンタクトホールＣ１およびそれに埋め込まれたプラグＰ１は、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥの上に形成されていてもよい。
プラグＰ１が埋め込まれた層間絶縁膜ＩＬ１上には、主導電材料よりなる第１層目の配線Ｍ１が形成されている。なお、第１層目の配線Ｍ１より上層の配線も形成されているが、ここではその図示および説明は省略する。第１層目の配線Ｍ１およびそれよりも上層の配線は、配線用の導電膜をパターニングして形成することができる。例えばタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線などとすることもできる。また、第１層目の配線Ｍ１およびそれよりも上層の配線を例えば銅（Ｃｕ）を主導電材料とする埋込配線としてもよい。
＜メモリ動作＞
次に、メモリセル領域１Ａに形成されたメモリセルの動作例を説明する。
ここでは、メモリトランジスタのトラップ絶縁膜中の電荷蓄積部である窒化シリコン膜への電子の注入を「書込」と定義し、ホール、すなわち正孔の注入を「消去」と定義する。さらに、電源電圧Ｖｄｄを例えば１．５Ｖとする。
書き込み方式は、いわゆるソースサイド注入（Ｓｏｕｒｃｅ Ｓｉｄｅ Ｉｎｊｅｃｔｉｏｎ：ＳＳＩ）方式と呼ばれるホットエレクトロン書き込みを用いることができる。このとき、半導体領域ＭＤに印加される電圧Ｖｄを、例えば０．８Ｖ程度とし、制御ゲート電極ＣＧに印加される電圧Ｖｃｇを、例えば１Ｖ程度とし、メモリゲート電極ＭＧに印加される電圧Ｖｍｇを、例えば１２Ｖ程度とする。また、半導体領域ＭＳに印加される電圧Ｖｓを、例えば６Ｖ程度とし、ｐ型ウエルＰＷ１に印加される電圧Ｖｂを、例えば０Ｖ程度とする。上記した各電圧を、書き込みを行うメモリセルの各部位に印加し、メモリセルのトラップ絶縁膜ＯＮＯ中の窒化シリコン膜１８ｂ中に電子を注入する。
ホットエレクトロンは、主としてメモリゲート電極ＭＧ下にトラップ絶縁膜ＯＮＯを介して位置する部分のチャネル領域で発生し、トラップ絶縁膜ＯＮＯ中の電荷蓄積部である窒化シリコン膜１８ｂに注入される。注入されたホットエレクトロンは、トラップ絶縁膜ＯＮＯ中の窒化シリコン膜１８ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタの閾値電圧（Ｖｔｈ）が上昇する。
消去方法は、バンド間トンネル（Ｂａｎｄ−Ｔｏ−Ｂａｎｄ Ｔｕｎｎｅｌｉｎｇ：ＢＴＢＴ）現象によるホットホール注入消去方式を用いることができる。つまり、ＢＴＢＴ現象により発生したホール、すなわち正孔を電荷蓄積部、すなわちトラップ絶縁膜ＯＮＯ中の窒化シリコン膜１８ｂに注入することにより消去を行う。このとき、電圧Ｖｄを、例えば０Ｖ程度とし、電圧Ｖｃｇを、例えば０Ｖ程度とし、電圧Ｖｍｇを、例えば−６Ｖ程度とし、電圧Ｖｓを、例えば６Ｖ程度とし、電圧Ｖｂを、例えば０Ｖ程度とする。上記した各電圧を、消去を行うメモリセルの各部位に印加し、ＢＴＢＴ現象によりホールを発生させ電界加速することでメモリセルのゲート絶縁膜（ＯＮＯ）中の窒化シリコン膜１８ｂ中にホールを注入し、それによってメモリトランジスタの閾値電圧を低下させる。
消去方法は、ファウラーノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ：ＦＮ）型トンネル現象を利用したホール注入による消去方式も用いることができる。つまり、ＦＮトンネル現象によりホールを電荷蓄積部、すなわちトラップ絶縁膜ＯＮＯ中の窒化シリコン膜１８ｂに注入することにより消去を行う。このとき、電圧Ｖｍｇを、例えば１２Ｖ程度とし、電圧Ｖｂを、例えば０Ｖ程度とする。これにより、メモリゲート電極ＭＧ側からホールが、酸化シリコン膜を介してＦＮトンネル現象により電荷蓄積部、すなわち窒化シリコン膜１８ｂに注入され、窒化シリコン膜１８ｂ中の電子を相殺することにより消去が行われる。あるいは、窒化シリコン膜１８ｂに注入されたホールが窒化シリコン膜１８ｂ中のトラップ準位に捕獲されることにより消去が行われる。これによりメモリトランジスタの閾値電圧が低下し、消去状態となる。このような消去方法を用いた場合には、ＢＴＢＴ現象による消去方法を用いた場合と比較し、消費電流を低減することができる。
読出し時には、電圧Ｖｄを、例えば電源電圧Ｖｄｄ程度とし、電圧Ｖｃｇを、例えば電源電圧Ｖｄｄ程度とし、電圧Ｖｍｇを、例えば０Ｖ程度とし、電圧Ｖｓを、例えば０程度とし、電圧Ｖｂを、例えば０Ｖ程度とする。上記した各電圧を、読出しを行うメモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書き込み状態におけるメモリトランジスタの閾値電圧と消去状態におけるメモリトランジスタの閾値電圧との間の値にすることで、書き込み状態と消去状態とを判別することができる。
＜メモリセルおよびＭＩＳＦＥＴの平面構成＞
次に、前述したメモリセル（メモリアレイ）およびＭＩＳＦＥＴの平面構成について図３を参照しながら説明する。図３の左図に、メモリセル（メモリアレイ）の平面構成の一例を示し、図３の右図にＭＩＳＦＥＴの平面構成の一例を示す。
図３の左図に示すように、メモリセル領域１Ａにおいて、ｐ型ウエル（活性領域）ＰＷ１は、Ｘ方向に延在するライン状に複数設けられている。ｐ型ウエルＰＷ１間は、素子分離領域ＳＴＩ１である。また、複数のｐ型ウエルＰＷ１が所定の間隔を置いて配置される領域の周囲は、素子分離領域ＳＴＩ１である。
メモリセルの制御ゲート電極ＣＧとメモリゲート電極ＭＧは、ｐ型ウエルＰＷ１を横切るように、Ｙ方向（Ａ−Ａ断面部と交差する方向、紙面縦方向）に延在している。また、メモリゲート電極ＭＧ間に、ソース線（図示せず）が配置される。このソース線は、ｐ型ウエルＰＷ１の上方に、ｐ型ウエルＰＷ１を横切るように、Ｙ方向に延在している。ソース領域（ＭＳ、ｎ＋型半導体領域２２ａ）とソース線とは、プラグ（コンタクトプラグ、接続部）Ｐ１を介して接続される。
上記ソース線に対して対称的に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧが配置されている。ｐ型ウエルＰＷ１中のドレイン領域（ＭＤ、ｎ＋型半導体領域２２ｂ）とドレイン線（図示せず）とは、プラグ（コンタクトプラグ、接続部）Ｐ１、Ｐ２等を介して接続される。それぞれのｐ型ウエルＰＷ１上において、Ｘ方向に並んで配置されるドレイン領域ＭＤ上のプラグＰ２を接続するように、配線（Ｍ２）がＸ方向に配置されている。
図６に示すように、メモリセル（メモリトランジスタ、制御トランジスタ）は、ソース線（Source１）とドレイン線（Drain１、Drain２、Drain３）との交点にアレイ状に配置される。
図３の左図に示すように、周辺回路領域２Ａにおいて、ｐ型ウエル（活性領域）ＰＷ２は、Ｘ方向に長辺を有する略矩形状である。また、周辺回路領域２Ａには、ｐ型ウエル（活性領域）ＰＷ２と並んで、Ｘ方向に長辺を有する略矩形状であるｎ型ウエル（活性領域）ＮＷ２が設けられている。ｐ型ウエルＰＷ２とｎ型ウエルＮＷ２とは、Ｙ方向に並んで配置される。ｐ型ウエルＰＷ２とｎ型ウエルＮＷ２と間は、素子分離領域ＳＴＩ２である。ｐ型ウエルＰＷ２とｎ型ウエルＮＷ２とのそれぞれの周囲は、素子分離領域ＳＴＩ２である。
ゲート電極ＧＥは、ｐ型ウエルＰＷ２とｎ型ウエルＮＷ２の上方に、Ｙ方向に延在している。このゲート電極ＧＥは、ｐ型ウエルＰＷ２上に設けられたｎチャネル型のＭＩＳＦＥＴとｎ型ウエルＮＷ２上に設けられたｐチャネル型のＭＩＳＦＥＴの共通のゲート電極となる。ゲート電極ＧＥ間などには、プラグＰ１が設けられ、このプラグＰ１間を適宜接続するように、配線（Ｍ１、Ｍ２）などが設けられる。
＜半導体装置のレイアウト構成例＞
次に、半導体装置のレイアウト構成例について説明する。図５に示すように、本実施の形態の半導体装置は、メモリセル領域１Ａ、低電圧ＭＩＳＦＥＴ領域１Ｃおよび高電圧ＭＩＳＦＥＴ領域１Ｂを備えている。メモリセル領域１Ａには上記メモリセル（不揮発性メモリ）が形成されている。
ここで、本実施の形態においては、メモリセル領域１Ａの素子分離領域ＳＴＩ１の表面高さＨ１が、周辺回路領域２Ａの素子分離領域ＳＴＩ２の表面高さＨ２より低い（図１参照）。
別の言い方をすれば、メモリセル領域１Ａにおいては、素子分離領域ＳＴＩ１の表面高さＨ１を、半導体基板１の表面高さＨ２より後退させているのに対し、周辺回路領域２Ａの素子分離領域においては、素子分離領域ＳＴＩ１の表面高さＨ２を、半導体基板１の表面高さＨ２より後退させず、同程度の高さとしている。
このように、メモリセル領域１Ａの素子分離領域ＳＴＩ１の表面を後退させて低くすることで、制御トランジスタとメモリトランジスタの両方の実効チャネル幅を大きくすることができる。例えば、図２の左図に示すように、制御ゲート電極ＣＧの下方において、ｐ型ウエルＰＷ１の上部が凸形状となり、その側壁にもチャネルＣＨが形成されることとなるため、実効チャネル幅を大きくすることができる。メモリゲート電極ＭＧの下方においても同様に、ｐ型ウエルＰＷ１の上部が凸形状となり、その側壁にもチャネルＣＨが形成されることとなるため、実効チャネル幅を大きくすることができる。
例えば、図７に示すように、素子分離領域ＳＴＩ１の表面を後退させない場合には、チャネル幅が、素子分離領域ＳＴＩ１間の幅（ｐ型ウエルＰＷ１の露出領域の幅）に制限される。図７は、比較例１の半導体装置の構成を示す断面図である。素子分離領域ＳＴＩ１の表面を後退させない場合の平面図は、図３に示すものと同様である。よって、図７の左図は、図３のＡ−Ａ部に対応し、図７の右図は、図３のＣ−Ｃ部に対応する。上記実効チャネル幅の差は、図２の左図と、図７の右図との対比からも明らかである。
一方、周辺回路領域２Ａにおいては、素子分離領域ＳＴＩ１の表面高さＨ２を、半導体基板１の表面高さＨ２より後退させず、同程度とすることで、ＭＩＳＦＥＴの所望の特性を維持し、メモリセル領域１Ａに形成されるメモリセルと周辺回路領域２Ａに形成されるＭＩＳＦＥＴの製造プロセスの整合を図ることができる。具体的には、ＭＩＳＦＥＴとして、ゲート絶縁膜ＧＩにＨｉｇｈ−ｋ膜を用い、ゲート電極ＧＥに金属膜（メタルゲート）を用いる、いわゆるＨｉｇｈ−ｋメタル構造のＭＩＳＦＥＴを形成する場合に、ゲート電極ＧＥを精度良く形成することができる。また、ゲート電極ＧＥを簡易に形成することができる。
Ｈｉｇｈ−ｋメタル構造のＭＩＳＦＥＴを形成する場合には、予めダミーゲート電極（ダミーゲート電極部）ＤＧＥを形成しておき、このダミーゲート電極ＤＧＥを、金属膜と置換することにより、ゲート電極（メタルゲート）ＧＥを形成する。このように、プロセスの終盤において、ゲート電極（メタルゲート）ＧＥを形成するプロセスを“ゲートラストプロセス”という場合がある。
このようなゲートラストプロセスを行う場合には、周辺回路領域２Ａの平坦性が重要となる。
例えば、図８および図９に示すように、メモリセル領域１Ａのみならず、周辺回路領域２Ａにおいても、素子分離領域（ＳＴＩ１、ＳＴＩ２）の表面を後退させた場合、周辺回路領域２Ａにおいて積層される各層において、素子分離領域ＳＴＩ２の表面の段差に対応した凹凸が形成される。図８および図９は、比較例２の半導体装置の構成を示す断面図である。素子分離領域ＳＴＩ１、ＳＴＩ２の双方の表面を後退させた場合の平面図は、図３に示すものと同様である。よって、図８、図９の各断面図は、図３のＡ−Ａ部〜Ｄ−Ｄ部に対応する。
このように、周辺回路領域２Ａにおいて積層される各層において、素子分離領域ＳＴＩ２の表面の段差に対応した凹凸が形成された状態（図１０参照）で、上記ゲートラストプロセスを行う場合について説明する。図１０〜図１３は、比較例２の半導体装置の製造工程を示す断面図である。
図１０に示す半導体装置においては、メモリセル領域１Ａにおいて、下から順に、ＣＧゲート絶縁膜ＧＩｍ、制御ゲート電極ＣＧ用のポリシリコン膜１０、キャップ絶縁膜ＣＰ１、層間絶縁膜ＩＬ１が積層されている。そして、ＣＧゲート絶縁膜ＧＩｍ、制御ゲート電極ＣＧ用のポリシリコン膜等の表面には、素子分離領域ＳＴＩ１の表面の段差に対応した凹凸が形成されている。また、周辺回路領域２Ａにおいて、下から順に、ゲート絶縁膜ＧＩ、ダミーゲート電極ＤＧＥ、キャップ絶縁膜ＣＰ２、層間絶縁膜ＩＬ１が積層されている。そして、ゲート絶縁膜ＧＩ、ダミーゲート電極ＤＧＥ等の表面には、素子分離領域ＳＴＩ２の表面の段差に対応した凹凸が形成されている。
図１１に示すように、ダミーゲート電極ＤＧＥの上層の膜をＣＭＰ法などにより研磨することにより除去し、ダミーゲート電極ＤＧＥの表面を露出させる。次いで、図１２に示すように、露出したダミーゲート電極ＤＧＥをエッチングにより除去し、溝（開口部）Ｔを形成し、図１３に示すように、溝Ｔの内部に金属膜を埋め込むことにより、ゲート電極（メタルゲート）ＧＥを形成する。
しかしながら、図１１に示すように、ダミーゲート電極ＤＧＥの表面やその上層の膜（ここでは、キャップ絶縁膜ＣＰ２）の表面に素子分離領域ＳＴＩ２の表面の段差に対応した凹凸が生じている場合、ＣＭＰ法などにより除去されるべき膜（ここでは、キャップ絶縁膜ＣＰ２）が残存し、ダミーゲート電極ＤＧＥをすべて取り除くことができずに、ダミーゲート電極ＤＧＥが残存してしまう（図１２の右図参照）。その結果、ダミーゲート電極ＤＧＥが、金属膜に置換されず、不良となってしまう（図１３の右図参照）。このように、ダミーゲート電極ＤＧＥ上の不所望な残膜により、メタルゲートの置換ミスが生じる。
このような不都合を回避するため、予め形成しておくダミーゲート電極ＤＧＥの膜厚を大きくしておき、研磨量を大きくすることで、素子分離領域ＳＴＩ２の表面の段差に対応した凹凸を取り除き、その後、ゲート電極（メタルゲート）ＧＥを形成することも可能である。しかしながら、このような場合工程数が増加してしまう。
これに対し、本実施の形態においては、周辺回路領域２Ａにおいては、素子分離領域ＳＴＩ１の表面高さＨ２を、半導体基板１の表面高さＨ２より後退させず、同程度としているので、上記置換ミスや工程数の増加などを回避することができる。
一方、メモリセル領域１Ａにおいても、制御ゲート電極ＣＧ上に、キャップ絶縁膜ＣＰ１が残存する恐れがある（図１１参照）。しかしながら、このキャップ絶縁膜ＣＰ１は、ダミーゲート電極ＤＧＥの上層の膜をＣＭＰ法などにより研磨する工程（第１研磨工程）と、溝Ｔの内部に金属膜を埋め込む際に行われる研磨工程（第２研磨工程）の２回の研磨工程を受ける。このように、メモリセル領域１Ａにおけるキャップ絶縁膜ＣＰ１は、その後の工程により除去され、キャップ絶縁膜ＣＰ１が残存してしまう懸念は低くなる。そのため、前述したように、メモリセル領域１Ａの素子分離領域ＳＴＩ１の表面は、幾分か後退させられる余裕があるのである。この許容される後退量は、後述するように、例えば、１０ｎｍ以上２０ｎｍ以下である。
以上詳細に説明したように、本実施の形態によれば、制御トランジスタとメモリトランジスタの両方の実効チャネル幅を大きくすることで、メモリセルの特性を向上させることができる。また、上記置換ミスなどによる歩留りの低下や、ＭＩＳＦＥＴの特性劣化を回避することができる。また、メモリセル領域１Ａに形成されるメモリセルと周辺回路領域２Ａに形成されるＭＩＳＦＥＴの製造プロセスの整合を図ることができる。より具体的には、メモリセル領域１Ａおよび周辺回路領域２Ａに形成されるそれぞれのデバイスの特性を維持または向上させつつ、製造プロセスの簡易化を図ることができる。
＜素子分離領域の高さについて＞
前述のメモリセル領域１Ａにおいて、表面高さが相対的に低いＨ１である領域は、平面視においては、図４の左図の灰色（ドット）の部分である。また、周辺回路領域２Ａにおいて、表面高さが相対的に高いＨ２である領域は、平面視においては、図４の右図の灰色の部分である。
別の言い方をすれば、図４の左図（メモリセル領域１Ａ）において、表面高さが相対的に低いＨ１である灰色の部分は、表面高さがＨ２であるｐ型ウエルＰＷ１（半導体基板１）より、低い。図４の右図（周辺回路領域２Ａ）において、表面高さが相対的に高いＨ２である灰色の部分は、表面高さがＨ２であるｐ型ウエルＰＷ２またはｎ型ウエルＮＷ２（半導体基板１）と同程度の高さである。
また、上記メモリセル領域１Ａや周辺回路領域２Ａの表面高さＨ１、Ｈ２について、測定の基準となる箇所としては、次の箇所が挙げられる。
メモリセル領域１Ａの素子分離領域ＳＴＩ１の表面高さＨ１は、例えば、ｐ型ウエルＰＷ１間の中心の高さとすることができる（例えば、図４のＰＩ１）。また、メモリセル領域１Ａのｐ型ウエルＰＷ１（半導体基板１）の表面高さＨ２は、メモリゲート電極ＭＧ（トラップ絶縁膜ＯＮＯ）下のｐ型ウエルＰＷ１（半導体基板１）の表面高さとすることができる（図１参照）。
周辺回路領域２Ａの素子分離領域ＳＴＩ２の表面高さＨ２は、例えば、ｐ型ウエルＰＷ２とｎ型ウエルＮＷ２との間の中心の高さとすることができる（例えば、図４のＰＩ２）。また、周辺回路領域２Ａのｐ型ウエルＰＷ２またはｎ型ウエルＮＷ２（半導体基板１）の表面高さＨ２は、ゲート電極ＧＥ下のｐ型ウエルＰＷ２またはｎ型ウエルＮＷ２（半導体基板１）の表面高さとすることができる（図１参照）。
また、メモリセル領域１Ａの素子分離領域ＳＴＩ１の表面高さＨ１と、周辺回路領域２Ａの素子分離領域ＳＴＩ２の表面高さＨ２との差は、メモリセル領域１Ａの素子分離領域ＳＴＩ１の膜厚Ｔ１と、周辺回路領域２Ａの素子分離領域ＳＴＩ２の膜厚Ｔ２との差と対応させることができる。膜厚Ｔ２＞膜厚Ｔ１を見ることで、高さＨ２＞高さＨ１を確認することができる（図１参照）。膜厚Ｔ１は、ｐ型ウエルＰＷ１間の中心の素子分離領域ＳＴＩ１の厚さとすることができる。膜厚Ｔ２は、ｐ型ウエルＰＷ２とｎ型ウエルＮＷ２との間の中心の素子分離領域ＳＴＩ２の厚さとすることができる。
上記高さ（Ｈ１、Ｈ２）および膜厚（Ｔ１、Ｔ２）については、異なる２箇所以上の値の平均として算出し、比較してもよい。
上記高さＨ１と高さＨ２との差は、１０ｎｍ以上２０ｎｍ以下である。言い換えれば、上記膜厚Ｔ１と膜厚Ｔ２との差は、１０ｎｍ以上２０ｎｍ以下である。また、図４の右図（周辺回路領域２Ａ）において、表面高さが相対的に高いＨ２である灰色の部分は、表面高さがＨ２であるｐ型ウエルＰＷ２またはｎ型ウエルＮＷ２（半導体基板１）と同程度の高さであるとしたが、これらの高さに、若干の高低差があってもよい。この高低差は、１０ｎｍ未満である。
以上をまとめると、メモリセル領域１Ａにおいて、素子分離領域ＳＴＩ１の表面を後退させＨ１とするということは、次のように言える。
ａ）メモリセル領域１Ａの素子分離領域ＳＴＩ１の表面高さ（Ｈ１）が、周辺回路領域２Ａの素子分離領域ＳＴＩ２の表面高さ（Ｈ２）より低いと言える。
ｂ）メモリセル領域１Ａにおいて、素子分離領域ＳＴＩ１の表面高さ（Ｈ１）が、ｐ型ウエルＰＷ１（半導体基板１）の表面高さ（Ｈ２）より低いと言える。
ｃ）メモリセル領域１Ａにおける、素子分離領域ＳＴＩ１の表面高さ（Ｈ１）と、ｐ型ウエルＰＷ１（半導体基板１）の表面高さ（Ｈ２）との第１高低差が、周辺回路領域２Ａにおける、素子分離領域ＳＴＩ２の表面高さ（Ｈ２）と、ｐ型ウエルＰＷ２またはｎ型ウエルＮＷ２（半導体基板１）の表面高さ（Ｈ２）との第２高低差より、大きいと言える。第１高低差は、１０ｎｍ以上２０ｎｍ以下である。第２高低差は、１０ｎｍ未満である。
ｄ）メモリセル領域１Ａの素子分離領域ＳＴＩ１の膜厚（Ｔ１）が、周辺回路領域２Ａの素子分離領域ＳＴＩ２の膜厚（Ｔ２）より小さいと言える。
［製法説明］
次に、図１４〜図５９を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図１４〜図５９は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
まず、図１４、図１５に示すように、半導体基板１として、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１を準備する。次いで、図示しないハードマスク（例えば、酸化シリコン膜とその上の窒化シリコン膜よりなる積層膜）を形成し、ハードマスクおよび半導体基板１をエッチングすることにより、素子分離溝を形成する。次いで、素子分離溝の内部を含むハードマスク上に、ＣＶＤ法などを用いて酸化シリコン膜を堆積し、素子分離溝の外部の酸化シリコン膜を、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて除去する。このようにして、素子分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込み、素子分離領域ＳＴＩ１、ＳＴＩ２を形成する。このような素子分離法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる。
メモリセル領域１Ａにおいて、素子分離領域ＳＴＩ１は、活性領域を区画する。この活性領域は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。複数のライン状の活性領域が、Ｙ方向に一定の間隔（ピッチ）を置いて配置されている（図３のＰＷ１参照）。周辺回路領域２Ａにおいて、素子分離領域ＳＴＩ２は、活性領域を区画する。この活性領域は、Ｘ方向に長辺を有する略矩形状である（図３のＰＷ２参照）。周辺回路領域２Ａにおいて、ｎ型ウエルＮＷ２用の活性領域を設けてもよい（図３のＮＷ２参照）。
次に、図１６、図１７に示すように、半導体基板１の表面に下地酸化膜ＯＸを形成する。下地酸化膜ＯＸは、例えば、熱酸化法により形成することができる。
次に、周辺回路領域２Ａに、ｐ型ウエル（活性領域）ＰＷ２を形成する。例えば、メモリセル領域１Ａをフォトレジスト膜（マスク膜）ＰＲ１で覆い、ホウ素（Ｂ）などのｐ型の不純物を、半導体基板１に、イオン注入法などで導入する。ｐ型ウエルＰＷ２は、半導体基板１の表面から所定の深さにわたって形成される。次に、周辺回路領域２Ａに形成されるＭＩＳＦＥＴの閾値電圧を調整するために、必要に応じてｐ型ウエルＰＷ２の表面部に対して、チャネルドープイオン注入を行う。次に、メモリセル領域１Ａのフォトレジスト膜ＰＲ１を除去する。
次に、図１８、図１９に示すように、メモリセル領域１Ａに、ｐ型ウエル（活性領域）ＰＷ１を形成する。例えば、周辺回路領域２Ａをフォトレジスト膜ＰＲ２で覆い、ホウ素（Ｂ）などのｐ型の不純物を、半導体基板１に、イオン注入法などで導入する（ウエルインプラ工程）。ｐ型ウエルＰＷ１は、半導体基板１の表面から所定の深さにわたって形成される。次に、メモリセル領域１Ａに形成される制御トランジスタの閾値電圧を調整するために、必要に応じてｐ型ウエルの表面部に対して、チャネルドープイオン注入を行う。
次に、メモリセル領域１Ａの素子分離領域ＳＴＩ１の表面を、後退させる。例えば、フォトレジスト膜ＰＲ２をマスクとして、メモリセル領域１Ａの素子分離領域ＳＴＩ１の表面を、ウエットエッチングにより、一定量後退させる。エッチング液としては、例えば、フッ酸（ＨＦ）水溶液を用いることができる。後退量は、例えば、１０ｎｍ以上２０ｎｍ以下である。これにより、メモリセル領域１Ａの素子分離領域ＳＴＩ１の表面高さＨ１が、周辺回路領域２Ａの素子分離領域ＳＴＩ２の表面高さＨ２より低くなる。別の言い方をすれば、メモリセル領域１Ａにおいて、素子分離領域ＳＴＩ１の表面高さＨ１が、半導体基板１の表面高さＨ２より後退する。次に、周辺回路領域２Ａのフォトレジスト膜ＰＲ２を除去する。
このように、メモリセル領域１Ａのｐ型ウエルＰＷ１を形成するための、フォトレジスト膜ＰＲ２を利用して、メモリセル領域１Ａの素子分離領域ＳＴＩ１の表面をエッチングする。これにより、マスク（露光原版）を増加させることなく、メモリセル領域１Ａの素子分離領域ＳＴＩ１の表面を後退させることができる。なお、フォトレジスト膜ＰＲ２を利用して、メモリセル領域１Ａの素子分離領域ＳＴＩ１の表面をエッチングした後、メモリセル領域１Ａにｐ型ウエルＰＷ１を形成してもよい。別の言い方をすれば、ウエルインプラ工程の前または後において、素子分離領域ＳＴＩ１の表面をエッチングしてもよい。メモリセル領域１Ａの素子分離領域ＳＴＩ１の表面を、後退させる工程は、素子分離領域ＳＴＩ１、ＳＴＩ２の形成後、少なくとも制御ゲート電極ＣＧ用の導電膜の堆積前に行う必要がある。
次に、図２０、図２１に示すように、半導体基板１（ｐ型ウエルＰＷ１、ＰＷ２）の表面に、ＣＧゲート絶縁膜ＧＩｍ、制御ゲート電極ＣＧ用の導電膜、およびキャップ絶縁膜ＣＰ１を順次形成する。
ＣＧゲート絶縁膜ＧＩｍの膜厚は、例えば２〜３ｎｍ程度である。ＣＧゲート絶縁膜ＧＩｍとしては、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、またはＨｉｇｈ−ｋ膜（高誘電率膜）を用いることができる。また、ＣＧゲート絶縁膜ＧＩｍは、熱酸化法、スパッタリング法、原子層堆積(Atomic Layer Deposition:ALD)法または化学的気相成長(Chemical Vapor Deposition:CVD)法などを用いて形成することができる。
次に、ＣＧゲート絶縁膜ＧＩｍ上に制御ゲート電極ＣＧ用の導電膜（例えば、ポリシリコン膜１０）を形成する。ポリシリコン膜１０の膜厚は、例えば５０〜１００ｎｍ程度である。導電膜としては、シリコンを含む導電膜であり、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を導入して低抵抗率とした膜を用いることが好ましい。このような導電膜は、ＣＶＤ法などを用いて形成することができる。不純物は、導電膜の成膜時または成膜後に導入することができる。導電膜の成膜時に不純物を導入する場合には、導電膜の成膜用のガスにドーピングガスを含ませる。一方、導電膜の成膜後に不純物を導入する場合には、不純物をイオン注入法などで導電膜中に導入する。
次に、制御ゲート電極ＣＧ用の導電膜（例えば、ポリシリコン膜１０）上にキャップ絶縁膜ＣＰ１を形成する。キャップ絶縁膜ＣＰ１の膜厚は、例えば２０〜１００ｎｍ程度である。キャップ絶縁膜ＣＰ１としては、例えば窒化シリコン膜からなる絶縁膜を用いることができる。また、キャップ絶縁膜ＣＰ１は、例えばＣＶＤ法などを用いて形成することができる。
次に、ＣＧゲート絶縁膜ＧＩｍ、制御ゲート電極ＣＧ用のポリシリコン膜１０、およびキャップ絶縁膜ＣＰ１の積層体を、所望の形状に加工する。上記積層体を、フォトリソグラフィ技術およびエッチング技術を用いて、パターニングする。例えば、周辺回路領域２Ａおよび制御ゲート電極ＣＧの形成領域に、フォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、上記積層体をエッチングする。これにより、メモリセル領域１Ａに、制御ゲート電極ＣＧが形成される。
次に、メモリトランジスタの閾値電圧を調整するために、メモリセル領域１Ａのｐ型ウエルＰＷ１に対して、必要に応じて、チャネルドープイオン注入を行う。
次に、図２２、図２３に示すように、メモリトランジスタ用のゲート絶縁膜であるトラップ絶縁膜ＯＮＯを形成する。トラップ絶縁膜ＯＮＯは、内部に電荷蓄積部を有する絶縁膜であり、下から順に形成された酸化シリコン膜１８ａ、窒化シリコン膜１８ｂおよび酸化シリコン膜１８ｃの積層膜からなる。
酸化シリコン膜１８ａの厚さを、例えば２〜５ｎｍ程度とすることができ、窒化シリコン膜１８ｂの厚さを、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜１８ｃの厚さを、例えば５〜１５ｎｍ程度とすることができる。なお、酸化シリコン膜１８ａ、１８ｃに代え、酸窒化シリコン膜を用いてもよい。
酸化シリコン膜１８ａは、熱酸化法またはＩＳＳＧ酸化法などにより形成することができる。処理温度は、例えば９００〜１０００℃程度である。また、酸化シリコン膜１８ａの形成後に、高温で窒化処理を実施してもよい。処理温度は、例えば１０００〜１０５０℃程度である。
窒化シリコン膜１８ｂは、ＣＶＤ法などにより形成することができる。また、酸化シリコン膜１８ｃは、ＣＶＤ法などにより形成することができる。
次に、トラップ絶縁膜ＯＮＯ上にメモリゲート電極ＭＧ用の導電膜（例えば、ポリシリコン膜）を形成する。ポリシリコン膜の膜厚は、例えば３０〜１００ｎｍ程度である。導電膜としては、シリコンを含む導電膜であり、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を導入して低抵抗率とした膜を用いることが好ましい。このような導電膜は、ＣＶＤ法などを用いて形成することができる。不純物は、導電膜の成膜時または成膜後に導入することができる。導電膜の成膜時に不純物を導入する場合には、導電膜の成膜用のガスにドーピングガスを含ませる。一方、導電膜の成膜後に不純物を導入する場合には、不純物をイオン注入法などで導電膜中に導入する。
次に、異方性エッチングによりゲート電極ＭＧ用の導電膜をエッチバックする。導電膜の膜厚の分だけ導電膜をエッチバックすることにより、導電膜を制御ゲート電極ＣＧの両側の側壁上に、トラップ絶縁膜ＯＮＯを介してサイドウォールスペーサ状に残存させる。この際、周辺回路領域２Ａの導電膜は除去される。次に、制御ゲート電極ＣＧの両側のサイドウォールスペーサ状の導電膜のうちの一方の側を残しつつ、他方の側をフォトリソグラフィ技術およびエッチング技術を用いて、除去する。残存するサイドウォール状の導電膜がメモリゲート電極ＭＧとなる。次に、メモリゲート電極ＭＧをマスクとしてトラップ絶縁膜ＯＮＯをウエットエッチングなどにより除去する。この際、周辺回路領域２Ａに残存するトラップ絶縁膜ＯＮＯも除去される。
次に、図２４、図２５に示すように、メモリセル領域１Ａおよび周辺回路領域２Ａに保護膜ＰＲＯ１を形成する。保護膜ＰＲＯ１は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。保護膜ＰＲＯ１の膜厚は、制御ゲート電極ＣＧとキャップ絶縁膜ＣＰ１の膜厚の和より大きい膜厚とする。よって、保護膜ＰＲＯ１の上面は、キャップ絶縁膜ＣＰ１の上面よりも、高くなる。
次に、図２６、図２７に示すように、保護膜ＰＲＯ１の上部を除去する。例えば、保護膜ＰＲＯ１の上部を、キャップ絶縁膜ＣＰ１が露出するまで、ＣＭＰ法などを用いて研磨する。これにより、キャップ絶縁膜ＣＰ１および保護膜ＰＲＯ１の表面が平坦化される。
次に、図２８、図２９に示すように、メモリセル領域１Ａをフォトレジスト膜ＰＲ３で覆い、周辺回路領域２Ａに残存する制御ゲート電極ＣＧ用の導電膜（例えば、ポリシリコン膜１０）とキャップ絶縁膜ＣＰ１とＣＧゲート絶縁膜ＧＩｍを除去する。次に、メモリセル領域１Ａのフォトレジスト膜ＰＲ３を除去する。
次に、図３０、図３１に示すように、メモリセル領域１Ａおよび周辺回路領域２Ａに、ゲート絶縁膜ＧＩ、金属膜ＢＭ、ゲート電極ＧＥ置換用のダミーゲート電極ＤＧＥ、およびキャップ絶縁膜ＣＰ２を順次形成する。
まず、ゲート絶縁膜ＧＩを構成する下層の絶縁膜ＧＩａとして、酸化シリコン膜または酸窒化シリコン膜などからなる絶縁膜を、例えば１ｎｍ程度の膜厚で、熱酸化法などにより形成する。この絶縁膜ＧＩａは、半導体基板１と後述する絶縁膜ＧＩｂとの間に形成されるため、界面層と見なすことができる。絶縁膜ＧＩａを、ＣＶＤ法により形成してもよい。次に、下層の絶縁膜ＧＩａ上に、上層の絶縁膜ＧＩｂとして、高誘電率膜（Ｈｉｇｈ−ｋ膜）を形成する。絶縁膜ＧＩｂの比誘電率は、窒化シリコンの比誘電率よりも高い。このような膜としては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化膜を用いることができる。絶縁膜ＧＩｂの厚さは、例えば１〜３ｎｍ程度である。また、絶縁膜ＧＩｂは、スパッタリング法、ＡＬＤ法またはＣＶＤ法などを用いて形成することができる。
次に、ゲート絶縁膜ＧＩ（ＧＩａ、ＧＩｂ）上に、金属膜ＢＭを形成する。金属膜ＢＭの厚さは、例えば２〜３ｎｍ程度である。金属膜ＢＭとしては、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）もしくは窒化タングステン（ＷＮ）などの金属窒化物、炭化チタン（ＴｉＣ）、炭化タンタル（ＴａＣ）もしくは炭化タングステン（ＷＣ）などの金属炭化物、窒化炭化タンタル（ＴａＣＮ）、タングステン（Ｗ）などを用いることができる。また、電気伝導性を高める観点から、金属膜ＢＭとして、窒化チタン膜を用いることが好ましい。金属膜ＢＭは、例えばスパッタリング法などのＰＶＤ法で形成することができる。また、金属膜ＢＭの材料によっては、ＣＶＤ法により形成することができる。
次に、金属膜ＢＭ上に、ゲート電極ＧＥ置換用のダミーゲート電極（敷直し膜）ＤＧＥを形成する。ダミーゲート電極ＤＧＥの厚さは、例えば５０〜１００ｎｍ程度である。ダミーゲート電極ＤＧＥとして、導電膜（例えば、ポリシリコン膜）を形成する。このような導電膜は、ＣＶＤ法などを用いて形成することができる。また、成膜時は導電膜をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜をポリシリコン膜とすることもできる。
次に、ダミーゲート電極（導電膜）ＤＧＥ上に、キャップ絶縁膜（ハードマスク）ＣＰ２を形成する。キャップ絶縁膜ＣＰ２の厚さは、例えば２０〜５０ｎｍ程度である。また、キャップ絶縁膜ＣＰ２は、例えば窒化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。
次に、図３２、図３３に示すように、周辺回路領域２Ａをフォトレジスト膜ＰＲ４で覆い、メモリセル領域１Ａのゲート絶縁膜ＧＩ、金属膜ＢＭ、ゲート電極ＧＥ置換用のダミーゲート電極ＤＧＥ、およびキャップ絶縁膜ＣＰ２を除去する。次に、メモリセル領域１Ａのフォトレジスト膜ＰＲ４を除去する。
次に、図３４、図３５に示すように、周辺回路領域２Ａのゲート電極ＧＥの形成領域およびメモリセル領域１Ａにフォトレジスト膜ＰＲ５を形成し、このフォトレジスト膜ＰＲ５をマスクとして、ダミーゲート電極ＤＧＥ等をエッチングすることにより、周辺回路領域２Ａのゲート電極ＧＥの形成領域にダミーゲート電極ＤＧＥを形成する。ダミーゲート電極ＤＧＥの上には、キャップ絶縁膜ＣＰ２が残存し、ダミーゲート電極ＤＧＥの下には金属膜ＢＭとゲート絶縁膜ＧＩとが形成されている。次に、フォトレジスト膜ＰＲ５を除去する。
次に、図３６、図３７に示すように、周辺回路領域２Ａをフォトレジスト膜ＰＲ６で覆い、メモリセル領域１Ａの保護膜ＰＲＯ１をエッチングにより除去する。エッチングとしては、ウエットエッチングを行う。これにより、メモリセル領域１Ａの半導体基板１（ｐ型ウエルＰＷ１）の表面および素子分離領域ＳＴＩ１の表面が露出する。次に、フォトレジスト膜ＰＲ６を除去する。これにより、周辺回路領域２Ａの半導体基板１（ｐ型ウエルＰＷ２）の表面および素子分離領域ＳＴＩ２の表面が露出する（図３８、図３９）。
次に、図３８、図３９に示すように、ｎ−型半導体領域２１ａ、２１ｂ、２１ｃを形成する。ここでは、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧＥをマスクとして用いて、ｐ型ウエルＰＷ１、ＰＷ２中に導入する。不純物は、イオン注入法などを用いて導入する。これにより、ｎ−型半導体領域２１ａ、２１ｂ、２１ｃが形成される。このイオン注入工程において、ｎ−型半導体領域２１ａ、２１ｂ、２１ｃの領域ごとに、イオ注入条件を変えてもよい。なお、図示は省略するが、短チャネル効果を防止または抑制するため、メモリセル領域１Ａと周辺回路領域２Ａでｎ−型半導体領域２１ａ、２１ｂ、２１ｃを取り囲むように、ポケット領域またはハロー領域を形成してもよい。
また、図示していないが、上記イオン注入工程の前に、制御ゲート電極ＣＧとメモリゲート電極ＭＧの合成体、ダミーゲート電極ＤＧＥのそれぞれの両側に、オフセットスペーサを形成してもよい。例えば、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧＥ上を含む半導体基板１上に、窒化シリコン膜などからなる絶縁膜を形成する。絶縁膜の厚さは、例えば５〜１０ｎｍ程度である。また、絶縁膜は、ＣＶＤ法などにより形成することができる。この絶縁膜を異方性エッチングによりエッチバックする。これにより、メモリセル領域１Ａでは、制御ゲート電極ＣＧとメモリゲート電極ＭＧの合成体の両側の側壁に、オフセットスペーサを形成できる。また、周辺回路領域２Ａではダミーゲート電極ＤＧＥの両側の側壁に、オフセットスペーサを形成できる。
次に、図４０、図４１に示すように、制御ゲート電極ＣＧとメモリゲート電極ＭＧの合成体の両側の側壁、およびダミーゲート電極ＤＧＥの両側の側壁に、サイドウォールスペーサＳＷを形成する。例えば、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧＥ上を含む半導体基板１上に、窒化シリコン膜などからなる絶縁膜を形成する。この絶縁膜を異方性エッチングによりエッチバックする。これにより、メモリセル領域１Ａでは、制御ゲート電極ＣＧとメモリゲート電極ＭＧの合成体の両側の側壁に、サイドウォールスペーサＳＷを形成できる。また、周辺回路領域２Ａではダミーゲート電極ＤＧＥの両側の側壁に、サイドウォールスペーサＳＷを形成できる。
次に、ｎ＋型半導体領域２２ａ、２２ｂ、２２ｃを形成する。ここでは、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧＥ、サイドウォールスペーサＳＷをマスクとして用いて、ｐ型ウエルＰＷ１、ＰＷ２中に導入する。不純物は、イオン注入法などを用いて導入する。これにより、ｎ＋型半導体領域２２ａ、２２ｂ、２２ｃが形成される。このイオン注入工程において、ｎ＋型半導体領域２２ａ、２２ｂ、２２ｃの領域ごとに、イオ注入条件を変えてもよい。次に、ｎ−型半導体領域２１ａ、２１ｂ、２１ｃおよびｎ＋型半導体領域２２ａ、２２ｂ、２２ｃ中の不純物を活性化するため、熱処理（活性化アニール）を行う。
次に、図４２、図４３に示すように、金属シリサイド層ＳＩＬを形成する。メモリゲート電極ＭＧ上を含む半導体基板１上に、金属膜（図示せず）を形成する。金属膜としては、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などを用いることができる。また、金属膜は、スパッタリング法などを用いて形成することができる。次に、熱処理を施すことによって、金属膜とｎ＋型半導体領域との接触部、および金属膜とメモリゲート電極ＭＧの接触部において、シリサイド化反応を起こす。これにより、ｎ＋型半導体領域２２ａ、２２ｂ、２２ｃの上部に金属シリサイド層ＳＩＬが形成される。また、メモリゲート電極ＭＧの上部に金属シリサイド層ＳＩＬが形成される。金属シリサイド層ＳＩＬは、コバルトシリサイド層、ニッケルシリサイド層、白金添加ニッケルシリサイド層などとすることができる。次に、未反応の金属膜を除去する。このようないわゆるサリサイドプロセスを行うことによって、ｎ＋型半導体領域２２ａ、２２ｂ、２２ｃ上に、金属シリサイド層ＳＩＬを形成することができる。また、メモリゲート電極ＭＧ上に、金属シリサイド層ＳＩＬを形成することができる。
次に、図４４、図４５に示すように、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、例えば、薄い窒化シリコン膜ＩＬ１ａと、厚い酸化シリコン膜ＩＬ１ｂとの積層膜よりなる。薄い窒化シリコン膜ＩＬ１ａは、エッチングストッパとしての機能を有する。例えば、半導体基板１上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧＥ、サイドウォールスペーサＳＷを埋め込む程度の膜厚で、上記積層膜を形成する。層間絶縁膜ＩＬ１（窒化シリコン膜ＩＬ１ａ、酸化シリコン膜ＩＬ１ｂ）は、ＣＶＤ法などを用いて形成することができる。
次に、図４６、図４７に示すように、層間絶縁膜ＩＬ１の上部を除去する。例えば、層間絶縁膜ＩＬ１の上部を、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧＥが露出するまで、ＣＭＰ法などを用いて研磨する。これにより、メモリセル領域１Ａおよび周辺回路領域２Ａの高さが、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧＥの高さとなるように、平坦化される。なお、図４６に示す例では、メモリゲート電極ＭＧの表面に形成された金属シリサイド層ＳＩＬは除去される。
次に、図４８、図４９に示すように、メモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの表面を覆う保護膜ＰＲＯ２を形成する。例えば、半導体基板１上に、酸化シリコン膜などからなる絶縁膜を形成し、フォトリソグラフィ技術およびエッチング技術を用いて、パターニングする。これにより、メモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの表面は保護膜ＰＲＯ２で覆われ、周辺回路領域２Ａのダミーゲート電極ＤＧＥの表面は露出する。
次に、図５０、図５１に示すように、露出したダミーゲート電極ＤＧＥを、エッチングにより除去する。これにより、ダミーゲート電極ＤＧＥが除去された部分に、溝Ｔが形成される。溝Ｔの底面には、金属膜ＢＭが露出し、溝Ｔの側面には、サイドウォールスペーサＳＷが露出する。このように、金属膜ＢＭは、エッチングストッパとして機能する。
次に、図５２、図５３に示すように、溝Ｔの内部に導電膜を埋め込むことによりゲート電極ＧＥを形成する。導電膜としては、例えば多結晶シリコン膜などのシリコン膜以外の金属膜を用いることができ、好適には、例えばアルミニウム（Ａｌ）膜、窒化タンタル（ＴａＮ）膜、窒化チタン（ＴｉＮ）膜などからなる金属膜を用いることができる。例えば、半導体基板１上に、導電膜をスパッタリング法などにより形成した後、導電膜の上部をＣＭＰ法などを用いて研磨することにより、溝Ｔの内部に導電膜を埋め込む。これにより、ゲート電極ＧＥを形成することができる。なお、金属膜ＢＭと導電膜との間に、ＭＩＳＦＥＴのゲート電極の仕事関数を調整するための金属膜を形成してもよい。また、金属膜ＢＭと導電膜との積層体をゲート電極ＧＥとしてとらえてもよい。
上記導電膜の研磨除去の際、メモリセル領域１Ａの保護膜ＰＲＯ２やその下層に残存し得るキャップ絶縁膜ＣＰ１が除去される。このように、前述したダミーゲート電極ＤＧＥの上層の膜をＣＭＰ法などにより研磨する工程（第１研磨工程）において、制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰ１が残存しても（図４７参照）、上記溝Ｔの内部に導電膜を埋め込む際に行われる研磨工程（第２研磨工程）により除去される。特に、メモリセル領域１Ａの素子分離領域ＳＴＩ１の表面の後退量が、１０ｎｍ以上２０ｎｍ以下の範囲であれば、制御ゲート電極ＣＧ上に残存したキャップ絶縁膜ＣＰ１は、上記溝Ｔの内部に導電膜を埋め込む際に行われる研磨工程（第２研磨工程）により除去される。
次に、図５４、図５５に示すように、周辺回路領域２Ａのゲート電極ＧＥの表面を覆う保護膜ＰＲＯ３を形成し、メモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上部に金属シリサイド層ＳＩＬを形成する。まず、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ上を含む半導体基板１上に、金属膜（図示せず）を形成する。金属膜としては、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などを用いることができる。また、金属膜は、スパッタリング法などを用いて形成することができる。次に、熱処理を施すことによって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと金属膜との接触部において、シリサイド化反応を起こす。これにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上部に金属シリサイド層ＳＩＬが形成される。金属シリサイド層ＳＩＬは、コバルトシリサイド層、ニッケルシリサイド層、白金添加ニッケルシリサイド層などとすることができる。次に、未反応の金属膜を除去する。この金属シリサイド層ＳＩＬの形成工程において、前述したように、制御ゲート電極ＣＧ上の残存膜（例えば、キャップ絶縁膜ＣＰ１）が除去されているため、制御ゲート電極ＣＧの上部に金属シリサイド層ＳＩＬを精度良く形成することができる。
次に、図５６、図５７に示すように、薄い窒化シリコン膜ＩＬ１ａと、厚い酸化シリコン膜ＩＬ１ｂとの積層膜上に、絶縁膜（例えば、酸化シリコン膜ＩＬ１ｃなど）を形成する。例えば、半導体基板１上に、酸化シリコン膜ＩＬ１ｃをＣＶＤ法などを用いて形成する。ここでは、薄い窒化シリコン膜ＩＬ１ａと、厚い酸化シリコン膜ＩＬ１ｂと、その上の酸化シリコン膜ＩＬ１ｃの積層膜を層間絶縁膜ＩＬ１とする。上記絶縁膜は、例えば、酸化シリコン膜ＩＬ１ｃの単層膜であってもよく、また、窒化シリコン膜と酸化シリコン膜との積層膜であってもよい。
次に、プラグＰ１を形成する。層間絶縁膜ＩＬ１を、ドライエッチングすることにより、コンタクトホールＣ１を形成する。次に、コンタクトホールＣ１の内部を含む層間絶縁膜ＩＬ１上に、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜などからなるバリア導体膜を形成し、さらに、その上にタングステン（Ｗ）膜などからなる主導体膜を、コンタクトホールＣ１を埋め込むように形成する。次に、層間絶縁膜ＩＬ１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、プラグＰ１を形成することができる。プラグＰ１は、ｎ＋型半導体領域２２ａ、２２ｂ、２２ｃ上の他、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、およびＭＩＳＦＥＴのゲート電極ＧＥ上に形成される。
次に、図５８、図５９に示すように、層間絶縁膜ＩＬ１上に、第１層目の配線である配線Ｍ１を形成する。配線Ｍ１は、例えば、層間絶縁膜ＩＬ１上に、タングステン（Ｗ）膜またはアルミニウム（Ａｌ）膜を堆積し、パターニングすることにより形成することができる。
また、配線Ｍ１をダマシン技術を用いて形成してもよい。まず、プラグＰ１が埋め込まれた層間絶縁膜ＩＬ１上に、絶縁膜を形成する。絶縁膜は、複数の絶縁膜の積層膜で形成することもできる。次に、絶縁膜をエッチングすることにより、所望の領域に配線溝を形成する。次に、配線溝内を含む絶縁膜上に、例えば窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜または窒化タンタル（ＴａＮ）膜などからなるバリア導体膜を形成する。次に、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅（Ｃｕ）のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅（Ｃｕ）めっき膜を形成して、Ｃｕめっき膜により配線溝の内部を埋め込む。次に、配線溝以外の領域の主導体膜とバリア導体膜をＣＭＰ法により除去することにより、配線溝に埋め込まれたＣｕを主導電材料とする第１層目の配線Ｍ１を形成する。
この後、さらに上層の配線を形成するが、ここではその説明を省略する。２層目以降の配線は、パターニング法やデュアルダマシン法などにより形成することができる。
以上のようにして、本実施の形態１の半導体装置が製造される。
（実施の形態２）
上記実施の形態１においては、メモリセル領域１Ａに制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを形成した後、制御ゲート電極ＣＧやメモリゲート電極ＭＧを構成する導電膜とは、異なる導電膜を形成し、パターニングすることにより、周辺回路領域２Ａのダミーゲート電極ＤＧＥを形成した。
本実施の形態においては、制御ゲート電極ＣＧを構成する導電膜を利用して、周辺回路領域２Ａのダミーゲート電極ＤＧＥを形成する。
［構造説明］
本実施の形態の半導体装置の構成を、本実施の形態の半導体装置の製造工程を示す図６０〜図７９の内の最終工程図である図７８および図７９を参照しながら説明する。
図７８、図７９に示すように、メモリセル領域１Ａには、不揮発性メモリとしてのメモリセルが形成され、周辺回路領域２Ａには、ＭＩＳＦＥＴが形成されている。図示するように、溝Ｔ内のゲート絶縁膜ＧＩとゲート電極ＧＥの形状以外は、実施の形態１の場合と同様であるため、実施の形態１の場合と同様の構成については、その説明を省略する。本実施の形態においても、実施の形態１と同様の効果を奏する。
本実施の形態においては、溝Ｔ内に、ゲート絶縁膜ＧＩとその上の導電膜よりなるゲート電極ＧＥが埋め込まれている。
［製法説明］
次に、図６０〜図７９を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、本実施の形態の半導体装置の構成を明確にする。図６０〜図７９は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
図６０、図６１に示すように、メモリセル領域１Ａに、制御ゲート電極ＣＧとメモリゲート電極ＭＧを形成する。この際、周辺回路領域２Ａには、ＣＧゲート絶縁膜ＧＩｍ、制御ゲート電極ＣＧ用のポリシリコン膜１０、およびキャップ絶縁膜ＣＰ１が形成されている。メモリセル領域１Ａの制御ゲート電極ＣＧとメモリゲート電極ＭＧは、実施の形態１の場合と同様に形成することができる（図１４〜図２３参照）。
次に、図６２、図６３に示すように、メモリセル領域１Ａおよび周辺回路領域２Ａに保護膜ＰＲＯ１を形成する。保護膜ＰＲＯ１は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。保護膜ＰＲＯ１の膜厚は、制御ゲート電極ＣＧとキャップ絶縁膜ＣＰ１の膜厚の和より大きい膜厚とする。次に、保護膜ＰＲＯ１の上部を、キャップ絶縁膜ＣＰ１が露出するまで、ＣＭＰ法などを用いて研磨する。これにより、キャップ絶縁膜ＣＰ１および保護膜ＰＲＯ１の表面が平坦化される。
次に、図６４、図６５に示すように、周辺回路領域２Ａのゲート電極ＧＥの形成領域およびメモリセル領域１Ａにフォトレジスト膜ＰＲ１０を形成し、このフォトレジスト膜ＰＲ１０をマスクとして、周辺回路領域２Ａに残存する制御ゲート電極ＣＧ用の導電膜（例えば、ポリシリコン膜１０）とキャップ絶縁膜ＣＰ１とＣＧゲート絶縁膜ＧＩｍをエッチングする。これにより、周辺回路領域２Ａのゲート電極ＧＥの形成領域に、制御ゲート電極ＣＧ用の導電膜（例えば、ポリシリコン膜１０）と同層の膜よりなるダミーゲート電極ＤＧＥを形成する。ダミーゲート電極ＤＧＥの上には、キャップ絶縁膜ＣＰ１が残存し、ダミーゲート電極ＤＧＥの下にはＣＧゲート絶縁膜ＧＩｍと同層の膜が残存している。
次に、図６６、図６７に示すように、ｎ−型半導体領域２１ａ、２１ｂ、２１ｃを形成する。ここでは、実施の形態１の場合と同様に、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧＥをマスクとして用いて、ｐ型ウエルＰＷ１、ＰＷ２中に導入する。
次に、図６８、図６９に示すように、制御ゲート電極ＣＧとメモリゲート電極ＭＧの合成体の両側の側壁、およびダミーゲート電極ＤＧＥの両側の側壁に、サイドウォールスペーサＳＷを形成する。例えば、実施の形態１の場合と同様に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧＥ上を含む半導体基板１上に、窒化シリコン膜などからなる絶縁膜を形成し、この絶縁膜を異方性エッチングによりエッチバックする。
次に、ｎ＋型半導体領域２２ａ、２２ｂ、２２ｃを形成する。ここでは、実施の形態１の場合と同様に、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧＥ、サイドウォールスペーサＳＷをマスクとして用いて、ｐ型ウエルＰＷ１、ＰＷ２中に導入する。
次に、図７０、図７１に示すように、例えば、実施の形態１の場合と同様にして、金属シリサイド層ＳＩＬを形成する。
次に、図７２、図７３に示すように、層間絶縁膜ＩＬ１を形成する。実施の形態１の場合と同様にして、薄い窒化シリコン膜ＩＬ１ａと、厚い酸化シリコン膜ＩＬ１ｂとの積層膜よりなる層間絶縁膜ＩＬ１を形成する。
次に、図７４、図７５に示すように、層間絶縁膜ＩＬ１の上部を除去する。例えば、層間絶縁膜ＩＬ１の上部を、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧＥが露出するまで、ＣＭＰ法などを用いて研磨する。これにより、メモリセル領域１Ａおよび周辺回路領域２Ａの高さが、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧＥの高さとなるように、平坦化される。なお、図７４に示す例では、メモリゲート電極ＭＧの表面に形成された金属シリサイド層ＳＩＬは除去される。
次に、図７６、図７７に示すように、メモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの表面を覆う保護膜ＰＲＯ２を形成する。例えば、半導体基板１上に、酸化シリコン膜などからなる絶縁膜を形成し、フォトリソグラフィ技術およびエッチング技術を用いて、パターニングする。これにより、メモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの表面は保護膜ＰＲＯ２で覆われ、周辺回路領域２Ａのダミーゲート電極ＤＧＥの表面は露出する。
次に、露出したダミーゲート電極ＤＧＥおよびその下層のゲート絶縁膜ＧＩｍを、エッチングにより除去する。これにより、ダミーゲート電極ＤＧＥが除去された部分に、溝Ｔが形成される。溝Ｔの底面には、ｐ型ウエルＰＷ２が露出し、溝Ｔの側面には、サイドウォールスペーサＳＷが露出する。
次に、図７８、図７９に示すように、溝Ｔの内部を含む層間絶縁膜ＩＬ１上に、酸化シリコン膜または酸窒化シリコン膜などからなる絶縁膜ＧＩａを、例えば１ｎｍ程度の膜厚で、熱酸化法などにより形成する。この絶縁膜ＧＩａは、半導体基板１と後述する絶縁膜ＧＩｂとの間に形成されるため、界面層と見なすことができる。なお、絶縁膜ＧＩａをＣＶＤ法で形成してもよい。次に、下層の絶縁膜ＧＩａ上に、上層の絶縁膜ＧＩｂとして、高誘電率膜（Ｈｉｇｈ−ｋ膜）を形成する。絶縁膜ＧＩｂの比誘電率は、窒化シリコンの比誘電率よりも高い。このような膜としては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化膜を用いることができる。絶縁膜ＧＩｂの厚さは、例えば１〜３ｎｍ程度である。また、絶縁膜ＧＩｂは、スパッタリング法、ＡＬＤ法またはＣＶＤ法などを用いて形成することができる。このようにして、ゲート絶縁膜ＧＩを構成する上層の絶縁膜ＧＩｂと下層の絶縁膜ＧＩａを形成する。
次に、ゲート絶縁膜ＧＩ（ＧＩａ、ＧＩｂ）上に、ゲート電極ＧＥを構成する導電膜を形成する。導電膜としては、例えば多結晶シリコン膜などのシリコン膜以外の金属膜を用いることができ、好適には、例えばアルミニウム（Ａｌ）膜、窒化タンタル（ＴａＮ）膜、窒化チタン（ＴｉＮ）膜などからなる金属膜を用いることができる。例えば、ゲート絶縁膜ＧＩ上に、導電膜をスパッタリング法などにより形成した後、溝Ｔの外部のゲート絶縁膜ＧＩおよび導電膜をＣＭＰ法などにより除去する。これにより、溝Ｔ内に、ゲート絶縁膜ＧＩとその上の導電膜よりなるゲート電極ＧＥを埋め込むことができる。なお、ゲート絶縁膜ＧＩは、溝Ｔの底面と側面を覆うように形成される。また、別の言い方をすれば、ゲート絶縁膜ＧＩは、ゲート電極ＧＥの底面と溝Ｔの底面との間のみならず、ゲート電極ＧＥの側面と溝Ｔの側面との間に、形成される。また、導電膜とゲート絶縁膜ＧＩとの間に、ＭＩＳＦＥＴのゲート電極の仕事関数を調整するための金属膜を形成してもよい。また、この金属膜は、ゲート電極ＧＥの一部となる。
上記導電膜の研磨除去の際、メモリセル領域１Ａの保護膜ＰＲＯ２やその下層に残存し得るキャップ絶縁膜ＣＰ１が除去される。このように、前述したダミーゲート電極ＤＧＥの上層の膜をＣＭＰ法などにより研磨する工程（第１研磨工程）において、制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰ１が残存しても（図７７参照）、上記溝Ｔの内部に導電膜を埋め込む際に行われる研磨工程（第２研磨工程）により除去される。特に、メモリセル領域１Ａの素子分離領域ＳＴＩ１の表面の後退量が、１０ｎｍ以上２０ｎｍ以下の範囲であれば、制御ゲート電極ＣＧ上に残存したキャップ絶縁膜ＣＰ１は、上記溝Ｔの内部に導電膜を埋め込む際に行われる研磨工程（第２研磨工程）により除去される。
この後、実施の形態１の場合と同様にして、メモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上部に金属シリサイド層ＳＩＬを形成する。さらに、薄い窒化シリコン膜ＩＬ１ａと、厚い酸化シリコン膜ＩＬ１ｂと、その上の酸化シリコン膜ＩＬ１ｃの積層膜よりなる層間絶縁膜ＩＬ１を形成した後、その中にプラグＰ１を形成する。そして、層間絶縁膜ＩＬ１上に、第１層目の配線である配線Ｍ１を形成する。この後、さらに上層の配線を形成するが、ここではその説明を省略する。
以上のようにして、本実施の形態の半導体装置が製造される。
（実施の形態３）
本実施の形態においては、上記実施の形態の各種応用例について説明する。
（応用例１）
本応用例においては、１）素子分離領域ＳＴＩ１の表面を後退させて低くする場合の後退量について説明する。また、２）メモリセル領域１Ａの制御ゲート電極形成用のポリシリコン膜の成膜後の半導体基板表面からの高さ（Ｔｃ）と周辺回路領域２Ａのダミーゲート電極形成用のポリシリコン膜の成膜後の半導体基板表面からの高さ（Ｔｄ）との関係について説明する。図８０〜図８３は、本応用例を説明するための図である。
＜素子分離領域ＳＴＩ１の表面を後退させて低くする場合の後退量＞
メモリセル領域１Ａにおいて、素子分離領域ＳＴＩ１の表面を後退させて低くする場合の後退量について以下に説明する。図８０は、メモリセル領域１Ａの素子分離領域の表面の後退量を説明するための図である。
メモリセル領域１Ａにおいて、
Ｓ：素子分離領域ＳＴＩ１の表面の後退量（メモリセル領域１Ａにおける、素子分離領域ＳＴＩ１の表面高さ（Ｈ１）と、ｐ型ウエルＰＷ１（半導体基板１）の表面高さ（Ｈ２）との差）
Ｐｃ：制御ゲート電極ＣＧを構成するポリシリコン膜の研磨量、
Ｈ：研磨後の制御ゲート電極ＣＧのｐ型ウエルＰＷ１（半導体基板１）の表面からのポリシリコン膜の高さ（つまり、ＣＧゲート絶縁膜ＧＩｍの厚さと制御ゲート電極ＣＧの厚さとの和）、
と、した場合、Ｓ、Ｐｃ、Ｈについて、以下の（１）〜（６）の関係が考えられる。
（１）Ｓ＜Ｐｃ＜Ｈ
（２）Ｓ＜Ｈ＜Ｐｃ
（３）Ｐｃ＜Ｓ＜Ｈ
（４）Ｐｃ＜Ｈ＜Ｓ
（５）Ｈ＜Ｓ＜Ｐｃ
（６）Ｈ＜Ｐｃ＜Ｓ
ここで、（４）、（５）、（６）は、Ｈ＜Ｓであり、後退量（ＳＴＩ段差）が大きい場合である（いわゆるフィン（Ｆｉｎ）構造の場合である。）。
この場合、図８０（Ａ）に示すように、制御ゲート電極ＣＧ用のポリシリコン膜１０を一旦厚く堆積し、ポリシリコン膜１０の表面を研磨することで平坦化した後、さらに、制御ゲート電極ＣＧを構成するポリシリコン膜１０を研磨するプロセスが考えられる。しかしながら、このプロセスでは、工程数が多くなる。
また、図８０（Ｂ）は、後退量（ＳＴＩ段差）が小さい場合である。この場合、（３）のようなＰｃ＜Ｓ＜Ｈであると、制御ゲート電極ＣＧ用のポリシリコン膜１０に、キャップ絶縁膜ＣＰ１が残存して、所望の領域のポリシリコン膜１０が露出せず、制御ゲート電極ＣＧの表面に金属シリサイド層ＳＩＬが形成されない恐れがある。また、（２）のように、Ｓ＜Ｈ＜Ｐｃであると、制御ゲート電極ＣＧの加工時のアスペクト（断面縦横比）が大きくなる恐れがある。また、研磨量が大きくなることにより研磨後の制御ゲート電極ＣＧの高さのばらつきが大きくなる恐れがある。
以上の考察により、上記Ｓ、Ｐｃ、Ｈの関係については、（１）〜（６）のうち、（１）Ｓ＜Ｐｃ＜Ｈとすることがより好ましい。すなわち、後退量（ＳＴＩ段差）は小さく設定し、制御ゲート電極ＣＧの高さは、制御ゲート電極ＣＧを構成するポリシリコン膜の研磨量より大きくすることが好ましい（図８０（Ｃ））。
例えば、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧのチャネル幅が、１００ｎｍの場合に、後退量（ＳＴＩ段差）を１０ｎｍとした場合、実効チャネル幅は約１２０ｎｍに拡大する。これにより、電流駆動力を約２０％大きくできる。
仮に、Ｈを６０ｎｍと設定し、Ｐｃのプロセスばらつきが少なくとも±１０ｎｍ程度あることを考慮すると、（１）の関係を満たす場合、Ｓは大きくて４０ｎｍとなる。また、後退量（ＳＴＩ段差）が大きいと、Ｉ−Ｖ波形にこぶ状の異常が確認される場合があり、特性ばらつきの要因となる。よって、後退量（ＳＴＩ段差）として、１０ｎｍ〜２０ｎｍの範囲を設定する方が好ましいと言える。
なお、前述したように、周辺回路領域２Ａの素子分離領域においては、素子分離領域ＳＴＩ１の表面高さＨ２を、半導体基板１の表面高さＨ２より後退させず、後退量を極力小さくしているが、プロセスばらつきを考慮すると、１０ｎｍ未満、より好ましくは５ｎｍ以下の後退量は許容される。
＜メモリセル領域１Ａの制御ゲート電極形成用のポリシリコン膜の成膜後の半導体基板表面からの高さ（Ｔｃ）と周辺回路領域２Ａのダミーゲート電極形成用のポリシリコン膜の成膜後の半導体基板表面からの高さ（Ｔｄ）との関係＞
次に、メモリセル領域１Ａの制御ゲート電極形成用のポリシリコン膜１０（ＣＧ）の成膜後の半導体基板表面からの高さをＴｃと、周辺回路領域２Ａのダミーゲート電極形成用のポリシリコン膜、前述の敷直しのポリシリコン膜１１（ＤＧＥ）の成膜後の半導体基板表面からの高さをＴｄとする。
図８１に示すように、Ｈ＜Ｔｃ＜Ｔｄの場合、周辺回路領域２Ａのポリシリコン膜１１（ＤＧＥ）の研磨量Ｐｄが大きくなる。ポリシリコン膜１１（ＤＧＥ）の研磨量Ｐｄが大きくなると、研磨精度によっては、周辺回路領域２Ａのポリシリコン膜１１（ＤＧＥ）の高さＨのばらつきが大きくなる。このような状態で、ポリシリコン膜１１（ＤＧＥ）を除去して溝を形成し、そこに金属膜を埋め込んでメタルゲートを形成した場合、ゲート電極の仕事関数がばらつくなど、ＭＩＳＦＥＴのトランジスタ特性の安定性が劣化する場合がある。
図８２に示すように、Ｈ＜Ｔｄ＜Ｔｃの場合、メモリセルの制御ゲート電極のポリシリコン膜１０（ＣＧ）の研磨量Ｐｃが大きくなるが、このポリシリコン膜１０（ＣＧ）は、金属膜に置換しないので、ゲート電極の仕事関数のばらつきという点では、大きな問題にならない。
また、前述したように、メモリセル領域１Ａの制御ゲート電極形成用のポリシリコン膜１０（ＣＧ）を利用してダミーゲート電極ＤＧＥを形成する場合においては、図８３に示すように、Ｈ＜Ｔｄ＝Ｔｃとなる。この場合、メモリセル領域１ＡのＳＴＩ段差などに対応して、研磨量が制約され、周辺回路領域２Ａのポリシリコン膜１０（ＣＧ）の研磨量が大きくならざるを得ない場合が生じ得る。
（応用例２）
上記実施の形態１、２においては、メモリセル領域１Ａの素子分離領域ＳＴＩ１全体を後退させているが、素子分離領域ＳＴＩ１とｐ型ウエル（活性領域）ＰＷ１との境界部の素子分離領域ＳＴＩ１のみを後退させてもよい。言い換えれば、＜素子分離領域の高さについて＞の欄で説明した素子分離領域の高さ（Ｈ１、Ｈ２）を、活性領域端に接する部分で定義してもよい。
このような場合も、図８４に示すように、制御トランジスタとメモリトランジスタの両方の実効チャネル幅を大きくすることができる。図８４は、本応用例を説明するための図である。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１ 半導体基板
１Ａ メモリセル領域
１Ｂ 高電圧ＭＩＳＦＥＴ領域
１Ｃ 低電圧ＭＩＳＦＥＴ領域
２Ａ 周辺回路領域
１０ ポリシリコン膜
１１ ポリシリコン膜
１８ａ 酸化シリコン膜
１８ｂ 窒化シリコン膜
１８ｃ 酸化シリコン膜
２１ａ ｎ−型半導体領域
２１ｂ ｎ−型半導体領域
２１ｃ ｎ−型半導体領域
２２ａ ｎ＋型半導体領域
２２ｂ ｎ＋型半導体領域
２２ｃ ｎ＋型半導体領域
ＢＭ 金属膜
Ｃ１ コンタクトホール
ＣＧ 制御ゲート電極
ＣＨ チャネル
ＣＰ１ キャップ絶縁膜
ＣＰ２ キャップ絶縁膜
ＤＧＥ ダミーゲート電極
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＩａ 絶縁膜
ＧＩｂ 絶縁膜
ＧＩｍ ゲート絶縁膜
Ｈ 高さ
Ｈ１ 高さ
Ｈ２ 高さ
ＩＬ１ 層間絶縁膜
ＩＬ１ａ 窒化シリコン膜（絶縁膜）
ＩＬ１ｂ 酸化シリコン膜（絶縁膜）
ＩＬ１ｃ 酸化シリコン膜（絶縁膜）
Ｍ１ 配線
Ｍ２ 配線
ＭＤ 半導体領域
ＭＧ メモリゲート電極
ＭＳ 半導体領域
ＮＷ２ ｎ型ウエル
ＯＮＯ トラップ絶縁膜
ＯＸ 下地酸化膜
Ｐ１ プラグ
ＰＲ１〜ＰＲ６ フォトレジスト膜
ＰＲ１０ フォトレジスト膜
ＰＲＯ１ 保護膜
ＰＲＯ２ 保護膜
ＰＲＯ３ 保護膜
ＰＷ１ ｐ型ウエル
ＰＷ２ ｐ型ウエル
ＳＤ 半導体領域
ＳＩＬ 金属シリサイド層
ＳＴＩ１ 素子分離領域
ＳＴＩ２ 素子分離領域
ＳＷ サイドウォールスペーサ
Ｔ 溝

Claims (20)

  1. 半導体基板の第１領域の第１活性領域に配置された不揮発性メモリセルと、第２領域の第２活性領域に配置されたＭＩＳＦＥＴと、を有する半導体装置であって、
    前記不揮発性メモリセルは、
    前記半導体基板の上方に配置された第１ゲート電極部と、
    前記半導体基板の上方に、前記第１ゲート電極部と隣り合うように配置された第２ゲート電極部と、
    前記第１ゲート電極部と前記半導体基板との間に形成された第１絶縁膜と、
    前記第２ゲート電極部と前記半導体基板との間および前記第１ゲート電極部と前記第２ゲート電極部との間に形成され、その内部に電荷蓄積部を有する第２絶縁膜と、を有し、
    前記ＭＩＳＦＥＴは、
    前記半導体基板の上方に配置され、金属膜または金属化合物膜を含む第３ゲート電極部と、
    前記第１ゲート電極部と前記半導体基板との間に形成され、高誘電率膜を含む第３絶縁膜と、
    前記第３ゲート電極部の両側の前記半導体基板中に形成されたソース、ドレイン領域と、を有し、
    前記第１領域において、前記第１活性領域を囲む第１素子分離領域の表面は、前記第２領域において、前記第２活性領域を囲む第２素子分離領域の表面より低い、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１領域において、前記第１活性領域を囲む第１素子分離領域の表面は、第１ゲート電極部の下方の前記半導体基板の表面より低く、その差が第１高低差である、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第２領域において、前記第２活性領域を囲む第２素子分離領域の表面は、第３ゲート電極部の下方の前記半導体基板の表面より低く、その差が第２高低差である、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第１高低差は、前記第２高低差より大きい、半導体装置。
  5. 請求項２記載の半導体装置において、
    前記第１高低差は、１０ｎｍ以上２０ｎｍ以下である、半導体装置。
  6. 請求項３記載の半導体装置において、
    前記第２高低差は、１０ｎｍ未満である、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第１領域は、矩形状の前記第１活性領域が複数配置され、
    前記第１素子分離領域の表面の高さは、前記第１活性領域間の前記第１素子分離領域の高さである、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記第２領域は、矩形状の前記第２活性領域が複数配置され、
    前記第１素子分離領域の表面の高さは、前記第２活性領域間の前記第２素子分離領域の高さである、半導体装置。
  9. （ａ）半導体基板の第１領域の第１活性領域を区画する第１素子分離溝と、前記半導体基板の第２領域の第２活性領域を区画する第２素子分離溝とを形成し、前記第１素子分離溝の内部に第１絶縁膜を埋め込むことにより第１素子分離領域を形成し、前記第２素子分離溝の内部に前記第１絶縁膜を埋め込むことにより第２素子分離領域を形成する工程、
    （ｂ）前記第１素子分離領域の表面を後退させる工程、
    （ｃ）前記第１活性領域上に、第１ゲート電極部および第２ゲート電極部を形成する工程、
    （ｄ）前記第２活性領域上に、第３ゲート電極部の置換用のダミー電極部を形成する工程、
    （ｅ）前記第１ゲート電極部、第２ゲート電極部およびダミー電極部上に、第２絶縁膜を形成する工程、
    （ｆ）前記第２絶縁膜を前記ダミー電極部が露出するまでエッチングする工程、
    （ｇ）露出した前記ダミー電極部を除去し、前記第３ゲート電極部を形成する工程、
    を有する、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記第３ゲート電極部は、金属膜または金属化合物膜を含む、半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    前記（ｅ）工程の前記ダミー電極部の下方には、高誘電率膜を含む第３絶縁膜が形成されている、半導体装置の製造方法。
  12. 請求項１０記載の半導体装置の製造方法において、
    前記（ｇ）工程は、露出した前記ダミー電極部を除去し、高誘電率膜を含む第３絶縁膜を形成した後、前記第３ゲート電極部を形成する工程である、半導体装置の製造方法。
  13. 請求項１０記載の半導体装置の製造方法において、
    前記（ｂ）工程は、第１マスク膜をマスクとして、前記第１素子分離領域の表面を後退させる工程であり、
    前記（ｂ）工程の前または後において、前記第１マスク膜をマスクとして、前記第１領域に、不純物を注入する工程を有する、半導体装置の製造方法。
  14. 請求項１０記載の半導体装置の製造方法において、
    前記（ｇ）工程は、露出した前記ダミー電極部を除去することにより溝を形成し、前記溝上に、前記金属膜または前記金属化合物膜を含む膜を堆積した後、前記金属膜または前記金属化合物膜を含む膜の上部を研磨することにより、前記第３ゲート電極部を形成する工程である、半導体装置の製造方法。
  15. 請求項１０記載の半導体装置の製造方法において、
    前記（ｂ）工程において、前記第１活性領域を囲む第１素子分離領域の表面は、前記第２活性領域を囲む第２素子分離領域の表面より低い、半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    前記（ｂ）工程において、
    前記第１活性領域を囲む第１素子分離領域の表面は、前記半導体基板の表面より低く、その差が第１高低差であり、
    前記第２活性領域を囲む第２素子分離領域の表面は、前記半導体基板の表面より低く、その差が第２高低差であり、
    前記第１高低差は、前記第２高低差より大きい、半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記第１高低差は、１０ｎｍ以上２０ｎｍ以下である、半導体装置の製造方法。
  18. 請求項１６記載の半導体装置の製造方法において、
    前記第２高低差は、１０ｎｍ未満である、半導体装置の製造方法。
  19. （ａ）半導体基板の第１領域の第１活性領域を区画する第１素子分離溝と、前記半導体基板の第２領域の第２活性領域を区画する第２素子分離溝とを形成し、前記第１素子分離溝の内部に第１絶縁膜を埋め込むことにより第１素子分離領域を形成し、前記第２素子分離溝の内部に前記第１絶縁膜を埋め込むことにより第２素子分離領域を形成する工程、
    （ｂ）前記第１素子分離領域の表面を後退させる工程、
    （ｃ）前記第１活性領域上に、第１ゲート電極部および第２ゲート電極部を形成する工程、
    （ｄ）前記第２活性領域上に、第３ゲート電極部の置換用のダミー電極部であって、前記第１ゲート電極部と同層の膜よりなる前記置換用のダミー電極部を形成する工程、
    （ｅ）前記第１ゲート電極部、第２ゲート電極部およびダミー電極部上に、第２絶縁膜を形成する工程、
    （ｆ）前記第２絶縁膜を前記ダミー電極部が露出するまでエッチングする工程、
    （ｇ）露出した前記ダミー電極部を除去し、第３ゲート電極部を形成する工程、
    を有する、半導体装置の製造方法。
  20. 請求項１９記載の半導体装置の製造方法において、
    前記第３ゲート電極部は、金属膜または金属化合物膜を含む、半導体装置の製造方法。
JP2016190230A 2016-09-28 2016-09-28 半導体装置の製造方法 Active JP6670719B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2016190230A JP6670719B2 (ja) 2016-09-28 2016-09-28 半導体装置の製造方法
US15/658,759 US10153293B2 (en) 2016-09-28 2017-07-25 Semiconductor device and method of manufacturing semiconductor device
TW106124843A TWI735623B (zh) 2016-09-28 2017-07-25 半導體裝置之製造方法
KR1020170112383A KR102412335B1 (ko) 2016-09-28 2017-09-04 반도체 장치 및 반도체 장치의 제조 방법
CN201710805105.8A CN107871748B (zh) 2016-09-28 2017-09-08 半导体装置和半导体装置的制造方法
US16/188,499 US10522558B2 (en) 2016-09-28 2018-11-13 Semiconductor device and method of manufacturing semiconductor device
US16/695,508 US20200098775A1 (en) 2016-09-28 2019-11-26 Semiconductor device and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016190230A JP6670719B2 (ja) 2016-09-28 2016-09-28 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2018056311A true JP2018056311A (ja) 2018-04-05
JP6670719B2 JP6670719B2 (ja) 2020-03-25

Family

ID=61686659

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016190230A Active JP6670719B2 (ja) 2016-09-28 2016-09-28 半導体装置の製造方法

Country Status (5)

Country Link
US (3) US10153293B2 (ja)
JP (1) JP6670719B2 (ja)
KR (1) KR102412335B1 (ja)
CN (1) CN107871748B (ja)
TW (1) TWI735623B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6670719B2 (ja) * 2016-09-28 2020-03-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10872898B2 (en) * 2017-07-19 2020-12-22 Cypress Semiconductor Corporation Embedded non-volatile memory device and fabrication method of the same
US10504912B2 (en) * 2017-07-28 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Seal method to integrate non-volatile memory (NVM) into logic or bipolar CMOS DMOS (BCD) technology
JP2019054213A (ja) * 2017-09-19 2019-04-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR20220014517A (ko) * 2020-07-29 2022-02-07 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US11637046B2 (en) 2021-02-23 2023-04-25 Taiwan Semiconductor Manufacturing Company Limited Semiconductor memory device having composite dielectric film structure and methods of forming the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041354A (ja) * 2004-07-29 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6026913B2 (ja) 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6120609B2 (ja) * 2013-02-25 2017-04-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6081228B2 (ja) * 2013-02-28 2017-02-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6407609B2 (ja) * 2014-08-01 2018-10-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2016039329A (ja) * 2014-08-08 2016-03-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6440507B2 (ja) * 2015-01-27 2018-12-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6670719B2 (ja) * 2016-09-28 2020-03-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US20190096902A1 (en) 2019-03-28
KR20180035129A (ko) 2018-04-05
TWI735623B (zh) 2021-08-11
US10153293B2 (en) 2018-12-11
KR102412335B1 (ko) 2022-06-23
CN107871748B (zh) 2023-07-25
JP6670719B2 (ja) 2020-03-25
CN107871748A (zh) 2018-04-03
US20200098775A1 (en) 2020-03-26
US20180090508A1 (en) 2018-03-29
TW201834212A (zh) 2018-09-16
US10522558B2 (en) 2019-12-31

Similar Documents

Publication Publication Date Title
US10263005B2 (en) Method of manufacturing a semiconductor device
US9159843B2 (en) Semiconductor device and method of manufacturing the same
US9954120B2 (en) Semiconductor device and a manufacturing method thereof
JP6670719B2 (ja) 半導体装置の製造方法
JP6026913B2 (ja) 半導体装置の製造方法
US9583502B2 (en) Method of manufacturing a semiconductor device
JP6778607B2 (ja) 半導体装置の製造方法
US10090399B2 (en) Semiconductor device and a manufacturing method thereof
US11302791B2 (en) Semiconductor device including a fin-type transistor and method of manufacturing the same
US10204789B2 (en) Manufacturing method of semiconductor device and semiconductor device
US9831092B2 (en) Semiconductor device and method for manufacturing the same
JP2018200936A (ja) 半導体装置および半導体装置の製造方法
JP2017183304A (ja) 半導体装置およびその製造方法
JP6787798B2 (ja) 半導体装置の製造方法
JP2012094790A (ja) 半導体装置およびその製造方法
JP2018046050A (ja) 半導体装置およびその製造方法
JP2019054213A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190212

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191029

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191226

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200302

R150 Certificate of patent or registration of utility model

Ref document number: 6670719

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150