JP2003046003A

JP2003046003A - 不揮発性半導体メモリ装置とその動作方法

Info

Publication number: JP2003046003A
Application number: JP2001226720A
Authority: JP
Inventors: Takayuki Emori; 孝之江守
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-07-26
Filing date: 2001-07-26
Publication date: 2003-02-14

Abstract

(57)【要約】【課題】ツインＭＯＮＯＳセルより大幅にセル面積を縮
小し、ワード線間を短絡するような導電性残渣の発生を
防止する。【解決手段】第１導電型半導体の段差と、その上部と下
部に形成され、ソースまたはドレインとして機能する２
つの第２導電型半導体領域ＳＢＬｉ，ＳＢＬｉ＋１
（ｉ：自然数）と、電荷蓄積能力を有したゲート誘電体
膜ＣＳを介在させて段差の側壁にそれぞれ対峙し、かつ
互いに絶縁された２つのメモリゲート電極（ＣＧａまた
はＣＧｂ，ＷＬ１）とを有している。段差に３次元的に
２メモリトランジスタが形成され、セル面積が極めて小
さい。ワード線加工時の下地面に導電線サイドウォール
ＣＧａ，ＣＧｂを有するので、その分断時にワード線の
導電性残渣が分断箇所に発生しにくい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、隣接したビット線
間に直列接続した２つのメモリトランジスタを有し、当
該２つのメモリトランジスタそれぞれにデータを独立に
記憶可能な不揮発性半導体記憶装置と、その動作方法と
に関する。

【０００２】

【従来の技術】従来より、いわゆるＭＯＮＯＳ(Metal-O
xide-Nitride-Oxide-Semiconductor)型など、複数の誘
電体膜を積層させたゲート誘電体膜内に電荷蓄積膜を有
し、この電荷蓄積膜の電荷トラップに蓄積する電荷量を
制御することで情報の記憶を行う不揮発性半導体記憶素
子が知られている。

【０００３】最近になって、従来のＣＨＥ(Channel Hot
Electron)注入方式によって電荷を離散的な電荷トラッ
プの分布領域の一部に注入できることに注目して、電荷
蓄積膜のソース側とドレイン側に２値情報を独立に書き
込むことにより、１メモリセル当たり２ビットを独立に
記憶可能な技術が報告された。

【０００４】たとえば“2000 Symposium on VLSI Techn
ology, pp.122-123 ”では、ソース側とドレイン側に電
荷蓄積膜を分離して設け、電荷蓄積膜の上方にメモリゲ
ート電極（当該論文では、制御電極と称されている）を
設け、かつ、メモリゲート電極間のチャネル中央部に電
荷保持能力を有しない単層の誘電体膜を介在させた状態
でワードゲート電極を設けている。ワードゲート電極は
ワード線に接続され、メモリゲート電極はワード線と直
交する方向に配線されて、ワードゲート電極とは独立に
制御される。このため、電荷注入の位置の制御性および
電荷注入効率を上げることができ、その結果、高速書き
込みを達成している。

【０００５】このメモリセルはツインＭＯＮＯＳセルと
称せられ、行方向に一定間隔で繰り返したワードゲート
電極を有し、その行方向両側の壁面にサイドウォール形
の導電層を有している。このサイドウォール形の導電層
の直下にＯＮＯ(Oxide-Nitride-Oxide) 膜、すなわち電
荷保持能力を有した電荷蓄積膜を有している。これに対
し、ワードゲート電極の直下には単層の誘電体膜が形成
され、そのため、この部分は電荷保持能力を有しない。
サイドウォール形の導電層とワードゲート電極をマスク
として、隣接するサイドウォール形の導電層間に表出す
る基板箇所にｎ型不純物を導入し、ソースまたはドレイ
ンとなるｎ⁺ 不純物領域を形成している。

【０００６】

【発明が解決しようとする課題】前記した論文には具体
的な製造方法は開示されていないが、このツインＭＯＮ
ＯＳセルは、以下に示す製造上および構造上の問題点が
ある。

【０００７】第１に、このツインＭＯＮＯＳセルでは、
ワードゲート電極を有したＭＯＳ型トランジスタを有
し、その分メモリセル面積が大きい。

【０００８】第２に、このツインＭＯＮＯＳセルでは、
構造上、ワード線間ショート不良が起きやすい。以下、
この不良の発生原因を説明する。ツインＭＯＮＯＳセル
におけるワードゲート電極は、最初は、列方向に長い平
行ライン状にパターンニングされる。このとき、通常、
ワードゲート電極材料を堆積した後、その上にレジスト
のパターンを形成し、このレジストをマスクとして異方
性が強いエッチング方法、たとえばＲＩＥ(Reactive Io
n Etching)によりワードゲート電極材料を加工する。レ
ジストパターンの断面形状は側面が順テーパとなるのが
普通であり、またエッチング時のレジストが多少なりと
も後退するため、加工後のワードゲート電極の側面も順
テーパとなる。また、レジストを用いないでエッチング
時に後退しない材料を用いても、エッチング時の側壁付
着物の影響等により、加工後のワードゲート電極の側面
に多少なりとも順テーパが出来やすい。このワードゲー
ト電極は、その後、たとえばワード線をパターンニング
する際に同時に加工しセル間で分離する必要がある。と
ころが、このとき既にワードゲート電極の側壁に対し絶
縁膜を介在させた状態でメモリゲート電極が形成されて
いるため台形状の断面形状を有した穴を掘りながら、ワ
ードゲート電極を選択的にエッチングにより除去しなけ
ればならない。したがって、このエッチング時に逆テー
パ状のメモリゲート電極の側面の下部側でワードゲート
電極材料がエッチングされ難く、この部分にメモリゲー
ト電極に沿って導電性の残渣が生じやすい。導電性の残
渣が生じると、ワード線間のショート不良となる。

【０００９】本発明の第１の目的は、ツインＭＯＮＯＳ
セルと同様に２つのメモリトランジスタを有したメモリ
セルにおいて、さらにセル面積を縮小し、かつ、ワード
線間を短絡するような導電性残渣の発生を防止すること
にある。本発明の第２の目的は、メモリセル内の２つの
メモリトランジスタの断面形状が異なる場合に好適な動
作方法を提供することにある。

【００１０】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の第１の観点に係る不揮発性半導体記
憶装置は、第１導電型半導体の段差と、当該段差の上部
と下部に形成され、ソースまたはドレインとして機能す
る２つの第２導電型半導体領域と、電荷蓄積能力を有し
たゲート誘電体膜を介在させて段差の側壁にそれぞれ対
峙し、かつ互いに絶縁された２つのメモリゲート電極と
を有している。上記段差は、第１導電型の半導体基板に
形成した並行ストライプ形状の、溝あるいは突条により
実現できる。

【００１１】好ましくは、メモリゲート電極の一方が制
御線を構成する導電性サイドウォールからなり、他方が
ワード線を構成する。段差が溝の場合、その内周壁の下
方側部分を覆う閉環状の導電性サイドウォールが形成さ
れる。段差が突条の場合、その外周壁の下方部分を覆う
閉環状の導電性サイドウォールが形成される。メモリセ
ルアレイ内で複数設けられた、これらの導電性サイドウ
ォールは、好適に、それぞれセレクトトランジスタを介
して第１の主制御線と第２の主制御線とに交互に接続さ
れている。

【００１２】好ましくは、段差の上部と下部に設けら
れ、ソースまたはドレインとして機能する第２導電型半
導体領域を有する。メモリセルアレイ内で行方向に複数
設けられた、これらの第２導電型半導体領域に対し、好
適に、セレクト回路が接続されている。セレクト回路
は、複数の第２導電型半導体領域のうち隣接する２つを
組として第１の主ビット線に接続し、第２導電型半導体
領域の組合せを切り替えて、その切り替え後の第２導電
型半導体領域の組を第２の主ビット線に接続する。

【００１３】この不揮発性半導体メモリ装置では、メモ
リトランジスタをセル内に２つ有することから２ビット
／セル記憶が可能である。また、これらのメモリトラン
ジスタが段差の壁面部分をチャネル形成領域として３次
元的に直列接続されていることから、セル面積が小さ
い。

【００１４】本発明では、メモリゲート電極の一方に代
えて、いわゆるＭＯＳ型の制御ゲート電極を形成し、セ
ル内のメモリトランジスタを単一としてもよい。すなわ
ち、本発明の第２の観点に係る不揮発性半導体メモリ装
置は、第１導電型半導体の段差と、当該段差の上部と下
部に形成され、ソースまたはドレインとして機能する２
つの第２導電型半導体領域と、電荷蓄積能力を有したゲ
ート誘電体膜を介在させて段差の側壁に対峙したメモリ
ゲート電極と、単層のゲート誘電体膜を介在させて段差
の側壁に対峙した制御ゲート電極とを有している。この
場合、２ビット／セル記憶はできないが、制御ゲート電
極の働きで、いわゆるソースサイド注入が可能である。

【００１５】前記した第２の目的を達成するために、本
発明の第３の観点に係る不揮発性半導体メモリ装置の動
作方法は、隣接するビット線間に第１，第２メモリトラ
ンジスタが直列接続されたメモリセルを行列状に複数配
置させた不揮発性半導体メモリ装置の動作方法であっ
て、隣接するメモリセルの第１メモリトランジスタの２
つのゲート電極を組として、同じ組内では同電位、異な
る組間では行方向に交互に異なる電位を付与し、隣接す
る２つのビット線を組として、同じ組内では同電位、異
なる組間では行方向に交互に異なる電位を付与し、選択
された行内の第２メモリトランジスタのゲート電極の全
てに同じ電位を付与して、行方向に８つのメモリトラン
ジスタごとに１つを書き込みまたは読み出す。

【００１６】前記した第１の観点に係る不揮発性半導体
メモリ装置のように、一方のメモリゲート電極が２つの
メモリセル列で共有された導電性サイドウォールにより
構成され、他方のメモリゲート電極が同一行内で共有さ
れている構成では、それら２つのメモリトランジスタの
断面形状が異なる。このような場合、精密な書き込みま
たは読み出し動作を行うためには、それぞれ断面形状が
異なるメモリトランジスタに適したバイアス条件で各メ
モリトランジスタを制御したい場合も多い。

【００１７】第３の観点に係る不揮発性半導体メモリ装
置の動作方法では、例えば閉環状に繋がった導電性サイ
ドウォールの形状をそのまま利用して、隣接する２メモ
リセル列の一方のメモリトランジスタ（第１メモリトラ
ンジスタ）のゲートの組を常に同電位で制御する。そし
て、異なる組間では行方向に交互に異なる電位を付与す
る。また、隣接する２つのビット線（第２導電型半導体
領域）を組として、同じ組内では同電位、異なる組間で
は行方向に交互に異なる電位を付与し、選択された行内
の第２メモリトランジスタのゲート電極の全てに同じ電
位を付与する。これにより、結局、行方向に８つのメモ
リトランジスタごとに１つを選択し、選択された複数の
メモリトランジスタに対し、一斉に書き込みまたは読み
出しが実行される。なお、この動作方法を容易に実現す
るために、第１の観点に係る不揮発性半導体メモリ装置
では制御線がセレクトトランジスタを介して階層化さ
れ、また、前記した機能のセレクト回路が設けられてい
る。また、この動作方法は、段差に形成されたメモリセ
ルに限定されない。すなわち、２つのメモリトランジス
タが、そのチャネル電流が基板面と平行に流れるように
配置されて直列接続されている場合でも、この動作方法
が同様に適用できる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を、ｎ
型チャネルのメモリトランジスタを有し、メモリセルア
レイ方式がＶＧ(Vertual Ground)型の不揮発性メモリを
例として、図面を参照しながら説明する。

【００１９】第１実施形態図１は第１実施形態に係るメモリセルアレイの一部の等
価回路図である。図２は、図１に対応したメモリセルア
レイ部分の概略平面図である。図３は、図２のＡ−Ａ線
に沿った概略断面図、図４は、図２のＢ−Ｂ線に沿った
概略断面図である。

【００２０】この不揮発性メモリの各メモリセルは、後
述するように半導体の段差の側壁上部に形成されたメモ
リトランジスタ（以下、上部メモリトランジスタとい
う）ＭＴｕと、段差の側壁下部に形成されたメモリトラ
ンジスタ（以下、下部メモリトランジスタという）ＭＴ
ｄとを有する。この２つのメモリトランジスタＭＴｕ，
ＭＴｄは、副ビット線ＳＢＬｉ（ｉ＝１，２，…）と、
その隣りの副ビット線ＳＢＬｉ＋１との間に直列接続さ
れている。この２メモリトランジスタ構成のメモリセル
ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４，…，ＭＣ２
１，ＭＣ２２，ＭＣ２３，ＭＣ２４，…が行列状に配置
されている。

【００２１】本実施形態では、図１に示すように、第１
列のメモリセル群ＭＣｉ１の下部メモリトランジスタＭ
Ｔｄと、その右側に隣接する第２列のメモリセル群ＭＣ
ｉ２の下部メモリトランジスタＭＴｄとが、副ビット線
ＳＢＬ２に接続されている。同様に、第３列のメモリセ
ル群ＭＣｉ３の下部メモリトランジスタＭＴｄと、その
右側に隣接する第４列のメモリセル群ＭＣｉ４の下部メ
モリトランジスタＭＴｄとが、副ビット線ＳＢＬ４に接
続されている。また、第２列のメモリセル群ＭＣｉ２の
上部メモリトランジスタＭＴｕと、その右側に隣接する
第３列のメモリセル群ＭＣｉ３の上部メモリトランジス
タＭＴｕとが、副ビット線ＳＢＬ３に接続されている。
第４列のメモリセル群ＭＣｉ４の上部メモリトランジス
タＭＴｕは、図示を省略した第５列のメモリセル群の上
部メモリトランジスタとともに副ビット線ＳＢＬ５に接
続され、第１列のメモリセル群ＭＣｉ１の上部メモリト
ランジスタＭＴｕは副ビット線ＳＢＬ１に接続されてい
る。

【００２２】第１列のメモリセル群ＭＣｉ１の下部メモ
リトランジスタＭＴｄは、制御ゲートＣＧａを共有して
いる。第２列のメモリセル群ＭＣｉ２の下部メモリトラ
ンジスタＭＴｄは、制御ゲートＣＧｂを共有している。
この２つの制御ゲートＣＧａ，ＣＧｂは、所定数のメモ
リセルごとに上端と下端で相互に接続され、閉環状に形
成されている。そして、この閉環状の制御ゲートＣＧ
ａ，ＣＧｂが副制御線ＳＣＬ１に接続されている。第３
列のメモリセル群ＭＣｉ３の下部メモリトランジスタＭ
Ｔｄは、制御ゲートＣＧａを共有している。第４列のメ
モリセル群ＭＣｉ４の下部メモリトランジスタＭＴｄ
は、制御ゲートＣＧｂを共有している。この２つの制御
ゲートＣＧａ，ＣＧｂは、所定数のメモリセルごとに上
端と下端で相互に接続され、閉環状に形成されている。
そして、この閉環状の制御ゲートＣＧａ，ＣＧｂが副制
御線ＳＣＬ２に接続されている。

【００２３】第１行のメモリセル群ＭＣ１ｉの上部メモ
リトランジスタＭＴｕのゲートが、ワード線ＷＬ１に接
続されている。同様に、第２行のメモリセル群ＭＣ２ｉ
の上部メモリトランジスタＭＴｕのゲートが、ワード線
ＷＬ２に接続されている。

【００２４】図３，図４において、符号ＳＵＢは、ｐ型
の半導体基板、ｐ型のウエルまたはＳＯＩ(Silicon On
Insulator)層などｐ型の各種の半導体層を示している。
便宜上、以下、基板ＳＵＢという。基板ＳＵＢの表面
に、図２に示すように列方向に長い並行ストライプのパ
ターンにてライン溝が形成されている。このライン溝
は、好ましくは、プロセスの最小寸法Ｆの幅と、間隔に
て形成されている。

【００２５】図３に示すメモリトランジスタ形成領域に
おいて、各ライン溝の内壁面，内底面およびライン溝間
の基板表面には、電荷蓄積能力を有した電荷蓄積膜ＣＳ
が形成されている。電荷蓄積膜ＣＳは、とくに詳細は示
さないが、たとえば３層の誘電体膜から構成される。最
下層のボトム膜および最上層のトップ膜は、たとえば、
二酸化珪素、酸化窒化珪素(silicon oxynitride)または
電荷トラップが少ない窒化珪素などからなる。ボトム膜
は基板との間で電位障壁として機能し、トップ膜は、蓄
積電荷がゲート側に抜けたり不要な電荷がゲート側から
電荷が入ることを防止する膜として機能する。中間の膜
には電荷トラップが多く含まれ、主として電荷蓄積を担
う膜として機能する。中間の膜は、電荷トラップを多く
含む窒化珪素や酸化窒化珪素、あるいは金属酸化物から
なる誘電体などにより構成される。

【００２６】一方、図４に示すメモリトランジスタが形
成されない分離領域では、例えば、各ライン溝の内壁
面，内底面およびライン溝間の基板表面を熱酸化するこ
とにより、比較的厚い熱酸化珪素膜ＴＯＸが形成されて
いる。

【００２７】ライン溝の左側壁と内底面とがなす一方の
隅に列方向に長い制御ゲートＣＧａが形成され、ライン
溝の右側壁と内底面とがなす他方の隅に列方向に長い制
御ゲートＣＧｂが形成されている。これらの制御ゲート
は、いわゆる導電性サイドウォールにより構成される。
つまり、後述するように、導電膜を異方性が強いエッチ
ングにより加工して形成される。したがって、必然的
に、ライン溝のパターンの両端部側で繋がり、全体とし
て閉環状に形成されている。制御ゲートＣＧａと制御ゲ
ートＣＧｂとの間のスペース下方のライン溝の内底部に
ｎ型不純物がイオン注入され、これにより偶数番目の副
ビット線ＳＢＬ２，ＳＢＬ４，…が形成されている。一
方、ライン溝間の基板表面にも、ｎ型不純物がイオン注
入され、これにより奇数番目の副ビット線ＳＢＬ１，Ｓ
ＢＬ３，ＳＢＬ５，…が形成されている。これらの副ビ
ット線は、図２に示すように、平行ストライプパターン
を有する。

【００２８】ワード線ＷＬ１，ＷＬ２，…が、これらの
副ビット線と直交する方向に長い平行ストライプのパタ
ーンにて形成されている。各ワード線は、図３のメモリ
トランジスタの形成領域において各ライン溝内をほぼ埋
め込むように形成され、図４の分離領域には形成されて
いない。また、各ワード線は、予め形成されている絶縁
膜ＩＦによって制御ゲートＣＧａ，ＣＧｂと電気的に絶
縁されている。絶縁膜ＩＦは、図４の分離領域における
制御ゲート上にも形成されている。この絶縁膜ＩＦは制
御ゲートＣＧａとＣＧｂとの一方の接続部分上で開口し
ており、図２に示すように、この部分に、例えばワード
線と同じ階層の導電層により構成された副制御線ＳＣＬ
１，ＳＣＬ２，…が形成されている。副制御線ＳＣＬ
１，ＳＣＬ２，…は互いに平行に、列方向に配線されて
いる。

【００２９】図５（Ａ），（Ｂ）〜図１０（Ａ），
（Ｂ）は、このメモリセルアレイの製造途中の概略断面
図である。各図において、（Ａ）にメモリトランジスタ
の形成領域の行方向断面を示し、（Ｂ）に分離領域の行
方向断面を示す。このメモリセルアレイの製造において
は、まず、用意したｐ型基板ＳＵＢの表面に、図示を省
略したレジストまたは耐エッチング性の高い層のパター
ンを形成して、これをマスクとしたドライエッチングを
行う。これにより、図５（Ａ）および図５（Ｂ）に示す
ように、基板ＳＵＢ表面に所定深さのライン溝が形成さ
れる。

【００３０】マスクパターンを除去した後、基板表出面
を熱酸化し、必要に応じて熱窒化処理してボトム膜を形
成し、その上に窒化珪素をＣＶＤして電荷トラップ膜を
形成し、その表面を熱酸化するかＣＶＤによりトップ膜
を形成する。これにより、３層構造の電荷蓄積膜ＣＳが
形成される。電荷蓄積膜ＣＳの上にレジストパターンを
形成し、これをエッチングマスクとして、形成した電荷
蓄積膜ＣＳの一部を除去する。すなわち、分離領域とな
る行方向の平行ストライプ部分の電荷蓄積膜ＣＳを選択
的にエッチオフする。その後、レジストパターンを残し
たまま、必要なら、ホウ素を分離領域のシリコンにイオ
ン注入する。そして、レジストパターンを除去し、この
電荷蓄積膜ＣＨＳの除去により表出した基板部分を出来
るだけ厚く熱酸化する。このとき、図６（Ａ）の電荷蓄
積膜ＣＳのトップ膜表面は殆ど熱酸化されないため、図
６（Ｂ）の分離領域にのみ熱酸化膜ＴＯＸが形成され
る。

【００３１】図７（Ａ）および図７（Ｂ）に示すよう
に、制御ゲート電極材料の１ｓｔ多結晶珪素を所定厚さ
だけ堆積する。この厚さは、完全にライン溝を埋め込む
ことなく、溝の側壁と底面に一定厚さの多結晶珪素が形
成される程度とする。

【００３２】１ｓｔ多結晶珪素を異方性エッチングによ
り形成し、１ｓｔ多結晶珪素を、ライン溝の底部分とラ
イン溝間の段差上部で分離する。これにより、図８
（Ａ）および図８（Ｂ）に示すように、各ライン溝の側
壁をほぼ覆う導電性サイドウォールが形成される。ｎ型
不純物を、この導電性サイドウォールを自己整合マスク
としてイオン注入する。これにより、各ライン溝の内底
面に偶数番目の副ビット線ＳＢＬ２，ＳＢＬ４，…が形
成され、同時に、各ライン溝間の基板表面に奇数番目の
副ビット線ＳＢＬ１，ＳＢＬ３，ＳＢＬ５…が形成され
る。

【００３３】導電性サイドウォールを更に異方性エッチ
ングして、その高さを低くする。これにより、図９
（Ａ）および図９（Ｂ）に示すように、閉環状のパター
ンを有した制御ゲートＣＧａ，ＣＧｂが各ライン溝内に
形成される。

【００３４】全面にＣＶＤを行うか、制御ゲート表面を
熱酸化することにより、図１０（Ａ）および図１０
（Ｂ）に示す絶縁膜ＩＦを形成する。その後、この絶縁
膜ＩＦを、制御ゲートパターンの一方の折り返し端部上
で開口し、全面に２ｎｄ多結晶珪素を厚く堆積する。そ
して、この２ｎｄ多結晶珪素をパターンニングして、図
２に示す平行ストライプパターンのワード線ＷＬ１，Ｗ
Ｌ２，…と、副制御線ＳＣＬ１，ＳＣＬ２，…を同時形
成する。副制御線ＳＣＬ１，ＳＣＬ２，…は、先に開口
した絶縁膜ＩＦ箇所で、対応する制御ゲートＣＧａ，Ｃ
Ｇｂと電気的に接続される。

【００３５】このようにして形成されたメモリセルは、
図３の断面において、制御ゲートＣＧａまたはＣＧｂを
ゲート電極とし、電荷蓄積膜ＣＳを挟んで、この制御ゲ
ートと対峙するライン溝のコーナー部分をチャネル形成
領域とする下部メモリトランジスタを有する。また、各
メモリセルは、ワード線をゲート電極とし、電荷蓄積膜
ＣＳを挟んで、ワード線と対峙するライン溝の側壁の上
部箇所をチャネル形成領域とする上部メモリトランジス
タを有する。したがって、このメモリセルアレイ構造で
は、プロセスの最小寸法Ｆの２倍のピッチで形成された
ライン溝内に４メモリトランジスタを有した２つのメモ
リセルが集積化されている。このメモリセルを図２の平
面図で見ると、行方向寸法が１Ｆ，列方向寸法が２Ｆで
あるため、セル面積は２Ｆ² 、ビット当たりのセル面積
は１Ｆ² となる。このように、本実施形態では極めて小
さいセル面積が実現され、大幅なビットコストの低減が
図られている。しかも、製法的にもシンプルで作り易い
という利点がある。

【００３６】第２実施形態図１１は第２実施形態に係るメモリセルアレイの一部の
等価回路図である。図１２は、図１１に対応したメモリ
セルアレイ部分の概略平面図である。図１３は、図１２
のＡ−Ａ線に沿った概略断面図、図１４は、図１２のＢ
−Ｂ線に沿った概略断面図である。

【００３７】図１１に示す各メモリセルは、第１実施形
態と同じように、段差の側壁上部に形成された上部メモ
リトランジスタＭＴｕと、段差の側壁下部に形成された
下部メモリトランジスタＭＴｄとからなる。制御ゲート
ＣＧａ，ＣＧｂと副制御線ＳＣＬ１，ＳＣＬ２，…の接
続関係、ワード線ＷＬ１，ＷＬ２，…の接続関係も、第
１実施形態と同じである。ただし、第２実施形態に係る
メモリセルアレイでは、副ビット線の接続関係が第１実
施形態と異なる。すなわち、第１実施形態では下部メモ
リトランジスタＭＴｄが偶数番目の副ビット線ＳＢＬ
２，ＳＢＬ４，…に接続されていたのに対し、本実施形
態の下部メモリトランジスタＭＴｄは奇数番目の副ビッ
ト線ＳＢＬ１，ＳＢＬ３，ＳＢＬ５，…に接続されてい
る。また、第１実施形態では上部メモリトランジスタＭ
Ｔｕが奇数番目の副ビット線ＳＢＬ１，ＳＢＬ３，ＳＢ
Ｌ５，…に接続されていたのに対し、本実施形態の上部
メモリトランジスタＭＴｕは偶数番目の副ビット線ＳＢ
Ｌ２，ＳＢＬ４，…に接続されている。

【００３８】このように副ビット線の接続関係が第１実
施形態と反対となるのは、制御ゲートが半導体基板ＳＵ
Ｂの表面に形成された突条周囲に形成されるからであ
る。図１２〜図１４に示すように、平行ストライプ状の
突状が形成され、その周囲に、電荷蓄積膜ＣＳを介在さ
せた状態で閉環状パターンの制御ゲートＣＧａ，ＣＧｂ
が形成れている。この制御ゲートＣＧａ，ＣＧｂの一方
の折り返し端部より、それぞれ幅広の副制御線ＳＣＬ１
またはＳＣＬ２が、互いに平行に配置されている。第１
実施形態では、この副制御線ＳＣＬ１，ＳＣＬ２は、ワ
ード線と同じ導電材料から形成されていたが、ここで
は、副制御線と制御ゲートが同じ導電材料から形成され
ている。突状間の基板表面に奇数番目の副ビット線ＳＢ
Ｌ３，ＳＢＬ５，…が形成され、突状の上面に接した領
域に偶数番目の副ビット線ＳＢＬ２，ＳＢＬ４，…が形
成されている。その他の構成は、第１実施形態と同じで
ある。

【００３９】このメモリセルアレイの形成では、最初
に、第１実施形態とは反転したパターン、すなわち、平
行ストライプパターンを有したマスク層を基板ＳＵＢ上
に形成する。このマスク層を用いて基板をエッチングす
ると、マスク層周囲の基板表面が所定深さだけ掘られ
て、突状が形成される。その後、第１実施形態とほぼ同
様に、導電性サイドウォールの形成、副ビット線ＳＢＬ
１，ＳＢＬ２，…の形成、導電性サイドウォールの追加
エッチングによる制御ゲートＣＧａ，ＣＧｂの形成、絶
縁膜ＩＦの形成、ワード線ＷＬ１，ＷＬ２，…の形成の
諸工程を経て、当該メモリセルアレイを完成させる。た
だし、第２実施形態における導電性サイドウォールの形
成では、導電層を全面に形成した後、副制御線のパター
ンを有したマスク層を導電層上に形成してから、異方性
エッチングを行う。これにより、導電性サイドウォール
と副制御線が連続したパターンが形成される。このマス
ク層は、制御ゲートＣＧａ，ＣＧｂの形成後、絶縁膜Ｉ
Ｆの形成前に除去するか、そのまま最後まで付けていて
もよい。

【００４０】本実施形態では、第１実施形態と同様に、
ビット当たりのセル面積が１Ｆ² と極めて小さく大幅な
ビットコストの低減が図られ、また、製法的にもシンプ
ルで作り易いという利点がある。

【００４１】第３実施形態第１，第２実施形態のメモリセルアレイは、隣接したメ
モリセル間でビット線を共有している、いわゆるＶＧ型
のメモリセルアレイである。このＶＧ型メモリセルアレ
イでは、ワード線の他に、チャネルを制御する制御ゲー
トＣＧａ，ＣＧｂを有することから、制御ゲートの印加
電圧に応じてチャネルを強制的にオフさせるアレイ分割
の制御が可能である。したがって、同一ワード線に接続
されたページ内で、所定のセルおきに並列書き込み動作
が可能となる。しかし、この分割箇所を不規則に設定す
ると、１回の書き込みサイクルで書き込むメモリトラン
ジスタの集合内で、上部メモリトランジスタＭＴｕと下
部メモリトランジスタＭＴｄとが混在してしまう。これ
らのメモリトランジスタＭＴｕとＭＴｄは異なる断面形
状を有するため、素子構造に起因し、あるいはプロセス
上の相違により、素子の電気的または物理的な素子パラ
メータが若干異なる。たとえば、上部メモリトランジス
タＭＴｕと下部メモリトランジスタＭＴｄとでは、チャ
ネル寸法、ゲートの抵抗や容量、電荷蓄積膜構造に差が
あり、同じ印加電圧条件でも、書き込み時間，読み出し
時間および消去時間が若干異なることがある。

【００４２】断面形状が全く同じメモリトランジスタは
２セルに１つであるが、制御ゲートＣＧａ，ＣＧｂが電
気的に接続されている場合、さらに２倍の周期、すなわ
ち４セル（８トランジスタ）に１つを選択して動作させ
る。２セルに１つの選択では、制御ゲートＣＧａ，ＣＧ
ｂを分離する必要があり、また、制御線やビット線の電
圧印加制御が複雑となるからである。以下、このセル選
択方法を含む動作方法を説明する。

【００４３】図１５は、隣接する２セル内におけるメモ
リトランジスタの定義を示す図である。ここで、図１５
の左側に位置する奇数番目のセル内の上部メモリトラン
ジスタＭＴｕをＱ１、下部メモリトランジスタＭＴｄを
Ｑ２と定義する。また、その右側に隣接する偶数番目の
セル内の下部メモリトランジスタＭＴｄをＱ３、上部メ
モリトランジスタＭＴｕをＱ４と定義する。

【００４４】図１６（Ａ）〜図１７（Ｂ）に、メモリト
ランジスタＱ１〜Ｑ４をそれぞれ書き込む時のバイアス
電圧条件を示す。なお、各図における数値はバイアス電
圧値を示し、その単位は〔Ｖ〕である。以下、ビット線
等の電位変化が少ない書き込み手順の例を説明する。

【００４５】メモリトランジスタＱ１に書き込みを行う
場合、図１６（Ａ）に示すように、選択行のワード線Ｗ
Ｌ１に書き込みゲート電圧６Ｖ、他のワード線に０Ｖ、
メモリトランジスタＱ１に隣接したメモリトランジスタ
Ｑ２が接続された副制御線ＳＣＬ１，ＳＣＬ３にチャネ
ル・オン電圧５Ｖ、他の副制御線ＳＣＬ２にチャネル・
オフ電圧０Ｖを印加する。また、メモリトランジスタＱ
１が接続された副ビット線ＳＢＬ１，ＳＢＬ５，…に書
き込みデータに応じて５Ｖまたは０Ｖの値を有した書き
込みドレイン電圧、メモリトランジスタＱ１に隣接した
メモリトランジスタＱ２が接続された副ビット線ＳＢＬ
２，ＳＢＬ６に基準電圧０Ｖを印加する。また、非選択
セルのソース・ドレイン間が同電位に保持されるよう
に、副ビット線ＳＢＬ３とＳＢＬ７には０Ｖ、副ビット
線ＳＢＬ４には隣接した副ビット線ＳＢＬ５と同じ５Ｖ
または０Ｖを印加する。これにより、丸印のメモリトラ
ンジスタＱ１のうちドレインに５Ｖが印加された場合の
み、その電荷蓄積膜にチャネルホットエレクトロン（Ｃ
ＨＥ）が注入される。すなわち、例えば図の左端のセル
で副ビット線ＳＢＬ１に５Ｖが印加されたとすると、ソ
ースとなる副ビット線ＳＢＬ２からチャネルに供給され
た電子がチャネル内を加速され、ドレインとなる副ビッ
ト線ＳＢＬ１側で高いエネルギーを得て、ボトム膜の電
位障壁を越えてメモリトランジスタＱ１の電荷蓄積膜Ｃ
Ｓ内に注入され、蓄積される。このとき、丸印のメモリ
トランジスタＱ１間の３つの非選択セルに対しては、副
制御線ＳＣＬ２に０Ｖを印加し、あるいはソース・ドレ
イン間を０Ｖで同電位に保持することで、これら非選択
セルの誤書き込みが防止されている。また、非選択な行
では、メモリトランジスタＱ１とＱ４でチャネルがオフ
されるので、誤書き込みは一切起こり得ない。図１６
（Ａ）から明らかなように、この書き込み時のビット線
印加電圧は、０Ｖと、５Ｖ／０Ｖとを２回ずつ繰り返し
たものとなり、制御線印加電圧は、５Ｖと０Ｖを交互に
繰り返したものとなる。

【００４６】次に、メモリトランジスタＱ４に書き込み
を行う。この場合、前の状態から副ビット線の電圧関係
をシフトするだけで良い。すなわち、図１６（Ｂ）に示
すように、今まで副ビット線ＳＢＬ４，ＳＢＬ５（およ
びＳＢＬ８）に印加していた書き込みデータ電圧５Ｖま
たは０Ｖを、左に１つシフトして、副ビット線ＳＢＬ
３，ＳＢＬ４，ＳＢＬ７に印加する。同様に、０Ｖを左
に１つシフトする。他のバイアス条件は、図１６（Ａ）
と同じとする。このバイアス条件下、丸印のメモリトラ
ンジスタＱ４のうちドレインに５Ｖが印加された場合の
み、その電荷蓄積膜にＣＨＥが注入される。以上で、段
差の上部に形成されたメモリトランジスタＱ１，Ｑ４の
書き込みが終了する。

【００４７】次に、段差の下部に形成されたメモリトラ
ンジスタＱ２，Ｑ３の書き込みを行うが、どちらを先に
書き込んでも大差はない。ビット線電位シフトの方が、
ビット線電位の反転より電位変化するビット線数が少な
くなる場合、メモリトランジスタＱ２を先に書き込む。
すなわち、この場合、図１７（Ａ）に示すように、今ま
で副ビット線ＳＢＬ３，ＳＢＬ４，ＳＢＬ７（およびＳ
ＢＬ８）に印加していた書き込みデータ電圧５Ｖまたは
０Ｖを、左に１つシフトして、副ビット線ＳＢＬ２，Ｓ
ＢＬ３，ＳＢＬ６，ＳＢＬ７に印加する。同様に、０Ｖ
を左に１つシフトする。また、下部メモリトランジスタ
への書き込みでは、書き込みゲート電圧６Ｖを副制御線
ＳＣＬ１，ＳＣＬ３に印加し、チャネル・オン電圧５Ｖ
をワード線ＷＬ１に印加する。他の副制御線ＳＣＬ２お
よびワード線ＷＬ２は０Ｖで保持する。このバイアス条
件下、丸印のメモリトランジスタＱ２のうちドレインに
５Ｖが印加された場合のみ、その電荷蓄積膜にＣＨＥが
注入される。

【００４８】最後に、メモリトランジスタＱ３に書き込
みを行う。この場合、前の状態から副ビット線の電圧関
係をシフトするだけで良い。すなわち、図１７（Ｂ）に
示すように、今まで副ビット線ＳＢＬ２，ＳＢＬ３，Ｓ
ＢＬ６，ＳＢＬ７に印加していた書き込みデータ電圧５
Ｖまたは０Ｖを、左に１つシフトして、副ビット線ＳＢ
Ｌ１，ＳＢＬ２，ＳＢＬ５，ＳＢＬ６に印加する。同様
に、０Ｖを左に１つシフトする。他のバイアス条件は、
図１７（Ａ）と同じとする。このバイアス条件下、丸印
のメモリトランジスタＱ３のうちドレインに５Ｖが印加
された場合のみ、その電荷蓄積膜にＣＨＥが注入され
る。

【００４９】以上で全体の半分のメモリセルの書き込み
が終了した。他のメモリセルへの書き込みでは、副制御
線の電圧関係を入れ替えて同様に行う。すなわち、副制
御線ＳＣＬ２に５Ｖ，副制御線ＳＣＬ１，ＳＣＬ３に０
Ｖを印加し、他のバイアス条件は図１６（Ａ），（Ｂ）
と同じとしてメモリトランジスタＱ１，Ｑ４の書き込み
を行う。また、副制御線ＳＣＬ２の印加電圧を５Ｖから
６Ｖに切り換え、ワード線ＷＬ１の印加電圧を６Ｖから
５Ｖに切り換えて、他のバイアス条件は図１７（Ａ），
（Ｂ）と同じとしてメモリトランジスタＱ２，Ｑ３の書
き込みを行う。さらに、他の行の書き込みでは、５Ｖま
たは６Ｖを印加するワード線を変えて、以上の動作を繰
り返す。

【００５０】次に、読み出し動作を説明する。読み出し
動作は、書き込み時と電圧値が異なり、ソース・ドレイ
ンの電圧印加方向が書き込み時と反対となる。それ以外
の基本的な手順は書き込み時と同じである。まず、メモ
リトランジスタＱ１を読み出す場合、図１８（Ａ）に示
すように、ワード線ＷＬ１に読み出しゲート電圧２．５
Ｖを印加し、副制御線ＳＣＬ１，ＳＣＬ３にチャネル・
パス電圧５Ｖを印加する。また、読み出し対象のメモリ
トランジスタＱ１から見てドレインとなる副ビット線Ｓ
ＢＬ２，ＳＢＬ６に読み出しドレイン電圧１．５Ｖを印
加する。この副ビット線ＳＢＬ２，ＳＢＬ６のそれぞれ
右隣りの副ビット線ＳＢＬ３，ＳＢＬ７は、余分な電流
が副ビット線ＳＢＬ２，ＳＢＬ６から流れ出すのを防止
するため同じ電圧１．５Ｖで保持する。さらに、読み出
し対象のメモリトランジスタＱ１から見てソースとなる
副ビット線ＳＢＬ１，ＳＢＬ５に基準電圧０Ｖを印加
し、残りの副ビット線ＳＢＬ４およびワード線ＷＬ２も
０Ｖで保持する。この条件下、読み出し対象のメモリト
ランジスタＱ１の記憶データに応じて、このメモリトラ
ンジスタＱ１がオンまたはオフし、オンした場合のみ、
副ビット線ＳＢＬ２，ＳＢＬ６の電流変化が生じる。こ
の電流変化をセンスアンプで検出することにより記憶デ
ータを外部に出力可能な振幅で読み出すことができる。

【００５１】メモリトランジスタＱ４を読み出すとき
は、図１８（Ｂ）のように、副ビット線に印加された
１．５Ｖおよび０Ｖを左に１つだけシフトし、少なくと
も副ビット線ＳＢＬ２，ＳＢＬ６に読み出しドレイン電
圧１．５Ｖを印加して、上記と同様に読み出しを行う。
これにより、メモリトランジスタＱ４の記憶データに応
じた信号が、副ビット線ＳＢＬ２，ＳＢＬ６から外部に
読み出される。

【００５２】メモリトランジスタＱ２を読み出すとき
は、図１９（Ａ）のように、２．５Ｖと５Ｖの印加対象
を図１８（Ａ），（Ｂ）の場合と切り換え、かつ、副ビ
ット線に印加された１．５Ｖおよび０Ｖを左に１つだけ
シフトし、少なくとも副ビット線ＳＢＬ１，ＳＢＬ５に
読み出しドレイン電圧１．５Ｖを印加して、上記と同様
に読み出しを行う。これにより、メモリトランジスタＱ
２の記憶データに応じた信号が、副ビット線ＳＢＬ１，
ＳＢＬ５から外部に読み出される。

【００５３】メモリトランジスタＱ３を読み出すとき
は、図１９（Ｂ）のように、副ビット線に印加された
１．５Ｖおよび０Ｖを左に１つだけシフトし、少なくと
も副ビット線ＳＢＬ３，ＳＢＬ７に読み出しドレイン電
圧１．５Ｖを印加して、上記と同様に読み出しを行う。
これにより、メモリトランジスタＱ３の記憶データに応
じた信号が、副ビット線ＳＢＬ３，ＳＢＬ７から外部に
読み出される。

【００５４】消去は、全ビット一括で行う場合と、上部
メモリトランジスタＱ１とＱ４を一括して消去し、下部
メモリトランジスタＱ２とＱ３とを一括して消去する場
合とがある。なお、その他、４種類のメモリトランジス
タＱ１〜Ｑ４ごとに消去してもよいが、上部メモリトラ
ンジスタ同士、下部メモリトランジスタ同士は消去特性
が殆ど変わらないと考えられ、このような消去は時間が
長いだけで余り利益が得られないので、ここでの説明は
省略する。図２０に全ビットを一括消去する場合のバイ
アス電圧を示す。また、図２１（Ａ）にメモリトランジ
スタＱ１，Ｑ４を対で選択して消去する場合のバイアス
電圧、図２１（Ｂ）にメモリトランジスタＱ２，Ｑ３を
対で選択して消去する場合のバイアス電圧を、それぞれ
示す。

【００５５】図２０の全ビット一括消去の場合は、全ワ
ード線と全副制御線とに負電圧−６Ｖを印加し、全副ビ
ット線に正電圧５Ｖを印加する。これにより、バンド間
トンネル電流に起因したホットホールが全てのメモリト
ランジスタに注入され、全ビットが消去状態となる。す
なわち、ゲート電圧との電位差が１１Ｖ印加された部分
のｎ型不純物領域（副ビット線）表面で反転層が生じ、
この反転層でのブレークダウンにより、蓄積電荷と逆極
性の高エネルギー電荷が生じ、この高エネルギー電荷の
一部を電界により引き寄せて消去対象ビットに対応した
メモリトランジスタの電荷蓄積膜ＣＳに注入する。な
お、他の消去方法としては、高エネルギー電荷を、基板
内部に設けたＰＮ接合で発生させることも可能である。
また、消去対象ビットの組合せに制約があるが、チャネ
ル全面ＦＮトンネリング消去も可能である。

【００５６】メモリトランジスタＱ１，Ｑ４を選択して
消去する場合は、図２１（Ａ）に示すように、全てのワ
ード線に−６Ｖを印加し、少なくとも消去対象Ｑ１，Ｑ
４が接続された奇数番目の副ビット線に５Ｖを印加し、
全ての副制御線は消去禁止電圧０Ｖで保持する。なお、
ここでは、図２１（Ａ）と図２１（Ｂ）とで電圧変化が
必要ないので始めから全ての副ビット線に５Ｖを印加し
ているが、これでも消去禁止はなされるので問題ない。
これにより、バンド間トンネル電流に起因したホットホ
ールがメモリトランジスタＱ１，Ｑ４に注入され、半数
のビットが消去状態となる。メモリトランジスタＱ２，
Ｑ３を選択して残りの半数のビットを消去するには、図
２１（Ｂ）に示すように、副制御線とワード線間で、消
去負電圧−６Ｖと消去禁止電圧０Ｖの印加対象を、図２
１（Ａ）の場合から切り替える。これにより、バンド間
トンネル電流に起因したホットホールがメモリトランジ
スタＱ２，Ｑ３に注入され、残りの半数のビットが消去
状態となる。この図２１（Ａ），（Ｂ）では、上部メモ
リトランジスタＱ１，Ｑ４と、下部メモリトランジスタ
Ｑ２，Ｑ３との間で消去特性に差がある場合、消去パル
スの時間を変えて、閾値電圧が揃った消去が達成でき
る。あるいは、上部メモリトランジスタＱ１，Ｑ４の消
去時と、下部メモリトランジスタＱ２，Ｑ３の消去時
に、例えば消去負電圧−６Ｖを若干異なる電圧値にする
ことで、消去時間を揃えながらも消去後の閾値電圧をほ
ぼ同じレベルにすることが可能である。

【００５７】以上の書き込み，読み出し，消去動作で
は、第１実施形態に係るメモリセルで断面形状が異なる
メモリトランジスタを一括して動作させるため、そのメ
モリトランジスタの構造に起因した特性に合わせた動作
が可能となる。しかも、副ビット線等の電位変化が少な
く制御が容易であるという利点がある。なお、この第３
実施形態では、下部メモリトランジスタが偶数番目の副
ビット線に接続された第１実施形態のメモリセルアレイ
を前提としたが、第２実施形態に係るメモリセルアレイ
のように、下部メモリトランジスタが奇数番目の副ビッ
ト線に接続された場合でも、ほぼ同様な制御により動作
が可能である。

【００５８】第４実施形態第１，第２実施形態では、各メモリセルを２メモリトラ
ンジスタ構成としたが、第４実施形態では、１メモリト
ランジスタ構成のメモリセルを有する。図２２（Ａ）
は、メモリセルがライン溝に形成した１つのメモリトラ
ンジスタと１つのＭＩＳトランジスタからなるメモリセ
ルアレイの断面図である。平面図は図２と同じであり、
この図２２（Ａ）は図２のＡ−Ａ線に沿った断面を示
す。また、図２２（Ｂ）は図２のＢ−Ｂ線に沿った分離
領域の断面図である。

【００５９】制御ゲートＣＧａ，ＣＧｂは、例えば熱酸
化珪素からなる単層のゲート誘電体膜ＧＤを介在させて
ライン溝内の隅に形成され、この制御ゲートＣＧａ，Ｃ
Ｇｂの表面を含む全面に、電荷蓄積膜ＣＳが形成されて
いる。このため、電荷蓄積膜ＣＳは、ゲート間の絶縁膜
としても機能する。単独で絶縁性が不足な場合は、第１
実施形態と同様に、制御ゲートＣＧａ，ＣＧｂ表面を熱
酸化してもよい。その他の構成は、ほぼ第１実施形態と
同様である。ただし、図２２（Ｂ）に示す分離領域に
は、第１実施形態のように電荷蓄積膜ＣＳに代えて形成
された熱酸化膜ＴＯＸがない。これは、制御ゲートＣＧ
ａ，ＣＧｂ直下の誘電体膜が電荷蓄積機能を有しないの
で、この部分で敢えて電荷蓄積膜ＣＳを除去する必要が
ないからである。

【００６０】このメモリセルアレイの製造では、ライン
溝を形成した後、最初に、ゲート誘電体膜ＧＤとドープ
ド多結晶珪素を積層させてエッチバックして制御ゲート
ＣＧａ，ＣＧｂを形成する。このとき、制御ゲートの２
段階エッチングをし、最初の制御ゲート形成時に副ビッ
ト線を形成することは、第１実施形態と同じである。ま
た、最終的に、制御ゲートＣＧａ，ＣＧｂ周囲のゲート
誘電体膜ＧＤはエッチオフされる。必要に応じて制御ゲ
ート表面を熱酸化した後、電荷蓄積膜ＣＳを全面に形成
し、その後、ワード線を形成する。

【００６１】図２３（Ａ）に、突条に形成した１メモリ
トランジスタ型のメモリセルアレイの図２のＡ−Ａ線に
沿った断面図を示す。また、図２３（Ｂ）に、そのＢ−
Ｂ線に沿った断面図を示す。この場合も、上記と基本的
な構造、製造方法は同じである、ここでの説明は省略す
る。

【００６２】第４実施形態に係るメモリセルアレイの製
造方法では、電荷蓄積膜ＣＳの部分エッチングと熱酸化
膜ＴＯＸの形成が不要で、さらに工程が簡略化されてい
る。また、ＭＩＳトランジスタは可変閾値素子ではない
ので、いわゆるソースサイド注入書き込みにより、書き
込み効率の向上を図ることができる。なお、第１，第２
実施形態でも、可変閾値素子の閾値に適合したサイドゲ
ート電圧制御を行うと、ソースサイド注入の実現は可能
である。

【００６３】第５実施形態第５実施形態は、第３実施形態で示した動作が好適なメ
モリセルアレイの配線階層構造と、その制御方法を示
す。図２４は、このメモリセルアレイの回路図である。
メモリセルアレイ構成自体は、ここでは第１実施形態と
同じものを用いている。

【００６４】奇数番目の副制御線ＳＣＬ１，ＳＣＬ３，
…は、セレクトトランジスタＱｏを介して、列方向に配
置された主制御線ＭＳＬｏに接続されている。また、偶
数番目の副制御線ＳＣＬ２，ＳＣＬ４…は、セレクトト
ランジスタＱｅを介して、主制御線ＭＳＬｅに接続され
ている。セレクトトランジスタＱｏは、選択ゲート線Ｓ
Ｇｏにより一括して制御され、セレクトトランジスタＱ
ｅは、選択ゲート線ＳＧｅにより一括して制御される。

【００６５】偶数番目の各副ビット線ＳＢＬ2n (n=1,2,
…) は、セレクトトランジスタＱａを介して左隣りの奇
数番目の副ビット線ＳＢＬ2n-1と相互接続が可能となっ
ている。また、偶数番目の各副ビット線ＳＢＬ2nは、セ
レクトトランジスタＱｂを介して右隣りの奇数番目の副
ビット線ＳＢＬ2n+1と相互接続が可能となっている。奇
数番目の副ビット線ＳＢＬ2n-1は、セレクトトランジス
タＱｃを介して上層配線層（主ビット線）ＭＢＬ１，Ｍ
ＢＬ２，ＭＢＬ３，ＭＢＬ４，…の何れかに順番に接続
されている。主ビット線は、メモリセルアレイ内で、列
方向に長い並行ストライプ状に配置されている。セレク
トトランジスタＱａは、選択信号ＳＥＬにより一括して
制御され、セレクトトランジスタＱｂは、選択信号の反
転信号ＳＥＬ＿により一括して制御される。セレクトト
ランジスタＱｃは、選択ゲート線ＳＧｃにより一括して
制御される。

【００６６】このような配線構造では、たとえばワード
線３２本、副ビット線６４本を有したサブアレイ単位ご
とに、副ビット線および副制御線が分離され、上記した
主制御線ＭＣＬｏと主制御線ＭＣＬｅが１本ずつ設けら
れている。列方向のサブアレイ単位数に対応した複数の
主制御線ＭＣＬｏが、共通制御線ＣＣＬｏに接続されて
いる。同様に、複数の主制御線ＭＣＬｅが、共通制御線
ＣＣＬｅに接続されている。共通制御線に接続された複
数のサブアレイのうち特定のサブアレイが接続された選
択ゲート線ＳＧｏ，ＳＧｅ，ＳＧｃを活性化し、他の選
択ゲート線を非活性とすることにより、サブアレイの選
択がなされる。共通制御線ＣＣＬｏ，ＣＣＬｅは、たと
えば主ビット線と同じ階層の金属配線層から構成され、
メモリセルアレイの外側に配置されている。このため、
本実施形態に係るメモリセルアレイにおいては、行方向
の金属配線ピッチが緩和され、この金属配線ピッチによ
ってメモリセルの寸法が制約されることがない。

【００６７】以下、このようなメモリセルアレイ構造
で、例えば第３実施形態に示した書き込み動作を行う場
合を中心に、その選択制御を説明する。

【００６８】メモリトランジスタＱ１，Ｑ４の書き込み
時には、チャネル・オン電圧５Ｖを共通制御線ＣＣＬｏ
に、基準電圧０Ｖを共通制御線ＣＣＬｅに予め印加して
おく。また、メモリトランジスタＱ２，Ｑ３の書き込み
時には、書き込みゲート電圧６Ｖを共通制御線ＣＣＬｏ
に、基準電圧０Ｖを共通制御線ＣＣＬｅに予め印加して
おく。また、主ビット線には、例えばメモリトランジス
タＱ１〜Ｑ４の何れを書き込むかに応じて５Ｖ／０Ｖ，
または、０Ｖを交互に予め印加しておく。例えばメモリ
トランジスタＱ１またはＱ３の書き込み時には、主ビッ
ト線ＭＢＬ１，ＭＢＬ２，ＭＢＬ３，ＭＢＬ４の各印加
電圧は、それぞれ５Ｖ／０Ｖ，０Ｖ，５Ｖ／０Ｖ，０Ｖ
となり、メモリトランジスタＱ２，Ｑ４の書き込み時に
は、主ビット線ＭＢＬ１，ＭＢＬ２，ＭＢＬ３，ＭＢＬ
４の各印加電圧は、それぞれ０Ｖ，５Ｖ／０Ｖ，０Ｖ，
５Ｖ／０Ｖとなる。

【００６９】動作させたいサブアレイの選択ゲート線Ｓ
Ｇｏ，ＳＧｅ，ＳＧｃを共に活性化してセレクトトラン
ジスタＱｏ，Ｑｅ，Ｑｃを共にオンさせ、チャネル・オ
ン電圧５Ｖまたは書き込みゲート電圧６Ｖを奇数番目の
副制御線ＳＣＬ１，ＳＣＬ３，…に伝達し、基準電圧０
Ｖを偶数番目の副制御線ＳＣＬ２，ＳＣＬ４，…に伝達
する。

【００７０】選択信号ＳＥＬと、その反転信号ＳＥＬ＿
を、何れのメモリトランジスタに書き込むかに応じて一
方のみ活性化する。たとえば、メモリトランジスタＱ１
またはＱ２に書き込みを行う場合は、反転信号ＳＥＬ＿
を活性化してセレクトトランジスタＱｂ側をオンし、奇
数番目の副ビット線に伝達されていた主ビット線の印加
電圧を、その左隣りの偶数番目の副ビット線にも伝達す
る。これにより、メモリトランジスタＱ１に書き込む場
合、副ビット線ＳＢＬ１〜ＳＢＬ８の電圧値が、それぞ
れ順に、５Ｖ／０Ｖ，０Ｖ，０Ｖ，５Ｖ／０Ｖ，５Ｖ／
０Ｖ，０Ｖ，０Ｖ，５Ｖ／０Ｖとなる。また、メモリト
ランジスタＱ２に書き込む場合、副ビット線ＳＢＬ１〜
ＳＢＬ８の電圧値が、それぞれ順に、０Ｖ，５Ｖ／０
Ｖ，５Ｖ／０Ｖ，０Ｖ，０Ｖ，５Ｖ／０Ｖ，５Ｖ／０
Ｖ，０Ｖとなる。

【００７１】一方、メモリトランジスタＱ３，Ｑ４に書
き込む場合、選択信号ＳＥＬを活性化してセレクトトラ
ンジスタＱａ側をオンし、奇数番目の副ビット線に伝達
されていた主ビット線の印加電圧を、その右隣りの偶数
番目の副ビット線にも伝達する。これにより、メモリト
ランジスタＱ３に書き込む場合、副ビット線ＳＢＬ１〜
ＳＢＬ８の電圧値が、それぞれ順に、５Ｖ／０Ｖ，５Ｖ
／０Ｖ，０Ｖ，０Ｖ，５Ｖ／０Ｖ，５Ｖ／０Ｖ，０Ｖ，
０Ｖとなる。また、メモリトランジスタＱ４に書き込む
場合、副ビット線ＳＢＬ１〜ＳＢＬ８の電圧値が、それ
ぞれ順に、０Ｖ，０Ｖ，５Ｖ／０Ｖ，５Ｖ／０Ｖ，０
Ｖ，０Ｖ，５Ｖ／０Ｖ，５Ｖ／０Ｖとなる。

【００７２】読み出し動作は、各主ビット線および共通
制御線に印加する電圧値と、ソース・ドレインの電圧印
加方向が書き込み時と異なるので、それに合わせた制御
が必要となる。ただし、基本的な選択動作は書き込み時
と共通するので、ここでの説明は省略する。また、消去
動作では、主ビット線全てに５Ｖを印加してセレクトト
ランジスタＱａ，Ｑｂを一斉にオンさせる。一括消去の
場合は、２つの共通制御線と全てのワード線に−６Ｖを
印加する。下部メモリトランジスタと上部トランジスタ
に分けて消去する場合は、それに応じて共通制御線か全
てのワード線の一方のみに−６Ｖを印加する。

【００７３】なお、第３実施形態では、Ｑ１→Ｑ４→Ｑ
２→Ｑ３の順に書き込みを行う場合を説明したが、これ
は共通制御線の電位変化が少ない点で好ましい一つの例
である。これに対し、主ビット線の電位変化が少ない点
で好ましい例として、例えばＱ１→Ｑ３→Ｑ２→Ｑ４の
順に書き込みを行ってもよい。本発明において、何れに
しても書き込みの順序は任意である。

【００７４】第６実施形態第３，第５実施形態に示す８ビットごとの書き込みまた
は読み出しの動作は、第１，第２実施形態のメモリセル
構造以外でも可能である。すなわち、本発明のメモリセ
ルは、一方のメモリゲート電極が段差に形成され、か
つ、製造過程で隣接セルのメモリゲート電極と導通して
しまう導電性サイドウォールからなる場合に好ましい。
この段差は、半導体基板の表面段差でなくともよい。

【００７５】第６実施形態では、このような半導体基板
以外の段差の例としてビット配線層の段差を有し、その
側壁に対し形成された導電性サイドウォールを有したメ
モリセル構造例を示す。図２５は、第６実施形態に係る
メモリセルアレイの一部の平面図である。図２６（Ａ）
は、図２５のＡ−Ａ線に沿った断面図であり、図２６
（Ｂ）は、その等価回路図である。また、図２７（Ａ）
は図２５のＢ−Ｂ線に沿った断面図、図２７（Ｂ）は図
２５のＣ−Ｃ線に沿った断面図、図２７（Ｃ）は図２５
のＤ−Ｄ線に沿った断面図である。

【００７６】ｎ型不純物がドープされたソース・ドレイ
ン領域Ｓ／Ｄｏ，Ｓ／Ｄｅが、ｐ型シリコンウエハなど
の半導体基板ＳＵＢ内で列方向に長い並行ストライプ状
に形成されている。このうち、偶数番目のソース・ドレ
イン領域Ｓ／Ｄｅの上に接して、ドープド多結晶珪素ま
たはドープド非晶質珪素からなる導電層（ビット線ＢＬ
２，（ＢＬ４），…）が形成されている。後述するよう
に、偶数番目のソース・ドレイン領域Ｓ／Ｄｅは、ビッ
ト線ＢＬ２，（ＢＬ４），…を固相拡散源とするｎ型不
純物の熱拡散により形成される。また、この導電層の表
面は、熱酸化により形成された酸化膜ＯＸ１により覆わ
れている。その一方、奇数番目のソース・ドレイン領域
Ｓ／Ｄｏ上には導電層が形成されていない。奇数番目の
ソース・ドレイン領域Ｓ／Ｄｏは、図示しない上層の配
線層とともにビット線ＢＬ１，ＢＬ３，…を構成する。

【００７７】図２６（Ｂ）に示すように、このように構
成され隣接するビット線間に、列方向に長い制御線をゲ
ートとするメモリトランジスタＭＴａと、行方向に長い
ワード線をゲートとするメモリトランジスタＭＴｂとが
縦続接続されている。

【００７８】偶数番面のビット線をなす導電層表面の酸
化膜ＯＸ１の表面上、および、その周囲の半導体表面上
に、ボトム膜，中間の主電荷蓄積膜およびトップ膜から
なる３層構造の電荷蓄積膜ＣＨＳが形成されている。制
御線ＣＬ１，ＣＬ２をなす導電性サイドウォールＳＷ１
は、電荷蓄積膜ＣＨＳを介在させた状態で導電層ＢＬ２
の両側面に対し形成されている。導電性サイドウォール
ＳＷ１の表面に、熱酸化法により形成された酸化膜ＯＸ
２が形成されている。導電性サイドウォールＳＷ１の外
側に、それぞれもう１つ導電性サイドウォールＳＷ２が
形成されている。２つの導電性サイドウォールＳＷ１，
ＳＷ２の底面が、ソース・ドレイン領域Ｓ／ＤｏとＳ／
Ｄｅとの間のｐ型半導体領域（チャネル形成領域）に対
し、電荷蓄積膜ＣＨＳを挟んで対面している。また、２
つの導電性サイドウォールＳＷ１，ＳＷ２間は、酸化膜
ＯＸ２により絶縁されている。

【００７９】外側の導電性サイドウォールＳＷ２は、図
２５に示すようにセル間で分断され、行方向に長い並行
ストライプ状に配置されたワード線ＷＬ１，ＷＬ２，Ｗ
Ｌ３…の何れかに電気的に接続されている。

【００８０】このワード線ＷＬ１，ＷＬ２，ＷＬ３…の
離間スペースの下方領域において、行方向に長い平行ス
トライプ状の誘電体分離層ＩＳＯが形成されている。誘
電体分離層ＩＳＯは、ＬＯＣＯＳ(Local Oxidation of
Silicon)法、ＳＴＩ(ShallowTrench Isolation)法ある
いはフィールドアイソレーション(Field Isolation)法
の何れかによって形成される。ここでは、ＳＴＩ法が採
用され、数１０ｎｍ程度の厚さの誘電体膜（誘電体分離
層ＩＳＯ）が基板ＳＵＢ表面に埋め込むように形成され
ている。この誘電体分離層ＩＳＯは、奇数番目のソース
・ドレイン領域Ｓ／Ｄｏ部分で行方向に分離されてい
る。この誘電体分離層ＩＳＯは、図２７（Ａ）に示すよ
うに、列方向に隣接するセル間の境界領域でチャネルが
出来ないようにするとともに、隣接するセルのチャネル
間の電気的干渉を防止する。また、その上を交差するビ
ット線ＢＬ２や制御線ＣＬ１，ＣＬ２の、この部分での
基板との容量を低減する。さらに、図２７（Ｂ），
（Ｃ）に示すように、チャネル幅Ｗを規定する役目もあ
る。

【００８１】ワード線ＷＬ１，ＷＬ２，ＷＬ３…のそれ
ぞれは、その幅方向両側に導電性サイドウォールＳＷ３
を備える。このサイドウォールＳＷ３を設けた理由は、
次の通りである。列方向のセルサイズを最小にするに
は、誘電体分離層ＩＳＯのラインとスペース、ワード線
ＷＬのラインとスペースを、ともにフォトリソグラフィ
の解像限界等で決まる最小線幅Ｆで形成することが望ま
しい。その場合、必然的に、誘電体分離層ＩＳＯ間のチ
ャネル幅Ｗは、ワード線ＷＬの幅とほぼ一致し、両者の
間に合わせ余裕がとれなくなる。したがって、チャネル
形成領域に対し、ワード線が幅方向にずれると、とくに
図２７（Ｃ）に示すメモリトランジスタＭＴｂにおい
て、チャネル形成領域の一部でワード線ＷＬ３に重なら
ない領域ができてしまう。この領域はワード線ＷＬ３に
よる電界の支配を受けないため、ソースとドレイン間の
リークパスとなり、その結果、チャネルをオフ状態にす
ることができなくなる。とくに、ワード線ＷＬ３が幅方
向にずれることによって、チャネル形成領域上の電荷蓄
積膜ＣＨＳの端部にホットエレクトロンが注入されない
領域が出来る。ところがホットホール注入を用いて消去
を行う場合、この記憶部端は制御ゲートの電界支配下に
あるためホットホールが注入され、その端部のしきい値
電圧のみが大きく低下し、そこを通してリーク電流が増
大してしまう。また、ワード線ＷＬ３の位置ずれによっ
て実効的なチャネル幅が減少するという問題がある。ワ
ード線幅の減少は読み出し電流の低下につながり、リー
ク電流の増大と相まって、読み出し信号のＳ／Ｎ比の低
下を加速するという不利益をともなう。本実施形態で
は、ワード線ＷＬ１，ＷＬ２，ＷＬ３，…の側面に、ワ
ード線の幅を実質的に拡張するサイドウォールＳＷ３を
設けることにより、ワード線を最小線幅Ｆで形成しなが
らも上記したリークパスの形成およびチャネル幅の減少
を防止している。なお、この目的を達成するために、サ
イドウォールＳＷ３の幅はフォトリソグラフィの合わせ
余裕と同じか、それ以上必要である。

【００８２】このメモリセル構造では、サイドウォール
ＳＷ１がビット線ＢＬ２の周囲で繋がるため、その点
で、基板突条を有した第２実施形態と共通する。したが
って、書き込み，読み出しおよび消去動作は、第３，第
５実施形態と同様に行うことができる。

【００８３】つぎに、メモリセルの製造方法を、図２８
（Ａ）から図３０（Ｂ）に示す断面図を参照しながら説
明する。まず、基板ＳＵＢ上に、図２５に示すように、
行方向に長い平行ストライプ状の誘電体分離層ＩＳＯを
形成する。誘電体分離層ＩＳＯ上および誘電体分離層Ｉ
ＳＯ間の半導体上の全面に、図２８（Ａ）に示すよう
に、パッド膜ＰＡＤ，酸化阻止膜ＯＳおよび主膜ＭＳか
らなる犠牲層ＳＦを形成する。酸化阻止膜ＯＳは酸化さ
れにくい緻密な膜であり、たとえば窒化珪素からなる。
その下のパッド膜ＰＡＤは、酸化阻止膜ＯＳの基板ＳＵ
Ｂに対する密着性向上および応力緩和を目的として必要
に応じて形成される薄い膜であり、たとえば二酸化珪素
からなる。犠牲層ＳＦの主膜ＭＳは、酸化阻止膜ＯＳに
対してエッチング時の選択性が高い材料の膜、たとえば
二酸化珪素からなり、その膜厚はビット線の高さに応じ
て決められる。この犠牲層ＳＦをレジスト等をマスクに
パターンニングし、列方向に長い平行ストライプ状の開
口部を形成する。この開口部内に、その長手方向に沿っ
て誘電体分離層ＩＳＯと半導体基板領域とが交互に並ん
で露出する。

【００８４】ｎ型不純物が高濃度にドープされた多結晶
珪素を厚く堆積し、これを表面から研磨またはエッチバ
ックすることにより、これを犠牲層ＳＦ表面で分離す
る。これにより、図２８（Ｂ）に示すように、犠牲層Ｓ
Ｆの開口部に埋め込まれた偶数番目のビット線ＢＬ
２（，ＢＬ４，…）が形成される。

【００８５】犠牲層ＳＦの主膜ＭＳを選択的に除去した
後、図２８（Ｃ）に示すように、ビット線ＢＬ２の表面
を熱酸化して酸化膜ＯＸ１を形成する。酸化膜ＯＸ１と
酸化阻止膜ＯＳの膜厚を最適化することにより、酸化阻
止膜ＯＳの端面側でも酸化が十分に進み、十分な厚さの
酸化膜ＯＸ１によりビット線ＢＬ２の表面を完全に覆う
ことができる。また、この加熱工程で、ビット線ＢＬ２
を構成する多結晶珪素を固相拡散源としてＮ型不純物が
半導体基板の表面領域に拡散し、その結果、ソース・ド
レイン領域Ｓ／Ｄｅが形成される。なお、この拡散のみ
ではソース・ドレイン領域Ｓ／Ｄｅの深さおよび不純物
濃度が不十分な場合は、追加の加熱をするか、あるい
は、先の図２８（Ａ）の工程で、開口部を通したイオン
注入により必要な量のｎ型不純物を予め半導体活性領域
に導入しておくとよい。

【００８６】酸化阻止膜ＯＳおよびパッド膜ＰＡＤを順
次除去し、図２９（Ａ）に示すように、表出した半導体
基板領域と酸化膜ＯＸ１の表面とを含む全面に、電荷蓄
積膜ＣＨＳを形成する。なお、電荷蓄積膜ＣＨＳが３層
構造でボトム膜を熱酸化により形成する場合は、ボトム
膜は半導体基板の表面にのみ形成される。

【００８７】不純物が十分にドープされた多結晶珪素を
厚く堆積し、これをエッチバックする。これにより、図
２９（Ｂ）に示すように、制御線ＣＬ１，ＣＬ２として
機能する導電性サイドウォールＳＷ１が、ビット線ＢＬ
２の両側面に対し誘電体膜ＯＸ１，ＣＨＳを介在させた
状態で形成される。このときの不純物が十分にドープさ
れた多結晶珪素の厚さは、制御線ＣＬ１，ＣＬ２の幅を
決めるので厳密に制御される。

【００８８】図３０（Ａ）に示すように、導電性サイド
ウォールＳＷ１の表面を熱酸化して、酸化膜ＯＸ２を形
成する。また、不純物が十分にドープされた多結晶珪素
を厚く堆積し、これをエッチバックする。これにより、
図３０（Ｂ）に示すように、導電性サイドウォールＳＷ
２が、導電性サイドウォールＳＷ１の外側に酸化膜ＯＸ
２介在させた状態で形成される。これら２つのサイドウ
ォールＳＷ１，ＳＷ２およびビット線ＢＬ２をマスクと
したイオン注入を行い、奇数番目のソース・ドレイン領
域Ｓ／Ｄｏを基板ＳＵＢ内に形成する。

【００８９】最後に、ワード線を形成する。すなわち、
多結晶珪素を厚く堆積して、これを図２５に示すように
行方向に長い並行ストライプ状にパターンニングする。
このとき、同じ多結晶珪素からなり列方向に長いストラ
イプ状の導電性サイドウォールＳＷ２が等間隔でセルご
とに分断される。続いて、再度、多結晶珪素を堆積して
エッチバックし、ワード線の側面にサイドウォールＳＷ
３を形成する。以上により、メモリセルの基本構造が完
成する。その後、必要な工程を経て当該不揮発性メモリ
を完成させる。

【００９０】つぎに、以上述べてきた第１，第２，第６
実施形態に係るメモリセル構造の、従来技術を示す前記
論文に記載されたメモリセル構造に対する利点を説明す
る。なお、以下の説明では、上記論文に記載された断面
構造において制御ゲートを２つのサイドウォールに分割
した場合を比較例とする。図３１（Ａ）は、上記論文に
記載されたセルの断面構造において、さらに制御ゲート
を２つに分割した場合の行方向に沿った断面図である。
図３１（Ｂ）は２メモリセルを中心に描いた平面図であ
る。

【００９１】この比較例のメモリセルは、２つのメモリ
トランジスタＭＴａ，ＭＴｂを含む点で本発明の第１，
第２，第６実施形態のメモリセルと共通している。

【００９２】ただし、比較例のメモリセルは、ワード線
ＷＬに接続されるワードゲートＷＧを有し、その側面に
電荷蓄積膜ＣＳＦを介在させた状態でサイドウォール状
の制御ゲートＣＧ１，ＣＧ２，ＣＧ３を形成している点
で、本実施形態のメモリセルと構造上、大きく異なる。
制御ゲートＣＧ１，ＣＧ２，ＣＧ３は列方向に長く形成
する必要から、少なくとも、その形成時に必要な段差を
提供するワードゲートＷＧも列方向に長い平行ストライ
プ状に形成する必要がある。しかし、その一方で、ワー
ド線ＷＬ間を電気的に分離するためには、ストライプ状
のワードゲートＷＧを各セルごとの孤立パターンに分断
する必要がある。以上の点は、セル構造上明らかであ
る。

【００９３】以下、比較例のセル構造から予想される製
造方法を、順を追って簡潔に述べる。まず、単層の誘電
体膜ＤＦとワードゲートＷＧとなる導電膜を基板ＳＵＢ
上に積層させ、これらをパターンニングして列方向に長
い平行ストライプ状のパターンを形成する。このパター
ン表面および基板ＳＵＢ表面を含む全面に、ＯＮＯ膜か
らなる電荷蓄積膜ＣＳＦを形成する。この状態で、ワー
ドゲートＷＧとなる導電層間を埋め込むように不純物が
ドープされた多結晶珪素を厚く堆積し、これを異方性の
強い条件でエッチバックする。その結果、ワードゲート
ＷＧとなる導電層の両側面に電荷蓄積膜ＣＳＦを介在さ
せた状態で多結晶珪素からなるサイドウォールが、制御
ゲートＣＧ１，ＣＧ１，ＣＧ２，ＣＧ２，ＣＧ３，ＣＧ
３，…として形成される。多結晶珪素からなるサイドウ
ォール（ポリサイドウォール）の表面を熱酸化法により
酸化した後、ポリサイドウォールおよびワードゲートＷ
Ｇとなる導電層をマスクとし、かつポリサイドウォール
間の電荷蓄積膜ＣＳＦをスルー膜としたイオン注入によ
り、ポリサイドウォール間の基板表面領域にｎ型不純物
を導入しソース・ドレイン領域Ｓ／Ｄを形成する。その
後、ポリサイドウォール間のスペースを二酸化珪素など
の誘電体で埋め込んだ後、研磨またはエッチバックによ
り、その表面高さがほぼワードゲートＷＧとなる導電層
の高さと等しくなるように誘電体の表面を平坦化する。
この平坦化は、ワードゲートＷＧとなる導電層表面が露
出するが、ポリサイドウォール表面は熱酸化膜の存在に
より露出しない程度で止める。続いて、平坦化面上にワ
ード線ＷＬとなる導電物質を堆積し、その上に行方向に
長い平行ストライプ状のレジストを形成する。レジスト
をマスクとして導電体をエッチングしワード線ＷＬ間を
分離する。また、連続してワード線ＷＬ間の下地に露出
した導電層をエッチングにより分断する。これにより、
ワードゲートＷＧがセルごとに孤立したパターンにて形
成される。

【００９４】この比較例の第１の問題は、ワードゲート
ＷＧにより制御されるＭＯＳトランジスタを有し、その
分、セル面積が大きいことである。たとえば、ソース・
ドレイン領域Ｓ／Ｄの幅をプロセスの最小寸法Ｆとした
場合、メモリセルの行方向の寸法が３Ｆ程度となり、メ
モリセル面積は約６Ｆ² となる。

【００９５】これに対し、前記した第１，第２実施形態
では、基板段差に３次元的にメモリトランジスタを配置
したため、前記したようにメモリセルが約２Ｆ² とな
り、比較例の１／３のメモリセル面積となった。第４実
施形態で示した１ビット／セル記憶の場合でもビット当
たりのセル面積は、比較例が３Ｆ² であるのに対し、２
Ｆ² と５割削減となる。また、この第６実施形態では、
制御線ＣＬ１，ＣＬ２がサイドウォールからなるため更
にメモリセル面積が削減された。すなわち、ソース・ド
レイン領域Ｓ／Ｄの幅をＦとした同じ仮定の下、メモリ
セルが約４Ｆ² （＝２Ｆ×２Ｆ）となり、比較例よりメ
モリセル面積が３割以上削減された。

【００９６】比較例の第２の問題は、ワードゲートＷＧ
となる導電層をセルごとのパターンに分断する際に多結
晶珪素の残渣が生じやすいことである。すなわち、前記
したようにワードゲートＷＧとなる導電層の断面が台形
状であることに起因して、これを分断する際には逆テー
パ状の側面を有した穴を掘ることとなり、その結果、表
面の開口部から見て影となる部分の最も奥まった箇所、
すなわち図３１（Ｂ）に示すように側面の下辺に沿った
部分に筋状に多結晶珪素が残りやすい。このような多結
晶珪素の残渣は、ワードゲートＷＧ間を電気的にショー
トさせるため、このメモリセルアレイはワード線ショー
ト不良となる。

【００９７】第１，第２，第４実施形態に係るセル構造
においては、ワード線の加工時に、その導電材料は、制
御ゲートＣＧａ，ＣＧｂとなる導電性サイドウォールの
形状を反映した下地上でエッチングされる。また、この
第６実施形態では、図２５（Ａ）に示すように、セル間
で分離されたサイドウォールＳＷ２が、他のサイドウォ
ールでＳＷ１の側面に対し配置されており、さらに導電
物質が残り難い。サイドウォールの外側面は、形成する
対象面の傾斜より緩やかとなる傾向があるからである。
このように本発明の実施形態に係る何れのセル構造で
も、制御ゲートまたは制御線の側面の下部付近に導電物
質が残り難いという利点がある。

【００９８】比較例の第３の問題点は、第１，第２実施
形態のように分離領域で電荷蓄積膜が除去されていな
い、第６実施形態のように誘電体分離層ＩＳＯを有して
いないという理由から、書き換え動作を何度も繰り返す
うちに記憶部に隣接した電荷蓄積膜ＣＳＦの領域に電荷
が定常的に溜まりやすくなることである。とくに書き換
え動作で注入だけが行われる電荷、たとえば消去のため
に注入される逆極性の電荷（正孔）は、注入だけされて
意図的に引き抜かれることがないため、この領域に徐々
に留まりやすい。その結果、チャネルの外側にリークパ
スができやすくなる。図３１（Ｂ）は、この電荷の残留
領域とリークパスの方向を示す。

【００９９】第１，第２実施形態では、電荷蓄積膜が除
去され代わりに熱酸化膜ＴＯＸが存在し、第４実施形態
では単層のゲート誘電体膜ＧＤが存在する。したがっ
て、電荷そのものが溜まることがない。また、第６実施
形態では、図２７（Ｂ），（Ｃ）においてチャネル形成
領域ＣＨ上に接した電荷蓄積膜ＣＨＳの部分が電荷蓄積
部となるが、その隣接領域は誘電体分離層ＩＳＯ上に位
置する。したがって、この場合、仮に隣接領域に電荷が
定常的に溜まることがあっても、その下方領域が絶縁化
されているため、その電荷によってリークパスが生じな
いという利点がある。

【０１００】その他、第６実施形態では、サイドウォー
ルＳＷ１の形成時に段差を提供する層が導電物質（たと
えばドープド多結晶珪素）からなり、かつ、偶数番目の
ソース・ドレイン領域Ｓ／Ｄｅ上に接している。したが
って、これらから構成される偶数番目のビット線ＢＬ２
の配線抵抗が小さいという利点がある。また、他の奇数
番目のソース・ドレイン領域Ｓ／Ｄｏは、上層の配線層
に接続されるが、この配線ピッチがセルの配置ピッチの
２倍に緩和される。

【０１０１】なお、第６実施形態では、この配線抵抗低
減や配線ピッチの緩和の恩恵を受けないが、段差を提供
する手段に関する変更が可能である。たとえば、サイド
ウォールＳＷ１を形成する際に段差を提供する層は、多
結晶珪素に限らず非晶質珪素、その他の導電体から構成
することもでき、また誘電体から構成することも可能で
ある。その場合、誘電体分離層ＩＳＯの下に偶数番目の
ソース・ドレイン領域Ｓ／Ｄｅを埋め込んで形成する
か、誘電体分離層ＩＳＯをソース・ドレイン領域Ｓ／Ｄ
ｅ上で分離させる必要がある。

【０１０２】また、図２９（Ｂ）の工程において、多結
晶珪素のエッチング時に、電荷蓄積膜ＣＨＳのトップ膜
が多少エッチングされてしまうことがあるが、そのエッ
チング分を補完するため、図３０（Ａ）の酸化膜ＯＸ２
の形成の前後で、薄い酸化膜をＣＶＤにより全面に形成
してもよい。あるいは、図２９（Ｂ）の工程において、
多結晶珪素のエッチングに続いて電荷蓄積膜ＣＨＳをエ
ッチングし、再度、電荷蓄積膜ＣＨＳを形成してもよ
い。なお、ビット線ＢＬ２と制御線ＣＬ１またはＣＬ２
との絶縁性が十分であれば、酸化膜ＯＸ１は必ずしも形
成する必要がない。

【０１０３】その他、第１〜第６実施形態では、本発明
の技術的思想の範囲内で種々の改変が可能である。たと
えば、メモリトランジスタはＭＯＮＯＳ型に限定されな
い。メモリトランジスタをＭＮＯＳ型とするために、電
荷蓄積膜ＣＨＳをボトム膜と窒化膜との２層としてもよ
い。電荷蓄積手段は、誘電体膜を積層する際に積層膜内
に離散的に発生する電荷トラップに限定されず、積層膜
内に埋め込んだ小粒径のシリコン微結晶であってもよ
い。また、第６実施形態においては、電荷蓄積手段を電
荷蓄積膜内に埋め込まれた多結晶珪素の層から構成し
て、メモリトランジスタをＦＧ型としてもよい。この場
合、電荷蓄積膜を、２つのメモリトランジスタＭＴａ，
ＭＴｂで共有できず、また、セル間でも分離する必要が
ある。

【０１０４】

【発明の効果】本発明に係る不揮発性半導体メモリ装置
によれば、従来例のセルには存在したＭＯＳトランジス
タが省略され、メモリセル面積が小さくできる。特に２
つのメモリトランジスタを３次元的に配置しているの
で、セル面積の縮小幅は今までになく大きい。また、ワ
ードゲート電極とワード線を接続する工程が不要であ
る。ワード線の加工時に導電物質の残渣が発生しないこ
とから、電極間ショート不良の発生が防止されている。

【０１０５】本発明に係る不揮発性半導体メモリ装置の
動作方法によれば、制御ゲートが隣接メモリセル列同士
で電気的に接続されることを積極的に利用している。し
かも、同じ断面形状を有するメモリトランジスタを一括
して動作させながらも、その電圧印加制御がシンプルで
あり、そのための周辺回路の構成も簡素化できる。ま
た、断面形状やプロセスの違いによるメモリトランジス
タ間の動作速度の違い等を是正することができ、動作信
頼性が高い。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るメモリセルアレイ
の一部の等価回路図である。

【図２】本発明の第１実施形態に係るメモリセルアレイ
の一部の平面図である。

【図３】本発明の第１実施形態に係り、図２のＡ−Ａ線
に沿った断面図である。

【図４】本発明の第１実施形態に係り、図２のＢ−Ｂ線
に沿った断面図である。

【図５】（Ａ），（Ｂ）は、第１実施形態に係る不揮発
性メモリの製造において、ライン溝の形成後を示す断面
図である。

【図６】（Ａ），（Ｂ）は、第１実施形態に係る不揮発
性メモリの製造において、熱酸化膜の形成後を示す断面
図である。

【図７】（Ａ），（Ｂ）は、第１実施形態に係る不揮発
性メモリの製造において、１ｓｔ多結晶珪素の堆積後の
断面図である。

【図８】（Ａ），（Ｂ）は、第１実施形態に係る不揮発
性メモリの製造において、導電性サイドウォールの形成
後を示す断面図である。

【図９】（Ａ），（Ｂ）は、第１実施形態に係る不揮発
性メモリの製造において、副ビット線の形成後の断面図
である。

【図１０】（Ａ），（Ｂ）は、第１実施形態に係る不揮
発性メモリの製造において、ゲート間の絶縁膜の形成後
の断面図である。

【図１１】本発明の第２実施形態に係るメモリセルアレ
イの一部の等価回路図である。

【図１２】本発明の第２実施形態に係るメモリセルアレ
イの一部の平面図である。

【図１３】本発明の第２実施形態に係り、図１２のＡ−
Ａ線に沿った断面図である。

【図１４】本発明の第２実施形態に係り、図１２のＢ−
Ｂ線に沿った断面図である。

【図１５】本発明の第３実施形態の説明で用いたメモリ
トランジスタの定義を示す図である。

【図１６】（Ａ），（Ｂ）は、本発明の第３実施形態に
係る書き込み方法のバイアス電圧を示す回路図である。

【図１７】（Ａ），（Ｂ）は、本発明の第３実施形態に
係る書き込み方法のバイアス電圧を示す回路図である。

【図１８】（Ａ），（Ｂ）は、本発明の第３実施形態に
係る読み出し方法のバイアス電圧を示す図である。

【図１９】（Ａ），（Ｂ）は、本発明の第３実施形態に
係る読み出し方法のバイアス電圧を示す図である。

【図２０】本発明の第３実施形態に係る第１の消去方法
のバイアス電圧を示す図である。

【図２１】（Ａ），（Ｂ）は、本発明の第３実施形態に
係る第１の消去方法のバイアス電圧を示す図である。

【図２２】（Ａ），（Ｂ）は、本発明の第４実施形態に
係る不揮発性メモリの行方向の断面図である。

【図２３】（Ａ），（Ｂ）は、本発明の第４実施形態に
係る他の不揮発性メモリの行方向の断面図である。

【図２４】本発明の第５実施形態に係るメモリセルアレ
イの配線構造を示す回路図である。

【図２５】本発明の第６実施形態に係るメモリセルアレ
イの一部の平面図である。

【図２６】本発明の第６実施形態に係り、（Ａ）は、図
２５のＡ−Ａ線に沿った断面図である。（Ｂ）は、図２
５に示すメモリセルアレイ部分の等価回路図である。

【図２７】本発明の第６実施形態に係り、（Ａ）は、図
２５のＢ−Ｂ線に沿った断面図である。（Ｂ）は、図２
５のＣ−Ｃ線に沿った断面図である。（Ｃ）は、図２５
のＤ−Ｄ線に沿った断面図である。

【図２８】（Ａ）〜（Ｃ）は、本発明の第６実施形態に
係る不揮発性メモリの製造において、導電層の表面を熱
酸化する工程までを示す断面図である。

【図２９】（Ａ）および（Ｂ）は、本発明の第６実施形
態に係る不揮発性メモリの製造にいて、図２８に続く工
程から、第１導電性サイドウォールの形成工程まで示す
断面図である。

【図３０】（Ａ）および（Ｂ）は、本発明の第６実施形
態に係る不揮発性メモリの製造にいて、図２９に続く工
程から、ソース・ドレイン領域の形成工程まで示す断面
図である。

【図３１】（Ａ）は、本発明の実施形態の比較例に係る
メモリセルの構造を示す概略断面図である。（Ｂ）は、
この比較例に係る２つのメモリセルを中心としたメモリ
セルアレイの平面図である。

【符号の説明】

ＭＴｕ…上部メモリトランジスタ、ＭＴｄ…下部メモリ
トランジスタ、ＷＬ，ＷＬ１〜ＷＬ３…ワード線、ＳＵ
Ｂ…基板（第１導電型半導体）ＣＳ等…電荷蓄積膜、Ｓ
Ｗ，ＳＷ１〜ＳＷ３…導電性サイドウォール、ＣＧａ，
ＣＧｂ…制御ゲート、Ｓ／Ｄ等…ソース・ドレイン領域
（第２導電型半導体）、ＴＯＸ等…酸化膜、ＣＨ…チャ
ネル形成領域、Ｑａ等…セレクトトランジスタ、ＳＢＬ
１等…副ビット線、ＳＣＬ１等…副制御線、ＭＣＬｏ等
…主制御線、ＣＣＬｏ等…共通制御線、ＳＧａ等…選択
ゲート線。

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/792 Ｆターム(参考） 5B025 AA07 AC01 AE00 AE08 5F083 EP18 ER03 ER05 ER11 ER22 ER30 GA09 HA02 KA06 KA07 LA12 LA16 NA01 NA05 PR39 5F101 BA45 BA54 BB03 BC11 BD10 BD16 BE05 BE06 BE07 BF05

Claims

【特許請求の範囲】

【請求項１】第１導電型半導体の段差と、当該段差の上部と下部に形成され、ソースまたはドレイ
ンとして機能する２つの第２導電型半導体領域と、電荷蓄積能力を有したゲート誘電体膜を介在させて段差
の側壁にそれぞれ対峙し、かつ互いに絶縁された２つの
メモリゲート電極とを有した不揮発性半導体メモリ装
置。
【請求項２】上記２つのメモリゲート電極の間に、その
離間方向を膜厚とする絶縁膜が介在した請求項１記載の
不揮発性半導体メモリ装置。
【請求項３】上記段差，上記２つの第２導電型半導体領
域および上記２つのメモリゲート電極を有した複数のメ
モリセルが行列状に配置されたメモリセルアレイを有
し、上記段差を行方向両側に有し列方向長い並行ストライプ
形状の溝が第１導電型の半導体基板に形成され、溝間の上部と溝の内底部にビット線を構成する上記第２
導電型半導体領域が形成され、溝の長手方向の内壁にビット線を共有したメモリセル列
が形成された請求項１記載の不揮発性半導体メモリ装
置。
【請求項４】上記メモリゲート電極の一方は、上記溝の
内周壁の下方側部分を覆う閉環状の導電性サイドウォー
ルからなり、上記メモリゲート電極の他方は、列方向に配置され上記
溝と交差したワード線である請求項３記載の不揮発性半
導体メモリ装置。
【請求項５】隣接する２つのメモリセル列で共有された
上記閉環状の制御線が、行方向に複数設けられ、複数の閉環状の制御線が、それぞれセレクトトランジス
タを介して第１の主制御線と第２の主制御線とに交互に
接続され、上記複数の第２導電型半導体領域のうち隣接する２つを
組として第１の主ビット線に接続し、第２導電型半導体
領域の組合せを切り替えて、その切り替え後の第２導電
型半導体領域の組を第２の主ビット線に接続するセレク
ト回路が、上記複数の第２導電型半導体領域に接続され
た請求項４記載の不揮発性半導体メモリ装置。
【請求項６】上記第１の主ビット線と上記第２の主ビッ
ト線が、上記メモリセルアレイの上層を交互に配置され
た請求項５記載の不揮発性半導体メモリ装置。
【請求項７】上記段差，上記２つの第２導電型半導体領
域および上記２つのメモリゲート電極を有したメモリセ
ルが行列状に配置されたメモリセルアレイを有し、上記段差を行方向両側に有し列方向長い並行ストライプ
形状の突条が第１導電型の半導体基板に形成され、突条の上部と突条間の下部にビット線を構成する上記第
２導電型半導体領域が形成され、突条の長手方向の外壁にビット線を共有したメモリセル
列が形成された請求項１記載の不揮発性半導体メモリ装
置。
【請求項８】上記メモリゲート電極の一方は、上記突条
の外周壁の下方側部分を覆う閉環状の導電性サイドウォ
ールからなり、上記メモリゲート電極の他方は、列方向に配置され上記
突条と交差したワード線である請求項７記載の不揮発性
半導体メモリ装置。
【請求項９】隣接する２つのメモリセル列で共有された
上記閉環状の制御線が、行方向に複数設けられ、複数の閉環状の制御線が、それぞれセレクトトランジス
タを介して第１の主制御線と第２の主制御線に交互に接
続され、上記複数の第２導電型半導体領域のうち隣接する２つを
組として第１の主ビット線に接続し、第２導電型半導体
領域の組合せを切り替えて、その切り替え後の第２導電
型半導体領域の組を第２の主ビット線に接続するセレク
ト回路が、上記複数の第２導電型半導体領域に接続され
た請求項８記載の不揮発性半導体メモリ装置。
【請求項１０】上記第１の主ビット線と上記第２の主ビ
ット線が、上記メモリセルアレイの上層を交互に配置さ
れた請求項９記載の不揮発性半導体メモリ装置。
【請求項１１】第１導電型半導体の段差と、当該段差の上部と下部に形成され、ソースまたはドレイ
ンとして機能する２つの第２導電型半導体領域と、電荷蓄積能力を有したゲート誘電体膜を介在させて段差
の側壁に対峙したメモリゲート電極と、単層のゲート誘電体膜を介在させて段差の側壁に対峙し
た制御ゲート電極とを有した不揮発性半導体メモリ装
置。
【請求項１２】隣接するビット線間に第１，第２メモリ
トランジスタが直列接続されたメモリセルを行列状に複
数配置させた不揮発性半導体メモリ装置の動作方法であ
って、隣接するメモリセルの第１メモリトランジスタの２つの
ゲート電極を組として、同じ組内では同電位、異なる組
間では行方向に交互に異なる電位を付与し、隣接する２つのビット線を組として、同じ組内では同電
位、異なる組間では行方向に交互に異なる電位を付与
し、選択された行内の第２メモリトランジスタのゲート電極
の全てに同じ電位を付与して、行方向に８つのメモリトランジスタごとに１つを書き込
みまたは読み出す不揮発性半導体メモリ装置の動作方
法。
【請求項１３】消去時に、第１メモリトランジスタと第
２メモリトランジスタとに分けて消去する請求項１２記
載の不揮発性半導体メモリ装置の動作方法。
【請求項１４】上記メモリセルのそれぞれが、第１導電型半導体の段差と、当該段差の上部と下部に形成され、ビット線として機能
する２つの第２導電型半導体領域と、電荷蓄積能力を有したゲート誘電体膜を介在させて段差
壁面の下方部分に対峙したゲート電極を有した第１メモ
リトランジスタと、電荷蓄積能力を有したゲート誘電体膜を介在させて段差
壁面の上方部分に対峙したゲート電極とを有した第２メ
モリトランジスタとを有した請求項１２記載の不揮発性
半導体メモリ装置の動作方法。