CN113097056A - 半导体器件的形成方法 - Google Patents

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Abstract

一种半导体器件的形成方法，包括：提供目标刻蚀层，在所述目标刻蚀层上依次形成初始掩膜层、抗反射层以及图形化结构；以所述图形化结构为掩膜，对所述抗反射层进行第一次刻蚀，去除部分厚度的所述抗反射层；对所述图形化结构进行表面处理；对所述抗反射层进行第二次刻蚀，直至露出所述初始掩膜层的表面。本发明提供的半导体器件的形成方法，可以改善最终形成的刻蚀图形的线宽粗糙度，同时保证刻蚀图形与预期目标尺寸相符。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件的形成方法。
背景技术
在半导体制造技术的工艺流程中包括光刻和刻蚀两个重要的工艺步骤。在光刻过程中，首先将光阻旋转涂布在衬底上，然后对旋转涂布的光阻进行软烘干，使之成为固态薄膜；接着对光阻进行曝光处理和显影处理，在光阻中形成期望的光刻图案；然后以所述光刻图案为掩膜，对衬底进行刻蚀步骤，使得光刻图案转移至衬底中。
随着半导体制造技术的进步，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展；而半导体芯片的集成度越高，半导体器件的特征尺寸(CD，Critical Dimension)越小，对CD控制起到重要作用的光刻工艺受到了前所未有的挑战。光刻后形成的光刻图案的边缘之间的距离称为线宽(LineWidth)，线宽粗糙度(LWR，Line Width Roughness)和线条边缘粗糙度(LER，Line EdgeRoughness)为衡量线宽的重要指标之一。线宽粗糙度在一定程度上决定了CD的线宽，所以LWR控制的重要性日益显露。
在线宽逐渐缩小的过程中，目前对线宽粗糙度的改善可能会对半导体器件的性能造成不利影响。
发明内容
本发明解决的技术问题是提供一种半导体器件的形成方法，可以改善图形化结构的线宽粗糙度，从而提高半导体器件的性能。
为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供目标刻蚀层，在所述目标刻蚀层上依次形成初始掩膜层、抗反射层以及图形化结构；以所述图形化结构为掩膜，对所述抗反射层进行第一次刻蚀，去除部分厚度的所述抗反射层；对所述图形化结构进行表面处理；对所述抗反射层进行第二次刻蚀，直至露出所述初始掩膜层的表面。
可选的，采用等离子体工艺对所述图形化结构进行表面处理。
可选的，所述等离子体工艺的工艺气体包括HBr或H2或Ar。
可选的，当所述工艺气体为HBr时，所述等离子体工艺的工艺参数包括HBr气体的流量为30～500sccm，压强为3～100毫托，功率为50～1000瓦。
可选的，所述抗反射层为无机抗反射层或有机抗反射层。
可选的，第一次刻蚀去除的所述抗反射层的部分厚度占所述抗反射层厚度的5％～95％。
可选的，所述第一次刻蚀和所述第二次刻蚀均为干法刻蚀。
可选的，所述第一次刻蚀和所述第二次刻蚀的工艺参数相同，所述工艺参数包括：刻蚀气体包括CHxFy气体中的一种或多种的组合，其中，x为大于等于0的自然数，y为大于等于1的自然数，且x+y＝4，刻蚀压强为5～100毫托，刻蚀功率为100～1200瓦。
可选的，所述图形化结构具有第一粗糙度；对所述图形化结构进行表面处理之后，使所述图形化结构具有的第一粗糙度变为第二粗糙度，所述第二粗糙度小于所述第一粗糙度。
可选的，露出所述初始掩膜层表面之后，还包括：以所述图形化结构和所述抗反射层为掩膜，刻蚀所述初始掩膜层，形成图形化的掩膜层。
可选的，还包括：以所述图形化的掩膜层为掩膜，刻蚀所述目标刻蚀层，形成目标图形层。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在对图形化结构进行表面处理之前，先以图形化结构为掩膜，对抗反射层进行第一次刻蚀，去除部分厚度的抗反射层，由于表面处理的过程主要使图形化结构的分子重新生长变得光滑，对抗反射层的影响较小，因此通过图形化结构底部的抗反射层来固定图形化结构的间距，避免图形化结构在表面处理之后由于移位导致线宽发生改变，后续将表面处理之后的图形化结构的形貌和尺寸传递至目标刻蚀层时，一方面，改善了刻蚀形成的图形的线宽粗糙度；另一方面，保证刻蚀形成的图形的尺寸与预期目标相符，从而提高半导体器件的性能。
附图说明
图1至图3是一实施例中半导体器件形成过程的结构示意图；
图4至图9是本发明一实施例中半导体器件形成过程各步骤对应的结构示意图。
具体实施方式
由背景技术可知，光刻胶层的线宽粗糙度是影响半导体器件性能的重要因素之一。
图1至图3是一实施例中半导体器件形成过程的结构示意图。
参考图1，提供待刻蚀层10、位于所述待刻蚀层10上的初始掩膜层20、位于所述初始掩膜层20上的抗反射层30以及位于所述抗反射层30上的图形化结构40。
参考图2，对所述图形化结构40进行表面处理，使所述图形化结构40具有的第一粗糙度变为第二粗糙度，所述第二粗糙度小于所述第一粗糙度。
参考图3，以所述图形化结构40为掩膜，刻蚀所述抗反射层30，直至露出所述初始掩膜层20表面。
后续以所述图形化结构40以及所述抗反射层30为掩膜，刻蚀所述初始掩膜层20，形成图形化的掩膜层(图未示)；再以所述图形化的掩膜层为掩膜，刻蚀所述待刻蚀层形成刻蚀层(图未示)。
发明人分析发现，上述形成半导体器件的方法中，先对所述图形化结构40进行表面处理，在对所述图形化结构40进行表面处理时，表面处理不止发生在所述图形化结构40的侧壁，还发生在所述图形化结构40的底部。由于表面处理会使图形化结构表面的分子重新生长从而降低所述图形化结构的粗糙度，因此所述图形化结构40底部的分子重新生长变得光滑之后，所述图形化结构40容易发生移位，改变了所述图形化结构的线宽(参考图1和图2)，后续将进行表面处理之后的所述图形化结构40的形貌和尺寸传递至所述待刻蚀层10，会导致最终形成的图形与目标刻蚀图形不相符，从而影响半导体器件的性能。
为了解决上述问题，发明人经过研究，提供了一种半导体器件的形成方法，先以图形化结构为掩膜，刻蚀部分厚度的抗反射层，再对图形化结构进行表面处理，一方面，对图形化结构进行表面处理有利于改善线宽粗糙度，后续将图形化结构的形貌传递至目标刻蚀层时，可以改善形成的刻蚀图形的线宽粗糙度；另一方面，因为表面处理对抗反射层的影响较小，通过图形化结构底部的部分厚度的抗反射层，固定了图形化结构的线宽，避免图形化结构在进行表面处理时发生移位，将图形化结构的形貌和尺寸传递至目标刻蚀层时，避免由于图形化结构线宽的改变造成刻蚀后的图形与目标图形尺寸差距较大，从而提高了半导体器件的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图9是本发明一实施例中半导体器件形成过程各步骤对应的结构示意图。
参考图4，提供目标刻蚀层100，在所述目标刻蚀层100上依次形成初始掩膜层101、抗反射层102以及图形化结构103。
所述目标刻蚀层100的材料包括介质层、金属层和半导体衬底中的一种或多种组合。
本实施例中，所述目标刻蚀层100的材料为低K介质材料(低K介质材料指相对介电常数大于等于2.6、小于3.9的介质材料)或超低K介质材料(超低K介质材料指相对介电常数小于2.6的介质材料)。所述目标刻蚀层200的材料为低K介质材料或超低K介质材料时，目标刻蚀层200的材料为SiOH、SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)、BPSG(掺硼磷的二氧化硅)、氢化硅倍半氧烷(HSQ，(HSiO1.5)n)或甲基硅倍半氧烷(MSQ，(CH3SiO1.5)n)。本实施例中，所述目标刻蚀层200的材料为超低K介质材料，所述超低K介质材料为SiCOH。
在其他实施例中，所述目标刻蚀层100还可以是氧化硅、氮化硅等介质材料，或者氮化钛等导电材料。
形成所述初始掩膜层101的方法包括旋涂法、低温化学气相沉积法或原子层沉积法中的一种或多种组合。
本实施例中，采用旋涂法形成所述初始掩膜层101。
所述抗反射层102在形成图形化结构103的曝光过程中，用于消除驻波导致的曝光精度降低的影响。
在一实施例中，所述抗反射层102为显影剂可溶性抗反射层。
在另一实施例中，所述抗反射层也可以是感光性可溶性抗反射层，也被称为光可成像抗反射层；在一种类型的感光性可溶性抗反射层中，所述抗反射层102在曝光后变得溶于显影剂；在另一种类型的感光性可溶性抗反射层中，所述抗反射层102在曝光后变得不溶于显影剂。
所述抗反射层102的材料包括无机抗反射材料或有机抗反射材料。
所述抗反射层102的材料为无机抗反射材料时，包括二氧化硅或掺碳的二氧化硅或掺氮的二氧化硅。本实施例中，所述抗反射层102的材料为二氧化硅。
所述抗反射层102的材料为有机抗反射材料时，可以是含硅抗反射层，或含其他元素进行改性后的有机抗反射层，或者是未经过改性的有机抗反射层。
本实施例中，采用化学气相沉积法形成所述抗反射层102；在其他实施例中，当所述抗反射层102为有机抗反射材料时，还可以在所述初始掩膜层101上通过旋涂的方法形成。
本实施例中，所述图形化结构103为图形化的光刻胶层，所述图形化的光刻胶层具有第一粗糙度。
本实施例中，所述第一粗糙度为第一线宽粗糙度。
所述图形化的光刻胶层包括正性光刻胶或负性光刻胶。
本实施例中，形成所述图形化的光刻胶层的步骤包括：采用旋转涂覆工艺，在所述抗反射层102上形成初始光刻胶膜(图未示)；对所述初始光刻胶膜进行曝光处理以及显影处理，形成图形化的光刻胶层。
本实施例中，所述图形化结构103定义后续刻蚀所述目标刻蚀层100的形貌和尺寸，后续将所述图形化结构103的形貌和尺寸传递至所述目标刻蚀层100。
参考图5，以所述图形化结构103为掩膜，对所述抗反射层102进行第一次刻蚀，去除部分厚度的所述抗反射层102。
本实施例中，所述第一次刻蚀去除的所述抗反射层102的部分厚度h占所述抗反射层102厚度H的5％～95％。
本实施例中，先刻蚀去除部分厚度的所述抗反射层102，后续再进行表面处理的原因在于：表面处理会使所述图形化结构103侧壁和底部的分子重新生长，容易使图形化结构103发生移位，但是表面处理对所述抗反射层102表面的分子影响较小，先刻蚀一部分所述抗反射层102，将所述图形化结构103的线宽传递至所述抗反射层102，在之后的表面处理中，由所述抗反射层102保持所述线宽不变，后续再传递至所述目标刻蚀层100，保证得到的图形和目标图形尺寸相符。
如果第一次刻蚀去除的所述抗反射层102的厚度过多，留下的所述抗反射层102太薄，在表面处理之后，无法将线宽粗糙度改善后的所述图形化结构103的形貌很好地传递至所述目标刻蚀层，会导致刻蚀后形成的图形的线宽粗糙度无法得到改善；如果第一次刻蚀去除的所述抗反射层102的厚度过少，仍有可能造成所述图形化结构103在表面处理的过程中发生移位等变化，最终导致刻蚀后形成图形与预期目标尺寸不符。因此，第一次刻蚀去除的所述抗反射层102的部分厚度占所述抗反射层102厚度的5％～95％。
本实施例中，所述第一次刻蚀的方法为干法刻蚀工艺，所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括CHxFy气体中的一种或多种的组合，刻蚀压强为5～100毫托，刻蚀功率为100～1200瓦。
本实施例中，x和y为自然数，且x+y＝4，x＝0，1，2或3，所述CHxFy气体包括CF4、CHF3、CH2F2、CH3F，所述刻蚀气体包括CF4、CHF3、CH2F2、CH3F中一种或多种气体的组合。
图6是图5所示图形化结构的俯视结构示意图，图7是表面处理之后所述图形化结构的俯视结构示意图。
参考图6，所述图形化结构103具有第一粗糙度。
参考图7，在对所述抗反射层102进行第一次刻蚀后，对所述图形化结构103进行表面处理，使所述图形化结构103具有的第一粗糙度变为第二粗糙度，所述第二粗糙度小于所述第一粗糙度。
本实施例中，对所述图形化结构103进行表面处理，改善了所述图形化结构103的线宽粗糙度，将表面处理后的所述图形化结构103的形貌传递至所述目标刻蚀层100，有利于改善刻蚀后图形的线宽粗糙度，从而有利于提高半导体器件的电学性能。
本实施例中，所述表面处理的方法为等离子体处理工艺，所述等离子体处理工艺产生等离子体，在形成等离子体的过程中激发紫外光和热。
所述等离子体工艺的工艺气体包括HBr或H2或Ar。
本实施例中，所述等离子体工艺的工艺气体为HBr，在等离子体化的HBr中，真空紫外光能够使所述图形化结构103表面的分子结构发生变化，从而降低所述图形化结构103的玻璃化温度，使得所述图形化结构103表面分子局部重新流动而产生平坦化的效果，从而降低线宽粗糙度。
本实施例中，所述等离子体工艺的工艺参数包括：HBr气体的流量为30～500sccm，压强为3～100毫托，功率为50～1000瓦。
参考图8，完成表面处理后，对所述抗反射层102进行第二次刻蚀，直至露出所述初始掩膜层101的表面。
本实施例中，所述第二次刻蚀为干法刻蚀，所述第二次刻蚀的工艺参数和所述第一次刻蚀的工艺参数相同，包括：刻蚀气体包括CHxFy气体中的一种或多种的组合，刻蚀压强为5～100毫托，刻蚀功率为100～1200瓦。
本实施例中，对所述图形化结构103进行表面处理之后，再继续刻蚀剩余的所述抗反射层102，将表面处理之后线宽粗糙度得到改善的所述图形化结构传递至剩余的所述抗反射层102，再继续传递至所述目标刻蚀层，从而改善最终刻蚀形成的图形的线宽粗糙度。
参考图9，露出所述初始掩膜层101的表面后，所述形成方法还包括：以所述图形化结构103和所述抗反射层102为掩膜，刻蚀所述初始掩膜层101，形成图形化的掩膜层201。
本实施例中，刻蚀所述初始掩膜层101的方法为干法刻蚀工艺，所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括二氧化硫和氧气或者二氧化硫和氮气，气体的流量为10～500sccm，刻蚀压强为10～50毫托，刻蚀功率为100～1200瓦。
本实施例中，形成所述图形化的掩膜层201后，以所述图形化的掩膜层210为掩膜，刻蚀所述目标刻蚀层100，形成目标图形层(图未示)。
刻蚀所述目标刻蚀层100的刻蚀工艺可以根据所述目标刻蚀层100的材料进行选择。
在一实施例中，当所述目标刻蚀层100的材料为氧化硅或氮化硅时，采用干法刻蚀工艺刻蚀所述目标刻蚀层100，所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括CHxFy气体中的一种或多种的组合，其中，x为大于等于0的自然数，y为大于等于1的自然数，且x+y＝4，刻蚀压强为5～100毫托，刻蚀功率为100～1200瓦。
本实施例中，所述图形化结构103的形貌和线宽通过所述抗反射层102、所述图形化的掩膜层101传递至所述目标刻蚀层100，使最终刻蚀形成的目标图形层的线宽粗糙度得到改善，同时线宽与预设线宽相符，改善了半导体器件的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种半导体器件的形成方法，其特征在于，包括：
提供目标刻蚀层，在所述目标刻蚀层上依次形成初始掩膜层、抗反射层以及图形化结构；
以所述图形化结构为掩膜，对所述抗反射层进行第一次刻蚀，去除部分厚度的所述抗反射层；
对所述图形化结构进行表面处理；
对所述抗反射层进行第二次刻蚀，直至露出所述初始掩膜层的表面。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，采用等离子体工艺对所述图形化结构进行表面处理。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述等离子体工艺的工艺气体包括HBr或H2或Ar。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，当所述工艺气体为HBr时，所述等离子体工艺的工艺参数包括：HBr气体的流量为30～500sccm，压强为3～100毫托，功率为50～1000瓦。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述抗反射层为无机抗反射层或有机抗反射层。
6.如权利要求5所述的半导体器件的形成方法，其特征在于，第一次刻蚀去除的所述抗反射层的部分厚度占所述抗反射层厚度的5％～95％。
7.如权利要求5所述的半导体器件的形成方法，其特征在于，所述第一次刻蚀和所述第二次刻蚀均为干法刻蚀。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，所述第一次刻蚀和所述第二次刻蚀的工艺参数相同，所述工艺参数包括：刻蚀气体包括CHxFy气体中的一种或多种的组合，其中，x为大于等于0的自然数，y为大于等于1的自然数，且x+y＝4，刻蚀压强为5～100毫托，刻蚀功率为100～1200瓦。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，所述图形化结构具有第一粗糙度；对所述图形化结构进行表面处理之后，使所述图形化结构具有的第一粗糙度变为第二粗糙度，所述第二粗糙度小于所述第一粗糙度。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，露出所述初始掩膜层表面之后，还包括：以所述图形化结构和所述抗反射层为掩膜，刻蚀所述初始掩膜层，形成图形化的掩膜层。
11.如权利要求10所述的半导体器件的形成方法，其特征在于，还包括：以所述图形化的掩膜层为掩膜，刻蚀所述目标刻蚀层，形成目标图形层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118117009A (zh) * 2024-04-30 2024-05-31 浙江润海新能源有限公司 一种异质结太阳能电池的制备方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4193438B2 (ja) * 2002-07-30 2008-12-10 ソニー株式会社 半導体装置の製造方法
US6867063B1 (en) * 2002-09-30 2005-03-15 Advanced Micro Devices, Inc. Organic spin-on anti-reflective coating over inorganic anti-reflective coating
US7265056B2 (en) * 2004-01-09 2007-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming novel BARC open for precision critical dimension control
US7271106B2 (en) * 2004-08-31 2007-09-18 Micron Technology, Inc. Critical dimension control for integrated circuits
US7390753B2 (en) * 2005-11-14 2008-06-24 Taiwan Semiconductor Mfg. Co., Ltd. In-situ plasma treatment of advanced resists in fine pattern definition
KR20080060017A (ko) * 2006-12-26 2008-07-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2009123866A (ja) * 2007-11-14 2009-06-04 Nec Electronics Corp 半導体装置の製造方法、および被エッチング膜の加工方法
KR20100011488A (ko) * 2008-07-25 2010-02-03 주식회사 하이닉스반도체 반도체 소자의 패턴 형성방법
US20100216310A1 (en) * 2009-02-20 2010-08-26 Tokyo Electron Limited Process for etching anti-reflective coating to improve roughness, selectivity and CD shrink
US8741775B2 (en) * 2011-07-20 2014-06-03 Applied Materials, Inc. Method of patterning a low-K dielectric film
US9543163B2 (en) * 2013-08-20 2017-01-10 Applied Materials, Inc. Methods for forming features in a material layer utilizing a combination of a main etching and a cyclical etching process
US20160064239A1 (en) * 2014-08-28 2016-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Integrated Circuit Patterning
US9735028B2 (en) * 2015-03-12 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor device structure with fine line pitch and fine end-to-end space
KR102662122B1 (ko) * 2016-06-01 2024-04-30 주식회사 동진쎄미켐 네거티브 톤 현상 공정에 이용되는 유기 반사방지막 형성용 조성물
US10522360B2 (en) * 2016-12-14 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure with etch stop layer
KR20180082851A (ko) * 2017-01-11 2018-07-19 삼성전자주식회사 반도체 소자의 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
CN109216164B (zh) * 2017-06-30 2020-11-03 中芯国际集成电路制造(上海)有限公司 图形化的掩膜层及其形成方法
US10354874B2 (en) * 2017-11-14 2019-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Directional processing to remove a layer or a material formed over a substrate
US20220037152A1 (en) * 2020-07-30 2022-02-03 Tokyo Electron Limited Plasma Pre-Treatment Method To Improve Etch Selectivity And Defectivity Margin
JP2022049828A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 パターン形成方法および半導体装置の製造方法
CN114496736A (zh) * 2020-11-11 2022-05-13 长鑫存储技术有限公司 光刻胶的处理方法及自对准双图案化方法
US11342195B1 (en) * 2021-02-04 2022-05-24 Tokyo Electron Limited Methods for anisotropic etch of silicon-based materials with selectivity to organic materials

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118117009A (zh) * 2024-04-30 2024-05-31 浙江润海新能源有限公司 一种异质结太阳能电池的制备方法

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