KR20090017114A - 반도체 소자의 콘택 형성 방법 - Google Patents

반도체 소자의 콘택 형성 방법 Download PDF

Info

Publication number
KR20090017114A
KR20090017114A KR1020070081610A KR20070081610A KR20090017114A KR 20090017114 A KR20090017114 A KR 20090017114A KR 1020070081610 A KR1020070081610 A KR 1020070081610A KR 20070081610 A KR20070081610 A KR 20070081610A KR 20090017114 A KR20090017114 A KR 20090017114A
Authority
KR
South Korea
Prior art keywords
forming
etch stop
contact
stop layer
semiconductor device
Prior art date
Application number
KR1020070081610A
Other languages
English (en)
Inventor
이성권
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070081610A priority Critical patent/KR20090017114A/ko
Publication of KR20090017114A publication Critical patent/KR20090017114A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로, 본 발명의 반도체 소자의 콘택 형성 방법은, 기판상에 자신의 상부에 하드마스크를 구비하는 복수의 도전 패턴을 형성하는 단계; 상기 도전 패턴이 형성된 결과물의 프로파일을 따라 식각 정지막을 형성하는 단계; 상기 식각 정지막 상에 층간 절연막을 형성하는 단계; 상기 식각 정지막에서 식각이 정지되도록 상기 층간 절연막을 SAC 식각하여 상기 도전 패턴 사이의 상기 식각 정지막을 노출시키는 개구부를 형성하는 단계; 상기 SAC 식각에 의해 드러나는 상기 하드마스크 상부에 폴리머층을 형성하는 단계; 및 상기 개구부 저면의 상기 식각 정지막을 제거하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 콘택 형성 방법은, 식각 정지막 제거 공정을 수행하기 전 게이트 하드마스크 상부에 폴리머층을 형성함으로써, 식각 정지막 제거 공정시 게이트 하드마스크의 손실을 방지하여 게이트 패턴과 콘택 플러그 간 전기적 쇼트를 방지할 수 있고, 그에 따라 소자 제조 수율을 증가시킬 수 있다.
랜딩 플러그 콘택, SAC 식각, 식각 정지막, 폴리머층

Description

반도체 소자의 콘택 형성 방법{METHOD FOR FORMING CONTACT IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 콘택(contact) 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택의 개념이다. 이러한 콘택 형성을 위해서는 높은 종횡비(aspect ratio)를 갖는 구조물 사이를 식각해야 하는 어려움이 있으므로, 두 물질 간의 식각 선택비를 이용하여 식각 프로파일을 얻는 SAC(Self Aligned Contact) 공정이 도입되었다.
도1a 내지 도1c는 종래 기술에 따른 랜딩 플러그 콘택(landing plug contact) 형성 방법을 설명하기 위한 공정 단면도이다.
도1a에 도시된 바와 같이, 소정의 하부 구조물이 형성된 기판(10) 상에 게이트 전극(11a) 및 게이트 하드마스크(11b)가 적층된 게이트 패턴(11)을 형성한다. 이때, 게이트 하드마스크(11b)는 통상적으로 질화막으로 이루어진다.
이어서, 게이트 패턴(11)의 측벽에 게이트 스페이서(미도시됨)을 형성한 후, 게이트 패턴(11)을 포함하는 결과물의 프로파일을 따라 식각 정지막(12)을 형성한다. 이러한 식각 정지막(12)은 후속 콘택 형성을 위한 층간 절연막의 식각시 게이트 패턴(11) 및 기판(10) 등 하부 구조의 어택(attack)을 방지하기 위하여 식각 멈춤 역할을 하는 것으로서, 통상적으로 질화막으로 이루어진다.
이어서, 식각 정지막(12) 상에 층간 절연막(13)을 형성한 후, 층간 절연막(13) 상에 콘택 형성을 위한 마스크 패턴(14)을 형성한다. 이때, 층간 절연막(13)은 통상적으로 산화막으로 이루어진다.
도1b에 도시된 바와 같이, 마스크 패턴(14)을 식각 베리어로 층간 절연막(13)을 SAC 식각하되, 식각 정지막(12)에서 식각이 정지되도록 SAC 식각을 수행하여 게이트 패턴(11) 사이의 식각 정지막(12)을 노출시키는 개구부(15)를 형성한다.
도1c에 도시된 바와 같이, 결과물에 대해 세정 공정을 수행한 후, 개구부(15) 저면의 식각 정지막(12)을 제거함으로써 게이트 패턴(11) 사이의 기판(10)을 노출시키는 랜딩 플러그 콘택홀(15´)을 형성한다.
이어서, 본 도면에는 도시되지 않았으나, 랜딩 플러그 콘택홀(15´) 내에 매립되는 콘택 플러그(미도시됨)를 형성함으로써 랜딩 플러그 콘택 형성 공정을 수행할 수 있다.
그러나, 전술한 종래의 랜딩 플러그 콘택 형성 공정은 다음과 같은 문제점을 갖는다.
게이트 하드마스크(11b)와 식각 정지막(12)은 동일 물질(통상적으로, 질화막)로 이루어지므로, 상기 도1c의 식각 정지막(12) 제거시 게이트 하드마스크(11b)가 함께 손실되고, 그에 따라, 콘택 플러그와 게이트 패턴(11) 간 전기적 쇼트(short)가 발생하게 된다.
이러한 문제점을 해결하기 위하여, 식각 정지막(12)의 제거를 수행하기 전, 게이트 하드마스크(11b) 상부에 산화막을 증착하여 게이트 하드마스크(11b)를 보호하는 방법이 제안된 바 있다. 그러나, 이러한 방법은 별도의 박막 증착 과정을 요구하여 공정 시간 및 비용이 크게 증가하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 식각 정지막 제거 공정을 수행하기 전 게이트 하드마스크 상부에 폴리머층을 형성함으로써, 식각 정지막 제거 공정시 게이트 하드마스크의 손실을 방지하여 게이트 패턴과 콘택 플러그 간 전기적 쇼트를 방지할 수 있는 반도체 소자의 콘택 형성 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 콘택 형성 방법은, 기판상에 자신의 상부에 하드마스크를 구비하는 복수의 도전 패턴을 형성하는 단계; 상기 도전 패턴이 형성된 결과물의 프로파일을 따라 식각 정지막을 형성하는 단계; 상기 식각 정지막 상에 층간 절연막을 형성하는 단계; 상기 식각 정지막에서 식각이 정지되도록 상기 층간 절연막을 SAC 식각하여 상기 도전 패턴 사이의 상기 식각 정지막을 노출시키는 개구부를 형성하는 단계; 상기 SAC 식각에 의해 드러나는 상기 하드마스크 상부에 폴리머층을 형성하는 단계; 및 상기 개구부 저면의 상기 식각 정지막을 제거하는 단계를 포함한다.
상술한 본 발명에 의한 반도체 소자의 콘택 형성 방법은, 식각 정지막 제거 공정을 수행하기 전 게이트 하드마스크 상부에 폴리머층을 형성함으로써, 식각 정지막 제거 공정시 게이트 하드마스크의 손실을 방지하여 게이트 패턴과 콘택 플러그 간 전기적 쇼트를 방지할 수 있고, 그에 따라 소자 제조 수율을 증가시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2d는 본 발명의 일실시예에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위한 공정 단면도이다. 본 도면에서는 랜딩 플러그 콘택 형성 방법을 일례로 하여 설명을 진행하기로 한다.
도2a에 도시된 바와 같이, 소정의 하부 구조물이 형성된 기판(20) 상에 게이트 전극(21a) 및 게이트 하드마스크(21b)가 적층된 게이트 패턴(21)을 형성한다. 이때, 게이트 하드마스크(21b)는 질화막 또는 SiON막으로 이루어지는 것이 바람직하다.
이어서, 게이트 패턴(21)의 측벽에 게이트 스페이서(미도시됨)을 형성한 후, 게이트 패턴(21)을 포함하는 결과물의 프로파일을 따라 식각 정지막(22)을 형성한다. 이러한 식각 정지막(22)은 후속 콘택 형성을 위한 층간 절연막의 SAC 식각시 게이트 패턴(21) 및 기판(20) 등 하부 구조의 어택을 방지하기 위하여 식각 멈춤 역할을 하는 것으로서, 게이트 하드마스크(21b)와 동일한 물질(질화막 또는 SiON막)로 이루어지는 것이 바람직하다.
이어서, 식각 정지막(22) 상에 층간 절연막(23)을 형성한다. 이때, 층간 절연막(23)은 산화막으로 이루어지는 것이 바람직하다.
이어서, 층간 절연막(23) 상에 콘택 형성을 위한 마스크 패턴(24)을 형성한다.
도2b에 도시된 바와 같이, 마스크 패턴(24)을 식각 베리어로 층간 절연막(23)을 SAC 식각하되, 식각 정지막(22)에서 식각이 정지되도록 SAC 식각을 수행하여 게이트 패턴(20) 사이의 식각 정지막(22)을 노출시키는 개구부(25)를 형성한다. 상기 SAC 식각은 불소계 가스(예를 들어, C4F6, C5F8, C3F6, C3F3 또는 C6F6)를 이용하여 수행될 수 있다.
이어서, 결과물에 대해 세정 공정을 수행한다. 세정 공정은 HF 또는 BOE를 이용하여 수행될 수 있다.
본 도면의 공정 결과, 마스크 패턴(24)은 모두 손실되어 제거될 수 있다.
도2c에 도시된 바와 같이, 드러난 게이트 하드마스크(21b) 상부 및 층간 절연막(23) 상부에 폴리머층(26)을 형성한다. 폴리머층(26)은 후속 식각 정지막(22) 제거 공정시 게이트 하드마스크(21b)의 손실을 방지하는 보호막으로 작용하는 것이다.
한편, 일반적으로 소정 패턴이 형성된 기판 상의 원하는 위치에 원하는 두께 의 폴리머를 형성하기 위해서 동일 챔버내에서 단시간의 증착 공정과 단시간의 식각 공정이 주기적으로 반복되는 프로세스를 수행하여야 한다. 이는, 폴리머 형성을 위해 증착 공정만을 수행한다면 폴리머의 형성 위치 및 두께를 미세하게 제어하기 어렵기 때문이다.
이 프로세스를 좀더 상세히 설명하면, 증착 공정 단계에서는 증착 가스로 CXHY계 가스를 챔버 내로 주입하여 소정 패턴 상에 CXHY계의 폴리머를 증착시키고, 식각 공정 단계에서는 식각 가스로 CMFN계 가스를 챔버 내로 주입하여 기증착된 폴리머의 일부를 식각한다. 이때, 상기 증착 공정과 상기 식각 공정을 1 주기로 하여 이 주기를 반복 수행할 수 있다. 이와 같이 폴리머의 증착과 식각을 반복하여 수행하면 폴리머층의 위치 및 두께를 미세하게 제어할 수 있다. 이러한 프로세스에서 폴리머층의 위치 및 두께에 영향을 주는 공정 변수로는, 챔버에 인가되는 파워, 증착 가스 또는 식각 가스의 유량, 주기의 반복 횟수 및 한 주기의 지속 시간 등이 있다. 이들 변수를 적절히 조절하면 원하는 위치에 원하는 두께의 폴리머층을 형성하는 것이 가능하다.
따라서, 본 발명에서도 상기의 프로세스를 이용하되, 공정 변수를 적절히 조절하여 드러난 게이트 하드마스크(21b) 및 층간 절연막(23) 상부에 CXHY계(예를 들어, C2H4, CH4, CHF3 또는 CH3F)의 폴리머층(26)을 형성할 수 있다. 또한, 폴리머층(26)은 단차 피복성이 나쁜 특성을 가지므로, 게이트 하드마스크(21b) 및 층간 절연막(23) 상부에 비하여 개구부(25) 저면의 식각 정지막(22) 상부에는 폴리머 층(26)이 거의 형성되지 않는다. 이는 현재의 고집적 반도체 소자의 특성상 개구부(25)의 종횡비가 매우 크기 때문이다.
도2d에 도시된 바와 같이, 개구부(25) 저면의 식각 정지막(22)을 제거함으로써 게이트 패턴(21) 사이의 기판(20)을 노출시키는 랜딩 플러그 콘택홀(25´)을 형성한다. 이때, 폴리머층(26)에 의하여 게이트 하드마스크(21b) 및 층간 절연막(23)의 손실이 방지될 수 있다. 또한, 게이트 하드마스크(21b) 및 층간 절연막(23) 상부에 비하여 개구부(25) 저면의 식각 정지막(22) 상부에는 폴리머층(26)이 거의 형성되지 않기 때문에 식각 정지막(22)의 제거가 용이하게 수행될 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 랜딩 플러그 콘택홀(25´) 내에 매립되는 콘택 플러그(미도시됨)를 형성함으로써 랜딩 플러그 콘택 형성 공정을 수행할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1a 내지 도1c는 종래 기술에 따른 랜딩 플러그 콘택(landing plug contact) 형성 방법을 설명하기 위한 공정 단면도.
도2a 내지 도2d는 본 발명의 일실시예에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 기판 21 : 게이트 패턴
22 : 식각 정지막 23 : 층간 절연막
24 : 마스크 패턴 25´ : 랜딩 플러그 콘택홀
26 : 폴리머층

Claims (9)

  1. 기판상에 자신의 상부에 하드마스크를 구비하는 복수의 도전 패턴을 형성하는 단계;
    상기 도전 패턴이 형성된 결과물의 프로파일을 따라 식각 정지막을 형성하는 단계;
    상기 식각 정지막 상에 층간 절연막을 형성하는 단계;
    상기 식각 정지막에서 식각이 정지되도록 상기 층간 절연막을 SAC 식각하여 상기 도전 패턴 사이의 상기 식각 정지막을 노출시키는 개구부를 형성하는 단계;
    상기 SAC 식각에 의해 드러나는 상기 하드마스크 상부에 폴리머층을 형성하는 단계; 및
    상기 개구부 저면의 상기 식각 정지막을 제거하는 단계
    를 포함하는 반도체 소자의 콘택 형성 방법.
  2. 제1항에 있어서,
    상기 하드마스크 및 상기 식각 정지막은 질화막 또는 SiON막으로 이루어지는
    반도체 소자의 콘택 형성 방법.
  3. 제2항에 있어서,
    상기 층간 절연막은 산화막으로 이루어지는
    반도체 소자의 콘택 형성 방법.
  4. 제1항 또는 제3항에 있어서,
    상기 SAC 식각은, 불소계 가스을 이용하여 수행되는
    반도체 소자의 콘택 형성 방법.
  5. 제4항에 있어서,
    상기 불소계 가스는, C4F6, C5F8, C3F6, C3F3 또는 C6F6 중 선택되는 하나 이상의 가스를 포함하는
    반도체 소자의 콘택 형성 방법.
  6. 제1항에 있어서,
    상기 개구부 형성 단계 후에,
    세정 공정을 수행하는 단계
    를 더 포함하는 반도체 소자의 콘택 형성 방법.
  7. 제1항에 있어서,
    상기 폴리머층은, CXHY계의 폴리머로 이루어지는
    반도체 소자의 콘택 형성 방법.
  8. 제7항에 있어서,
    상기 CXHY는 C2H4, CH4, CHF3 또는 CH3F 중 어느 하나인
    반도체 소자의 콘택 형성 방법.
  9. 제1항에 있어서,
    상기 도전 패턴은 게이트 패턴인
    반도체 소자의 콘택 형성 방법.
KR1020070081610A 2007-08-14 2007-08-14 반도체 소자의 콘택 형성 방법 KR20090017114A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070081610A KR20090017114A (ko) 2007-08-14 2007-08-14 반도체 소자의 콘택 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070081610A KR20090017114A (ko) 2007-08-14 2007-08-14 반도체 소자의 콘택 형성 방법

Publications (1)

Publication Number Publication Date
KR20090017114A true KR20090017114A (ko) 2009-02-18

Family

ID=40685985

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070081610A KR20090017114A (ko) 2007-08-14 2007-08-14 반도체 소자의 콘택 형성 방법

Country Status (1)

Country Link
KR (1) KR20090017114A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106952870A (zh) * 2016-01-07 2017-07-14 台湾积体电路制造股份有限公司 半导体器件结构及其形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106952870A (zh) * 2016-01-07 2017-07-14 台湾积体电路制造股份有限公司 半导体器件结构及其形成方法
CN106952870B (zh) * 2016-01-07 2019-10-08 台湾积体电路制造股份有限公司 半导体器件结构及其形成方法

Similar Documents

Publication Publication Date Title
KR20060125063A (ko) 반도체 소자의 제조 방법
KR100824994B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR100648859B1 (ko) 반도체 소자 제조 방법
KR20090017114A (ko) 반도체 소자의 콘택 형성 방법
KR100832015B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR100668831B1 (ko) 반도체 소자의 랜딩 플러그 폴리 형성방법
KR20090067596A (ko) 반도체 소자 제조 방법
KR100838392B1 (ko) 반도체소자의 자기정렬콘택 식각 방법
KR100688062B1 (ko) 반도체 메모리장치의 캐패시터 제조방법
KR100719172B1 (ko) 반도체 소자의 제조 방법
KR100291190B1 (ko) 반도체 기억소자 제조방법
KR100487644B1 (ko) 반도체 소자의 스토리지 노드 콘택 형성방법
KR100505415B1 (ko) 반도체 소자의 스토리지 노드 콘택 형성방법
KR100524804B1 (ko) 반도체 소자의 스토리지노드 콘택 플러그 형성방법
KR20010063707A (ko) 반도체 소자의 캐패시터 제조 방법
KR20080062011A (ko) 반도체 소자의 제조방법
KR20110075206A (ko) 반도체 소자 및 그의 형성 방법
KR101024814B1 (ko) 반도체 소자 형성 방법
KR20090021962A (ko) 게이트패턴 제조 방법
KR20080000894A (ko) 반도체 소자의 제조방법
KR20090019136A (ko) 반도체 소자의 콘택 홀 형성방법
KR20090066912A (ko) 반도체 소자의 제조방법
KR20050024853A (ko) 플래쉬 메모리 소자의 금속배선 형성방법
KR20060007804A (ko) 플래시 메모리 소자의 드레인 콘택 형성 방법
KR20050104078A (ko) 반도체소자의 스토리지노드콘택홀 형성 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination