CN106952870A - 半导体器件结构及其形成方法 - Google Patents

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Abstract

本发明实施例提供了一种用于形成半导体器件结构的方法。方法包括在衬底上方形成栅极堆叠件、间隔件层和介电层。方法包括去除介电层的第一部分以在介电层中形成第一孔。介电层的第二部分位于第一孔下方。方法包括在栅极堆叠件和间隔件层上方形成第一保护层。方法包括在第一保护层上方形成第二保护层。第二保护层包括金属化合物材料，以及第一保护层和第二保护层包括相同的金属元素。方法包括去除介电层的第二部分以形成通孔。方法包括在通孔中形成导电接触结构。本发明实施例涉及半导体器件结构及其形成方法。

Description

半导体器件结构及其形成方法
技术领域
本发明实施例涉及半导体器件结构及其形成方法。
背景技术
半导体器件用于诸如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在各个材料层上形成电路组件和元件来制造半导体器件。
然而，虽然现有的半导体制造工艺对于它们的预期目的通常已经足够，但是随着器件持续按比例缩小，它们不是在所有方面都已完全令人满意。
发明内容
根据本发明的一个实施例，提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成栅极堆叠件、间隔件层和介电层，其中，所述间隔件层围绕所述栅极堆叠件，以及所述介电层围绕所述间隔件层；去除所述介电层的第一部分以在所述介电层中形成第一孔，其中，所述第一孔邻近所述间隔件层，并且所述介电层的第二部分位于所述第一孔下方；在所述栅极堆叠件和所述间隔件层上方形成第一保护层；在所述第一保护层上方形成第二保护层，其中，所述第二保护层包括金属化合物材料，并且所述第一保护层和所述第二保护层包括相同的金属元素；去除所述介电层的所述第二部分以形成通孔；以及在所述通孔中形成导电接触结构。
根据本发明的另一实施例，还提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成栅极堆叠件、间隔件层和介电层，其中，所述间隔件层围绕所述栅极堆叠件，以及所述介电层围绕所述间隔件层；去除所述介电层的第一部分以在所述介电层中形成第一孔，其中，所述第一孔邻近所述间隔件层并且不穿过所述介电层；在所述栅极堆叠件和所述间隔件层上方形成第一保护层；使所述第一保护层与含硅气体反应以在所述第一保护层上方形成第二保护层，其中，所述第二保护层包括金属硅化物材料；去除位于所述第一孔下方的所述介电层以形成通孔；以及在所述通孔中形成导电接触结构。
根据本发明的又一实施例，还提供了一种半导体器件结构，包括：衬底；栅极堆叠件，位于所述衬底上方；蚀刻停止层，位于所述栅极堆叠件的侧壁上方；介电层，位于所述衬底上方并且围绕所述栅极堆叠件；第一导电接触结构，穿过所述介电层并且邻近所述蚀刻停止层，其中，邻近所述第一导电接触结构的所述蚀刻停止层具有第一上部和第一下部，以及所述第一上部的第一硅含量大于所述第一下部的第二硅含量。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。
图1A到图1N是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的顶视图。
图1A-1到图1N-1是示出了根据一些实施例的分别沿着图1A到图1N中的截面线I-I’的半导体器件结构的截面图。
图2A是根据一些实施例的半导体器件结构的顶视图。
图2B是示出根据一些实施例的沿着图2A中的截面线I-I’的半导体器件结构的截面图。
具体实施方式
以下公开内容提供了许多不同的实施例或实例以实现本发明的不同特征。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在本文中使用的空间关系描述符可同样地作相应地解释。应该理解，可以在方法之前、期间和之后提供额外的操作，并且对于方法的其它实施例，可以代替或消除所描述的一些操作。
图1A至图1N是根据一些实施例的用于形成半导体器件结构100的工艺的各个阶段的顶视图。图1A-1到图1N-1是示出了根据一些实施例的分别沿着图1A到图1N中的截面线I-I’的半导体器件结构100的截面图。
如图1A到图1A-1所示，提供了半导体衬底110。半导体衬底110可以是半导体晶圆(诸如硅晶圆)或半导体晶圆的一部分。在一些实施例中，半导体衬底110由元素半导体材料制成，包括单晶、多晶结构或非晶结构的硅或锗。
在一些其他实施例中，半导体衬底110由以下材料制成：化合物半导体，诸如碳化硅、砷化镓、磷化钾、磷化铟、砷化铟；合金半导体，诸如SiGe或GaAsP；或它们的组合。半导体衬底110还可以包括多层半导体，半导体上绝缘体(SOI)(诸如绝缘体上硅或绝缘体上锗)，或它们的组合。
根据一些实施例,如图1A和图1A-1所示，隔离结构120形成在衬底110中以限定衬底110中的各个有源区和以将周围的器件(例如，晶体管)彼此电隔离。根据一些实施例，隔离结构120包括诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低K介电材料、其他合适的材料或它们的组合的介电材料。根据一些实施例，通过使用诸如半导体局部氧化(LOCOS)、浅沟槽隔离(STI)等的隔离技术来形成隔离结构120。
在一些实施例中，隔离结构120的形成包括：通过实施光刻工艺图案化半导体衬底110，在半导体衬底110中蚀刻沟槽，并且利用介电材料来填充该沟槽。在一些实施例中，填充的沟槽具有多层结构，诸如填充有氮化硅或氧化硅的热氧化衬里层。
根据一些实施例，如图1A和图2A所示，在半导体衬底110上方形成栅极堆叠件130。根据一些实施例，栅极堆叠件130的每一个均包括栅极介电层132和栅电极134。根据一些实施例，栅电极134形成在栅极介电层132上方。栅极介电层132包括氧化硅或其他合适的材料。栅电极134包括多晶硅或其他合适的导电材料。
根据一些实施例，如图1A和图1A-1所示，栅极堆叠件130的每一个还包括位于栅电极134上方的覆盖层136。覆盖层136包括氧化硅或其他合适的介电材料。根据一些实施例，如图1A和图1A-1所示，间隔件层142、144、146和148分别形成在栅极堆叠件130的侧壁上方。
根据一些实施例，间隔件层142、144、146和148分别围绕栅极堆叠件130。根据一些实施例中，间隔件层142、144、146和148包括诸如氮化硅、氮氧化硅或它们的组合的介电材料。
根据一些实施例，如图1A和图1A-1所示，掺杂区112形成在半导体衬底110中。根据一些实施例，掺杂区112位于栅极堆叠件130的每一个的相对两侧上。根据一些实施例，使用离子注入工艺形成掺杂区112。根据一些实施例，掺杂区域112包括重掺杂的源极区和重掺杂的漏极区。根据一些实施例，在形成间隔件层142、144、146和148之后,形成掺杂区112。
根据一些实施例，如图1A和图1A-1所示，接触蚀刻停止层150形成在半导体衬底110、栅极堆叠件130和间隔件层142、144、146和148上方。根据一些实施例，接触蚀刻停止层150包括诸如氮化硅的介电材料。在一些其他实施例中，未形成接触蚀刻停止层150。
根据一些实施例，如图1A和图1A-1所示，介电层160沉积在接触蚀刻停止层150上方。根据一些实施例，介电层160包括绝缘材料。根据一些实施例，绝缘材料包括氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、低k材料、多孔介电材料或它们的组合。根据一些实施例，使用CVD工艺、HDPCVD工艺、旋涂工艺、溅射工艺或它们的组合来形成介电层160。
根据一些实施例，如图1B和图1B-1所示，然后，在介电层160和接触蚀刻停止层150上实施平坦化工艺直到暴露栅极堆叠件130的顶面。根据一些实施例，平坦化工艺包括化学机械抛光(CMP)工艺。根据一些实施例，在实施平坦化工艺之后，介电层160具有基本平坦的表面以有助于随后的工艺步骤。
根据一些实施例，如图1C和图1C-1所示，去除栅极堆叠件130。根据一些实施例，去除工艺包括湿蚀刻工艺、干蚀刻工艺或它们的组合。根据一些实施例，去除栅极堆叠件130之后，在间隔件层142、144、146和148中形成开口142a、144a、146a和148a。根据一些实施例，开口142a、144a、146a和148a是沟槽。
根据一些实施例，如图1C和图1C-1所示，栅极介电层170沉积在介电层160、接触蚀刻停止层150、间隔件层142、144、146和148上方以及开口142a、144a、146a和148a的内壁和底面上方。栅极介电层170包括氧化硅或其他合适的材料。
根据一些实施例，栅极介电层170包括高介电常数材料材料(高k材料)。高k材料包括氧化铪(HfO2)、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)或它们的组合。
根据一些实施例，高k材料包括金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的材料或它们的组合。
根据一些实施例，如图1C和图1C-1所示，功函金属层180沉积在栅极介电层170上方。根根据一些实施例，功函金属层180为晶体管提供期望的功函，以增强器件性能(包括提高的阈值电压)。
在形成NMOS晶体管的实施例中，功函金属层180可以是能够提供适合于器件的功函值(诸如等于或小于约4.5eV)的n型金属层。根据一些实施例，n型金属包括金属、金属碳化物、金属氮化物或它们的组合。例如，n型金属由钽、氮化钽或它们的组合制成。
另一方面，在形成PMOS晶体管的实施例中，功函金属层180可以是能够提供适合于器件的功函值(诸如等于或大于约4.8eV)的p型金属层。根据一些实施例，p型金属包括金属、金属碳化物、金属氮化物、其他合适的材料或它们的组合。例如，p型金属由钛、氮化钛、其他合适的材料或它们的组合制成。
根据一些实施例，功函金属层180包括：铪、锆、钛、钽、铝、金属碳化物、铝化物、钌或它们的组合。根据一些实施例，金属碳化物包括碳化铪或碳化锆。根据一些实施例，使用PVD工艺、CVD工艺、ALD工艺、镀敷工艺、其他合适的方法或它们的组合来沉积功函金属层180。
根据一些实施例，如图1C和图1C-1所示，栅电极层190沉积在功函金属层180上方以填充开口142a、144a、146a和148a。根据一些实施例，栅电极层190也被称为金属栅电极层。根据一些实施例，栅电极层190包括合适的金属材料，诸如铝、钨、金、铂、钴、其他合适的金属、它们的合金或它们的组合。根据一些实施例，使用PVD工艺、CVD工艺、镀敷工艺等或它们的组合来沉积栅电极层190。
根据一些实施例，如图1D和图1D-1所示，实施平坦化工艺，以去除142a、144a、146a和148a外部的栅电极层190、功函金属层180和栅极介电层170。根据一些实施例，保留在开口142a、144a、146a和148a中的栅电极层190分别形成栅电极192、194、196和198。根据一些实施例，平坦化工艺包括化学机械抛光(CMP)工艺等。
根据一些实施例，如图1E和图1E-1所示，去除功函金属层180、栅极介电层170以及栅电极192、194、196和198的顶部。根据一些实施例，去除工艺包括蚀刻工艺。根据一些实施例，去除工艺之后，凹槽R1、R2、R3和R4分别形成在间隔件层142、144、146和148中。
根据一些实施例，如图1E和图1E-1所示，覆盖层210形成在介电层160上方以填充凹槽R1、R2、R3和R4。根据一些实施例，覆盖层210被配置为防止栅电极192、194、196和198使随后形成的导电接触结构短路。根据一些实施例，覆盖层210包括诸如氮化硅的介电材料。通过化学汽相沉积工艺或其他合适的工艺形成覆盖层210。
根据一些实施例，如图1F和图1F-1所示，去除凹槽R1、R2、R3和R4外部的覆盖层210。根据一些实施例，去除工艺包括化学机械抛光工艺。在一些实施例中，栅极堆叠件G1形成在开口142a中。根据一些实施例，栅极堆叠件G1包括开口142a中的栅电极192、功函金属层180和栅极介电层170。根据一些实施例，栅极堆叠件G1还包括开口142a中的覆盖层210。
在一些实施例中，栅极堆叠件G2形成在开口144a中。根据一些实施例，栅极堆叠件G2包括开口144a中的栅电极194、功函金属层180和栅极介电层170。根据一些实施例，栅极堆叠件G2还包括开口144a中的覆盖层210。
在一些实施例中，栅极堆叠件G3形成在开口146a中。根据一些实施例，栅极堆叠件G3包括开口146a中的栅电极196、功函金属层180和栅极介电层170。根据一些实施例，栅极堆叠件G3还包括开口146a中的覆盖层210。
在一些实施例中，栅极堆叠件G4形成在开口148a中。根据一些实施例，栅极堆叠件G4包括开口148a中的栅电极198、功函金属层180和栅极介电层170。根据一些实施例，栅极堆叠件G4还包括开口148a中的覆盖层210。根据一些实施例，栅极堆叠件G1、G2、G3和G4被介电层160围绕。
根据一些实施例，如图1F和图1F-1所示，掩模层220形成在介电层160、接触蚀刻停止层150、间隔件层142、144、146和148以及覆盖层210上方。根据一些实施例，掩模层220包括绝缘材料。根据一些实施例，绝缘材料包括氧化硅硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、低k材料、多孔介电材料或它们的组合。根据一些实施例，使用CVD工艺、HDPCVD工艺、旋涂工艺、溅射工艺或它们的组合来形成掩模层220。
根据一些实施例，如图1F和图1F-1所示，掩模层230形成在掩模层220上方。根据一些实施例，掩模层230具有暴露掩模层220的部分的开口232。根据一些实施例，掩模层230包括氮化物材料(例如，氮化钛)。根据一些实施例，使用沉积工艺、光刻工艺和蚀刻工艺来形成掩模层230。在一些实施例中，掩模层230包括光刻胶材料。根据一些实施例，使用涂覆工艺和光刻工艺来形成掩模层230。
根据一些实施例，如图1F、图1F-1、图1G和图1G-1所示，通过掩模层230的开口232去除掩模层220和介电层160的部分。根据一些实施例，在去除工艺后，在掩模层220中形成开口222以及在介电层160中形成孔162、164和166。根据一些实施例，开口222暴露覆盖层210、间隔件层142、144、146和148以及接触蚀刻停止层150的部分。
根据一些实施例，孔162形成在栅极堆叠件G1和G2之间。根据一些实施例，孔164形成在栅极堆叠件G2和G3之间。根据一些实施例，孔166形成在栅极堆叠件G3和G4之间。根据一些实施例，孔162邻近间隔件层142和144。根据一些实施例，孔164邻近间隔件层144和146。根据一些实施例，孔166邻近间隔件层146和148。
根据一些实施例，孔162、164和166不穿过介电层160。也就是说，根据一些实施例，介电层160的部分162a、164a和166a位于孔162、164和166下方。根据一些实施例，部分162a、164a或166a具有厚度T1(或最小厚度T1)。
根据一些实施例，栅极堆叠件G1、G2、G3或G4具有厚度T2。在一些实施例中，厚度T1与厚度T2的比率在从约0.4至约0.6的范围内。在一些实施例中，孔162、164或166具有深度D(或最大深度D)。在一些实施例中，深度D与厚度T2的比率在从约0.4至约0.6的范围内。
根据一些实施例，去除工艺还包括去除间隔件层142、144、146和148以及接触蚀刻停止层150的顶部。根据一些实施例，去除工艺包括使用掩模230作为蚀刻掩模来实施蚀刻工艺。根据一些实施例，蚀刻工艺包括诸如干蚀刻工艺的各向异性蚀刻工艺。根据一些实施例，如图1G和图1G-1所示，去除掩模层230。
根据一些实施例，如图1H和图1H-1所示，保护材料层240a形成在掩模220、介电层160、接触蚀刻停止层150、间隔件层142、144、146和148以及覆盖层210上方。根据一些实施例，保护材料层240a包括金属化合物材料或金属材料。金属化合物材料包括氮化钛、氮化钽或其他合适的金属化合物材料。金属材料包括钨、钽、钴、镍或其他合适的金属材料。在一些实施例中，金属化合物材料和金属材料能够与硅反应。
根据一些实施例，采用各向异性沉积工艺形成保护材料层240a。在各向异性沉积工艺期间，沉积速率与沉积位置的纵横比负相关(或成反比)。根据一些实施例，由于开口222的纵横比小于孔162、164或166的纵横比，因此覆盖层210上方的沉积率大于介电层160的部分162a、164a和166a上方的沉积率。
根据一些实施例，覆盖层210上方的保护材料层240a具有厚度T3。根据一些实施例，部分162a、164a和166a上方的保护材料层240a具有厚度T4。根据一些实施例，厚度T3大于厚度T4。
根据一些实施例，保护材料层240a的厚度从覆盖层210至部分162a、164a和166a递减。根据一些实施例，保护材料层240a的厚度从覆盖层210至部分162a、164a和166a逐渐地(或连续地)递减。根据一些实施例，掩模层220上方的保护材料层240a具有厚度T5。根据一些实施例，厚度T5大于厚度T3。
根据一些实施例，如图1I和图1I-1所示，减薄保护材料层240a。根据一些实施例，减薄工艺之后，剩余的保护材料层240a形成保护层240。根据一些实施例，保护层240具有开口242、244和246。
根据一些实施例，开口242暴露部分162a和邻近孔162的接触蚀刻停止层150。根据一些实施例，开口244暴露部分164a和邻近孔164的接触蚀刻停止层150。根据一些实施例，开口246暴露部分166a和邻近孔166的接触蚀刻停止层150。
根据一些实施例，保护层240覆盖覆盖层210、接触蚀刻停止层150、间隔件层142、144、146和148。因此，根据一些实施例，保护层240能够防止覆盖层210、接触蚀刻停止层150、间隔件层142、144、146和148受到来自随后的去除工艺的损坏。
根据一些实施例，保护层240共形地覆盖覆盖层210、接触蚀刻停止层150以及和间隔件层142、144、146和148的表面212、151、142b、144b、146b和148b。根据一些实施例，减薄工艺包括各向同性蚀刻工艺。根据一些实施例，各向同性的蚀刻工艺包括湿蚀刻工艺。
如图1G-1、图1H-1和图1I-1所示，深度D与厚度T2的比率在从约0.4至约0.6的范围内。如果深度D与厚度T2的比率小于0.4，则覆盖层210上方的保护材料层240a与部分162a、164a或166a上方的保护材料层240a之间的厚度变化太小而不能形成足够厚度的保护层240。如果深度D与厚度T2的比率大于0.6，则覆盖层210、间隔件层142、144、146和148和接触蚀刻停止层150可能被图1G-1中的去除工艺损伤。
根据一些实施例，如图1J和图1J-1所示，保护层250形成在保护层240上。根据一些实施例，保护层250共形地覆盖保护层240。在一些实施例中，保护层250的抗蚀刻性大于保护层240的抗蚀刻性。在一些实施例中，保护层240和保护层250的抗蚀刻性大于保护层240的抗蚀刻性。
根据一些实施例，保护层250比保护层240薄。根据一些实施例，保护层250的厚度T7小于覆盖层210上方的保护层240的厚度T6。根据一些实施例，厚度T6是覆盖层210上方的保护层240的最大厚度。根据一些实施例，保护层250的平均厚度小于保护层240平均厚度。根据一些实施例，厚度T6在从约20nm至约5nm的范围内。
根据一些实施例，保护层240和250由不同的材料制成。根据一些实施例，保护层250包括金属化合物材料(例如，金属硅化物材料)。根据一些实施例，保护层240和250具有相同的金属元素。例如，保护层240包括氮化钛(或钛)、氮化钽(或钽)、钨、钴或镍，以及保护层250包括氮化钛(或氮化钛硅)、硅化钽、硅化钨、硅化钴、硅化镍。
根据一些实施例，保护层250的形成包括硅化保护层240的上部(或表面部分)。根据一些实施例，硅化工艺包括将保护层240与含硅气体反应。根据一些实施例，含硅气体包括SiH4、SiH2Cl2、SiH2Br2、Si2H6等或它们的组合。
根据一些实施例，在从约350℃至约400℃的范围内的温度下实施硅化工艺。根据一些实施例，在从约60托至约200托的范围内的压力下实施硅化工艺。根据一些实施例，使用包括20％-40％(体积)的含硅气体和80％-60％(体积)的载体气体的气体混合物实施硅化工艺。载体气体包括N2、H2、Ar和/或其它合适的气体。
根据一些实施例，接触蚀刻停止层150具有分别被孔162、164和166暴露的上部152U、154U和156U。根据一些实施例，接触蚀刻停止层150具有分别被部分162a、164a和166a覆盖的下部152L、154L和156U。
根据一些实施例，硅化工艺之后，上部152U、154U或156U的第一硅含量大于下部152L、154L或156U的第二硅含量。根据一些实施例，硅化工艺之后，上部152U、154U或156U的第一硅含量大于间隔件层142、144、146或148的第三硅含量。
在一些实施例中，接触蚀刻停止层150包括氮化硅。根据一些实施例，上部152U、154U或156U中的硅元素与氮元素的第一原子比率大于下部152L、154L或156U中的硅元素与氮元素的第二原子比率。根据一些实施例，第一原子比率在从约1.2至约1.5的范围内。根据一些实施例，第二原子比率在从约0.75至约1的范围内。
根据一些实施例，如图1K和图1K-1所示，去除介电层160的部分162a、164a和166a和在部分162a、164a和166a下方的接触蚀刻停止层150。根据一些实施例，在去除工艺之后，通孔162T、164T和166T形成在介电层160和接触蚀刻停止层150中。
根据一些实施例，通孔162T、164T和166T分别暴露其下方的掺杂区112。根据一些实施例，去除工艺包括干蚀刻工艺。根据一些实施例，去除工艺也被称为接触孔蚀刻工艺。根据一些实施例，通孔162T、164T和166T也被称为接触孔。
根据一些实施例，保护层240和250覆盖覆盖层210、接触蚀刻停止层150、间隔件层142、144、146和148。因此，根据一些实施例，保护层240和250能够防止覆盖层210、接触蚀刻停止层150、间隔件层142、144、146和148受到来自去除工艺的损坏。
结果，根据一些实施例，保护层240和250防止栅电极192、194、196和198使分别形成在通孔162T、164T和166T中的导电接触结构短路。因此，根据一些实施例，提高了半导体器件结构100的产量。
根据一些实施例，如图1L和图1L-1所示，去除保护层240和250。根据一些实施例，去除工艺包括湿蚀刻工艺。根据一些实施例，湿蚀刻工艺包括将保护层240和250浸入蚀刻溶液。根据一些实施例，蚀刻溶液包括H2SO4和H2O2。
根据一些实施例，保护层240和250包括金属元素。保护层240和250对接触蚀刻停止层150、间隔件层142、144、146和148以及覆盖层210的蚀刻选择性比率高。结果，湿蚀刻工艺可以去除保护层240和250而不损坏接触蚀刻停止层150、间隔件层142、144、146和148以及覆盖层210。
根据一些实施例，如图1M和图1M-1所示，导电层260形成在掩模层220和栅极堆叠件G1、G2、G3和G4上方以填充开口222和通孔162T、164T和166T。导电层260的形成包括实施物理汽相沉积工艺、化学汽相沉积工艺或其它合适的工艺。
根据一些实施例，如图1N和图1N-1所示，去除掩模层220以及去除导电层260、介电层160、接触蚀刻停止层150、间隔件层142、144、146和148以及覆盖层210的顶部。根据一些实施例，在去除工艺之后，保留在通孔162T、164T和166T中的导电层260形成导电接触结构262、264和266。根据一些实施例，导电接触结构262、264和266穿过介电层160和蚀刻停止层150。
根据一些实施例，导电接触结构262、264和266分别电连接至其下方的掺杂区112。根据一些实施例，导电接触结构262和264位于栅极堆叠件G2两个相对侧上。根据一些实施例，导电接触结构264和266位于栅极堆叠件G3两个相侧面上。
根据一些实施例，接触蚀刻停止层150覆盖栅极堆叠件G1、G2、G3和G4的侧壁S1、S2、S3和S4。根据一些实施例，接触蚀刻停止层150的上部152U和下部152L邻近导电接触结构262。根据一些实施例，导电接触结构262与上部152U和下部152L直接接触。
根据一些实施例，上部152U在栅极堆叠件G1的覆盖层210和栅极堆叠件G2的覆盖层210之间。根据一些实施例，上部152U在栅极堆叠件G2的覆盖层210和导电接触结构262之间。根据一些实施例，上部152U邻近接触蚀刻停止层150的顶面P。
根据一些实施例，接触蚀刻停止层150的上部154U和下部154L邻近导电接触结构264。根据一些实施例，导电接触结构264与上部154U和下部154L直接接触。
根据一些实施例，接触蚀刻停止层150的上部156U和下部156L邻近导电接触结构266。根据一些实施例，导电接触结构266与上部156U和下部156L直接接触。根据一些实施例，介电层160围绕栅极堆叠件G1、G2、G3和G4。根据一些实施例，去除工艺包括化学抛光工艺。
根据一些实施例，由于保护层240和250(如图1J-1所示)防止栅电极192、194、196和198使导电接触结构262、264和266短路，因此提高了半导体器件结构的产量。
图2A是根据一些实施例的半导体器件结构100a的顶视图。图2B是示出根据一些实施例的沿着图2A中的截面线I-I’的半导体器件结构100a的截面图。
如图2A和图2B所示，除了半导体器件结构100a的栅极堆叠件130是半导体栅极堆叠件外，半导体器件结构100a与图1N-1的半导体器件结构100相似。根据一些实施例，形成半导体器件结构100a的方法包括实施图1A-图1B和图1F-1N中的步骤。
根据一些实施例，提供了一种半导体器件结构及其形成方法。在接触孔蚀刻工艺之前，方法(用于形成半导体器件结构)在栅极堆叠件和间隔件层上方形成保护层。因此，方法防止栅极堆叠件的栅电极使形成在接触孔中的导电接触结构短路。结果，改进了半导体器件结构的性能。
根据一些实施例，提供了一种形成半导体器件结构的方法。方法包括在衬底上方形成栅极堆叠件、间隔件层和介电层。间隔件层围绕栅极堆叠件以及介电层围绕间隔件层。方法包括去除介电层的第一部分以在介电层中形成第一孔。第一孔邻近间隔件层，以及介电层的第二部分在第一孔的下方。方法包括在栅极堆叠件和间隔件层上方形成第一保护层。方法包括在第一保护层上方形成第二保护层。第二保护层包括金属化合物材料，以及第一保护层和第二保护层包括相同的金属元素。方法包括去除介电层的第二部分以形成通孔。方法包括在通孔中形成导电接触结构。
根据一些实施例，提供了一种形成半导体器件结构的方法。方法包括在衬底上方形成栅极堆叠件、间隔件层和介电层。间隔件层围绕栅极堆叠件以及介电层围绕间隔件层。方法包括去除介电层的第一部分以在介电层中形成第一孔。第一孔邻近间隔件层，以及介电层的第二部分在第一孔的下方。方法包括在栅极堆叠件和间隔件层上方形成第一保护层。方法包括使第一保护层与含硅气体反应以在第一保护层上方形成第二保护层。第二保护层包括第二金属硅化物材料。方法包括去除介电层的第二部分以形成通孔。方法包括在通孔中形成导电接触结构。
根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括衬底。半导体器件结构包括位于衬底上方的栅极堆叠件。半导体器件结构包括位于栅极堆叠件的侧壁上方的蚀刻停止层。半导体器件结构包括位于衬底上方并且围绕栅极堆叠件的介电层。半导体器件结构包括穿过介电层并且邻近蚀刻停止层的第一导电接触结构。邻近第一导电接触结构的蚀刻停止层具有第一上部和第一下部。第一上部的第一硅含量大于第一下部的第二硅含量。
根据本发明的一个实施例，提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成栅极堆叠件、间隔件层和介电层，其中，所述间隔件层围绕所述栅极堆叠件，以及所述介电层围绕所述间隔件层；去除所述介电层的第一部分以在所述介电层中形成第一孔，其中，所述第一孔邻近所述间隔件层，并且所述介电层的第二部分位于所述第一孔下方；在所述栅极堆叠件和所述间隔件层上方形成第一保护层；在所述第一保护层上方形成第二保护层，其中，所述第二保护层包括金属化合物材料，并且所述第一保护层和所述第二保护层包括相同的金属元素；去除所述介电层的所述第二部分以形成通孔；以及在所述通孔中形成导电接触结构。
在上述用于形成半导体器件结构的方法中，形成所述第二保护层包括：硅化所述第一保护层的部分。
在上述用于形成半导体器件结构的方法中，还包括：在去除所述介电层的所述第二部分之后，去除所述第一保护层和所述第二保护层。
在上述用于形成半导体器件结构的方法中，去除所述第一保护层和所述第二保护层包括：在所述第一保护层和所述第二保护层上实施湿蚀刻工艺。
在上述用于形成半导体器件结构的方法中，还包括：在形成所述介电层之前，在所述间隔件层和所述衬底上方形成蚀刻停止层，其中，所述介电层形成在所述蚀刻停止层上方，所述第一孔暴露所述蚀刻停止层的上部，所述第一保护层还形成在所述蚀刻停止层上方，以及去除所述介电层的所述第二部分还包括：去除位于所述介电层的所述第二部分下方的所述蚀刻停止层。
在上述用于形成半导体器件结构的方法中，所述栅极堆叠件包括栅极介电层、栅电极和覆盖层，所述栅电极形成在所述栅极介电层上方，所述覆盖层形成在所述栅电极上方，以及所述第一保护层覆盖所述覆盖层。
在上述用于形成半导体器件结构的方法中，形成所述第一保护层包括：在所述栅极堆叠件、所述间隔件层和所述介电层的所述第二部分上方形成保护材料层，其中，所述保护材料层的位于所述栅极堆叠件上方的第一厚度大于所述保护材料层的位于所述介电层的所述第二部分上方的第二厚度；以及减薄所述保护材料层以在所述保护材料层中形成开口，其中，所述开口暴露所述介电层的所述第二部分。
在上述用于形成半导体器件结构的方法中，形成所述保护材料层包括：在所述栅极堆叠件、所述间隔件层和所述介电层的所述第二部分上方实施各向异性沉积工艺。
根据本发明的另一实施例，还提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成栅极堆叠件、间隔件层和介电层，其中，所述间隔件层围绕所述栅极堆叠件，以及所述介电层围绕所述间隔件层；去除所述介电层的第一部分以在所述介电层中形成第一孔，其中，所述第一孔邻近所述间隔件层并且不穿过所述介电层；在所述栅极堆叠件和所述间隔件层上方形成第一保护层；使所述第一保护层与含硅气体反应以在所述第一保护层上方形成第二保护层，其中，所述第二保护层包括金属硅化物材料；去除位于所述第一孔下方的所述介电层以形成通孔；以及在所述通孔中形成导电接触结构。
在上述用于形成半导体器件结构的方法中，去除所述第一孔下方的所述介电层包括：在位于所述第一孔下方的所述介电层上方实施干蚀刻工艺。
在上述用于形成半导体器件结构的方法中，还包括：在去除位于所述第一孔下方的所述介电层之后，去除所述第一保护层和所述第二保护层。
在上述用于形成半导体器件结构的方法中，去除所述第一保护层和所述第二保护层包括：使所述第一保护层和所述第二保护层浸入蚀刻溶液内。
在上述用于形成半导体器件结构的方法中，去除所述介电层的所述第一部分包括：在所述介电层和所述栅极堆叠件上方形成第一掩模层；在所述第一掩模层上方形成第二掩模层，其中，所述第二掩模层具有暴露所述第一掩模层的第三部分的第一开口，以及所述第三部分位于所述介电层的所述第一部分的上方；去除所述第三部分和所述第一部分；以及去除所述第二掩模层。
在上述用于形成半导体器件结构的方法中，所述第一保护层还形成在所述第一掩模层上方。
在上述用于形成半导体器件结构的方法中，所述第二保护层比所述第一保护层薄。
根据本发明的又一实施例，还提供了一种半导体器件结构，包括：衬底；栅极堆叠件，位于所述衬底上方；蚀刻停止层，位于所述栅极堆叠件的侧壁上方；介电层，位于所述衬底上方并且围绕所述栅极堆叠件；第一导电接触结构，穿过所述介电层并且邻近所述蚀刻停止层，其中，邻近所述第一导电接触结构的所述蚀刻停止层具有第一上部和第一下部，以及所述第一上部的第一硅含量大于所述第一下部的第二硅含量。
在上述半导体器件结构中，所述第一导电接触结构与所述第一上部和所述第一下部直接接触。
在上述半导体器件结构中，还包括：间隔件层，围绕所述栅极堆叠件并且位于所述蚀刻停止层和所述栅极堆叠件之间。
在上述半导体器件结构中，所述第一上部的所述第一硅含量大于所述间隔件层的第三硅含量。
在上述半导体器件结构中，还包括：第二导电接触结构，穿过所述介电层并且邻近所述蚀刻停止层，其中，所述第一导电接触结构和所述第二导电接触结构分别位于所述栅极堆叠件的两相对侧上，邻近所述第二导电接触结构的所述蚀刻停止层具有第二上部和第二下部，以及所述第二上部的第三硅含量大于所述第二下部的第四硅含量。
上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种用于形成半导体器件结构的方法，包括：
在衬底上方形成栅极堆叠件、间隔件层和介电层，其中，所述间隔件层围绕所述栅极堆叠件，以及所述介电层围绕所述间隔件层；
去除所述介电层的第一部分以在所述介电层中形成第一孔，其中，所述第一孔邻近所述间隔件层，并且所述介电层的第二部分位于所述第一孔下方；
在所述栅极堆叠件和所述间隔件层上方形成第一保护层；
在所述第一保护层上方形成第二保护层，其中，所述第二保护层包括金属化合物材料，并且所述第一保护层和所述第二保护层包括相同的金属元素；
去除所述介电层的所述第二部分以形成通孔；以及
在所述通孔中形成导电接触结构。
2.根据权利要求1所述的用于形成半导体器件结构的方法，其中，形成所述第二保护层包括：
硅化所述第一保护层的部分。
3.根据权利要求1所述的用于形成半导体器件结构的方法，还包括：
在去除所述介电层的所述第二部分之后，去除所述第一保护层和所述第二保护层。
4.根据权利要求3所述的用于形成半导体器件结构的方法，其中，去除所述第一保护层和所述第二保护层包括：
在所述第一保护层和所述第二保护层上实施湿蚀刻工艺。
5.根据权利要求1所述的用于形成半导体器件结构的方法，还包括：
在形成所述介电层之前，在所述间隔件层和所述衬底上方形成蚀刻停止层，其中，所述介电层形成在所述蚀刻停止层上方，所述第一孔暴露所述蚀刻停止层的上部，所述第一保护层还形成在所述蚀刻停止层上方，以及去除所述介电层的所述第二部分还包括：
去除位于所述介电层的所述第二部分下方的所述蚀刻停止层。
6.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述栅极堆叠件包括栅极介电层、栅电极和覆盖层，所述栅电极形成在所述栅极介电层上方，所述覆盖层形成在所述栅电极上方，以及所述第一保护层覆盖所述覆盖层。
7.根据权利要求1所述的用于形成半导体器件结构的方法，其中，形成所述第一保护层包括：
在所述栅极堆叠件、所述间隔件层和所述介电层的所述第二部分上方形成保护材料层，其中，所述保护材料层的位于所述栅极堆叠件上方的第一厚度大于所述保护材料层的位于所述介电层的所述第二部分上方的第二厚度；以及
减薄所述保护材料层以在所述保护材料层中形成开口，其中，所述开口暴露所述介电层的所述第二部分。
8.根据权利要求7所述的用于形成半导体器件结构的方法，其中，形成所述保护材料层包括：
在所述栅极堆叠件、所述间隔件层和所述介电层的所述第二部分上方实施各向异性沉积工艺。
9.一种用于形成半导体器件结构的方法，包括：
在衬底上方形成栅极堆叠件、间隔件层和介电层，其中，所述间隔件层围绕所述栅极堆叠件，以及所述介电层围绕所述间隔件层；
去除所述介电层的第一部分以在所述介电层中形成第一孔，其中，所述第一孔邻近所述间隔件层并且不穿过所述介电层；
在所述栅极堆叠件和所述间隔件层上方形成第一保护层；
使所述第一保护层与含硅气体反应以在所述第一保护层上方形成第二保护层，其中，所述第二保护层包括金属硅化物材料；
去除位于所述第一孔下方的所述介电层以形成通孔；以及
在所述通孔中形成导电接触结构。
10.一种半导体器件结构，包括：
衬底；
栅极堆叠件，位于所述衬底上方；
蚀刻停止层，位于所述栅极堆叠件的侧壁上方；
介电层，位于所述衬底上方并且围绕所述栅极堆叠件；
第一导电接触结构，穿过所述介电层并且邻近所述蚀刻停止层，其中，邻近所述第一导电接触结构的所述蚀刻停止层具有第一上部和第一下部，以及所述第一上部的第一硅含量大于所述第一下部的第二硅含量。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427583A (zh) * 2017-08-24 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110504162A (zh) * 2018-05-17 2019-11-26 Imec非营利协会 掩模材料的区域选择性沉积

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108091570B (zh) * 2016-11-23 2020-09-04 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
US10276794B1 (en) * 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
CN111029302A (zh) * 2018-10-09 2020-04-17 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US20200203144A1 (en) * 2018-12-21 2020-06-25 Applied Materials, Inc. Methods of cleaning an oxide layer in a film stack to eliminate arcing during downstream processing
US11217664B2 (en) 2020-02-11 2022-01-04 Nanya Technology Corporation Semiconductor device with porous dielectric structure
CN113871345A (zh) * 2020-06-30 2021-12-31 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050136683A1 (en) * 2003-12-18 2005-06-23 Hynix Semiconductor Inc. Method for fabricating semiconductor device without damaging hard mask during contact formation process
KR20090017114A (ko) * 2007-08-14 2009-02-18 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6607955B2 (en) * 1998-07-13 2003-08-19 Samsung Electronics Co., Ltd. Method of forming self-aligned contacts in a semiconductor device
JP4237332B2 (ja) * 1999-04-30 2009-03-11 株式会社東芝 半導体装置の製造方法
US6987062B2 (en) * 2003-10-29 2006-01-17 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device
TWI225686B (en) 2003-12-08 2004-12-21 Nanya Technology Corp Method of forming bit line contact
US20050156229A1 (en) * 2003-12-16 2005-07-21 Yeap Geoffrey C. Integrated circuit device and method therefor
CN102789968B (zh) * 2011-05-20 2015-06-17 中芯国际集成电路制造(北京)有限公司 在半导体制造工艺中形成硬掩模的方法
US8927407B2 (en) * 2012-01-20 2015-01-06 Globalfoundries Inc. Method of forming self-aligned contacts for a semiconductor device
US8735280B1 (en) * 2012-12-21 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9136340B2 (en) * 2013-06-05 2015-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Doped protection layer for contact formation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050136683A1 (en) * 2003-12-18 2005-06-23 Hynix Semiconductor Inc. Method for fabricating semiconductor device without damaging hard mask during contact formation process
KR20090017114A (ko) * 2007-08-14 2009-02-18 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427583A (zh) * 2017-08-24 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109427583B (zh) * 2017-08-24 2021-07-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110504162A (zh) * 2018-05-17 2019-11-26 Imec非营利协会 掩模材料的区域选择性沉积
CN110504162B (zh) * 2018-05-17 2022-04-12 Imec 非营利协会 掩模材料的区域选择性沉积

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