CN105742184B - 形成具有栅极的半导体器件结构的方法 - Google Patents

形成具有栅极的半导体器件结构的方法 Download PDF

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Abstract

本发明提供了用于形成半导体器件结构的方法。该方法包括在衬底上方形成介电层。衬底具有鳍结构，并且介电层具有沟槽，该沟槽暴露出鳍结构的部分。该方法包括在沟槽中形成栅极材料层。该方法包括在栅极材料层上方形成平坦化层。平坦化层包括第一材料，第一材料与栅极材料层的第二材料和介电层的第三材料不同。该方法包括实施蚀刻工艺以去除平坦化层和栅极材料层的第一上部以在沟槽中形成栅极。本发明的实施例还涉及形成具有栅极的半导体器件结构的方法。

Description

形成具有栅极的半导体器件结构的方法
相关申请的交叉引用
本申请要求2014年12月24日提交的美国临时申请第62/096,753号的权益，其全部内容结合于此作为参考。
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及形成具有栅极的半导体器件结构的方法。
背景技术
半导体集成电路(IC)工业已经经历了快速增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代IC都比前一代IC具有更小和更复杂的电路。然而，这些进步也已经增大了处理和制造IC的复杂度。
在IC演化的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
然而，由于部件尺寸不断减小，制造工艺不断变得更加难以实施。因此，形成尺寸越来越小的可靠的半导体器件是一个挑战。
发明内容
本发明的实施例提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成介电层，其中，所述衬底具有鳍结构，并且所述介电层具有沟槽，所述沟槽暴露出所述鳍结构的部分；在所述沟槽中形成栅极材料层；在所述栅极材料层上方形成平坦化层，其中，所述平坦化层包括第一材料，所述第一材料与所述栅极材料层的第二材料和所述介电层的第三材料不同；以及实施蚀刻工艺以去除所述平坦化层和所述栅极材料层的第一上部以在所述沟槽中形成栅极。
本发明的另一实施例提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成介电层，其中，所述衬底具有鳍结构，并且所述介电层具有沟槽，所述沟槽暴露出所述鳍结构的部分；在所述沟槽中形成栅极材料层；实施等离子体沉积工艺以在所述栅极材料层上方形成平坦化层；以及实施蚀刻工艺以去除所述平坦化层和所述栅极材料层的第一上部以在所述沟槽中形成栅极。
本发明的又一实施例提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成介电层，其中，所述衬底具有鳍结构，并且所述介电层具有沟槽，所述沟槽暴露出所述鳍结构的部分；在所述沟槽中形成栅极材料层；在所述栅极材料层上方形成平坦化层；以及实施各向异性蚀刻工艺以去除所述平坦化层和所述栅极材料层的第一上部，其中，保留在所述沟槽中的所述栅极材料层形成栅极，并且在所述各向异性蚀刻工艺之前，所述栅极的第一上表面比所述栅极材料层的第二上表面更平坦。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据一些实施例的半导体器件结构的立体图。
图1B是根据一些实施例的图1A的半导体器件结构的顶视图。
图2A至图2H是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。
图3A是根据一些实施例的半导体器件结构的立体图。
图3B是根据一些实施例的图3A的半导体器件结构的顶视图。
图4A-1至图4G-1是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。
图4A-2至图4G-2是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。
图5是根据一些实施例的等离子体装置的截面图。
图6A是根据一些实施例的图4G-1和图4G-2的半导体器件结构的立体图。
图6B是根据一些实施例的图4G-1和图4G-2的半导体器件结构的顶视图。
图7是根据一些实施例的栅极堆叠件的放大图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。应该理解，可以在方法之前、期间和之后提供额外的操作，并且对于方法的其他实施例，可以替换或消除一些描述的操作。
图1A是根据一些实施例的半导体器件结构100的立体图。图1B是根据一些实施例的图1A的半导体器件结构100的顶视图。图2A是根据一些实施例的沿着图1B中的剖面线I-I’的截面图，该截面图示出半导体器件结构100。
如图1A、图1B和图2A所示，根据一些实施例，提供了衬底110。衬底110包括半导体晶圆(诸如硅晶圆)或半导体晶圆的部分。在一些实施例中，衬底110由包括单晶结构、多晶结构或非晶结构的硅或锗的元素半导体材料制成。
在一些其他实施例中，衬底110由诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟的化合物半导体、诸如SiGe或GaAsP的合金半导体、或它们的组合制成。衬底110也可以包括多层半导体、绝缘体上半导体(SOI)(诸如绝缘体上硅或绝缘体上锗)或它们的组合。
此外，衬底110可以包括诸如掺杂区、层间介电(ILD)层和/或导电部件的结构。此外，衬底110还可以包括单个或多个材料层。例如，材料层可以包括硅层、介电层和/或掺杂的多晶硅层。
如图1A、图1B和图2A所示，根据一些实施例，衬底110具有鳍结构112。根据一些实施例，鳍结构112彼此间隔开。在一些实施例中，通过图案化衬底110来形成鳍结构112。
例如，鳍结构112的形成包括：在衬底110上面形成具有开口的图案化的光刻胶层(未示出)；通过开口实施蚀刻工艺以去除衬底110的部分；以及去除图案化的光刻胶层。蚀刻工艺包括反应离子蚀刻(RIE)或其他合适的工艺。
如图1A、图1B和图2A所示，根据一些实施例，在衬底110上方并且在鳍结构112之间(或邻近鳍结构112)形成隔离层120。根据一些实施例，隔离层120包括绝缘材料。绝缘材料包括氧化硅、氮化硅、氮氧化硅、其他适用的材料或它们的组合。
根据一些实施例，隔离层120的形成包括：在衬底110上方形成隔离材料层(未示出)；以及对隔离材料层实施回蚀刻工艺以暴露出鳍结构112的顶部。根据一些实施例，回蚀刻工艺包括干蚀刻工艺。
如图1A、图1B和图2A所示，根据一些实施例，在鳍结构112上方分别形成伪栅极介电层132和134。根据一些实施例，伪栅极介电层132和134由氧化硅制成。
根据一些实施例，在伪栅极介电层132和134上方分别形成伪栅极142和144。根据一些实施例，伪栅极142和144由多晶硅制成。根据一些实施例，伪栅极142和144彼此间隔开。
根据一些实施例，伪栅极介电层132和134以及伪栅极142和144的形成包括：在隔离层120和鳍结构112上方沉积伪栅极介电材料层(未示出)；在伪栅极介电材料层上方沉积伪栅极材料层(未示出)；以及通过光刻工艺和蚀刻工艺图案化伪栅极材料层和伪栅极介电材料层。
根据一些实施例，使用化学汽相沉积工艺(CVD工艺)沉积伪栅极介电材料层。根据一些实施例，使用化学汽相沉积工艺沉积伪栅极材料层。
图2A至图2H是根据一些实施例的用于形成半导体器件结构100的工艺的各个阶段的截面图。如图2B所示，根据一些实施例，在图2A的阶段之后，在隔离层120上方沉积间隔件层150以覆盖伪栅极介电层132和134以及伪栅极142和144。间隔件层150包括诸如氧化硅或氮化硅的绝缘材料。根据一些实施例，使用化学汽相沉积工艺形成间隔件层150。
如图2B和图2C所示，根据一些实施例，实施各向异性蚀刻工艺以去除间隔件层150的部分。根据一些实施例，保留在伪栅极142和伪栅极介电层132的侧壁上方的间隔件层150形成间隔件152。根据一些实施例，保留在伪栅极144和伪栅极介电层134的侧壁上方的间隔件层150形成间隔件154。
根据一些实施例，间隔件152和154配置为使随后形成的栅极与其他器件电隔离并且配置为在随后的离子注入工艺中用作掩模层。根据一些实施例，各向异性蚀刻工艺包括干蚀刻工艺。
如图2C所示，根据一些实施例，在鳍结构112中形成重掺杂区114。根据一些实施例，在通过伪栅极142和144以及间隔件152和154暴露的鳍结构112中形成重掺杂区114。
根据一些实施例，使用离子注入工艺形成重掺杂区114。根据一些实施例，离子注入工艺将伪栅极142和144以及间隔件152和154用作离子注入掩模。根据一些实施例，实施离子注入工艺以将p型杂质(例如，硼)或n型杂质(例如，磷)引入鳍结构112内。
根据一些实施例，两个邻近的重掺杂区114是重掺杂源极区和重掺杂漏极区。根据一些实施例，重掺杂区114位于伪栅极142的两个相对侧处以及伪栅极144的两个相对侧处。
此后，根据一些实施例，在一些实施例(未示出)中，通过使用合适的工艺在重掺杂区114中形成应力源。例如，合适的工艺包括用于去除鳍结构112的部分的蚀刻工艺和选择性外延生长(SEG)工艺。取决于产生的FinFET器件的期望的类型，形成向沟道区施加压缩应力的应力源(诸如SiGe应力源)或向沟道区施加拉伸应力的应力源(诸如SiC应力源)。
如图2C所示，根据一些实施例，在衬底110上方形成蚀刻停止层160以覆盖重掺杂区114。根据一些实施例，蚀刻停止层160还覆盖伪栅极142和144、间隔件152和154以及隔离层120。根据一些实施例，蚀刻停止层160包括介电材料。根据一些实施例，蚀刻停止层160包括氮化硅。
如图2D所示，根据一些实施例，在蚀刻停止层160上方沉积介电层170。根据一些实施例，介电层170覆盖隔离层120、鳍结构112、伪栅极142和144以及间隔件152和154。
根据一些实施例，介电层170包括氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、掺氟硅酸盐玻璃(FSG)、低k材料、多孔介电材料或它们的组合。根据一些实施例，使用CVD工艺、HDPCVD工艺、旋涂工艺、溅射工艺或它们的组合来沉积介电层170。
然后，如图2E所示，根据一些实施例，对介电层170实施平坦化工艺，直到暴露出伪栅极142和144的顶面。根据一些实施例，平坦化工艺包括化学机械抛光(CMP)工艺。在实施平坦化工艺之后，介电层170具有基本平坦的表面以促进随后的工艺步骤。
如图2F所示，根据一些实施例，去除伪栅极142和144。根据一些实施例，用于去除伪栅极142和144的去除工艺包括湿蚀刻工艺、干蚀刻工艺或它们的组合。在一些实施例中，也去除伪栅极介电层132和134。
根据一些实施例，在去除伪栅极142和144以及伪栅极介电层132和134之后，在间隔件152之间形成沟槽T1，并且在间隔件154之间形成沟槽T2。根据一些实施例，沟槽T1暴露出鳍结构112的部分。根据一些实施例，沟槽T2暴露出鳍结构112的另一部分。
根据一些实施例，沟槽T1的宽度W1小于沟槽T2的宽度W2。根据一些实施例，宽度W1在从约5nm至约50nm的范围内。根据一些实施例，宽度W2在从约51nm至约500nm的范围内。根据一些实施例，宽度W2与宽度W1的比率在从约7至约13的范围内。
如图2G所示，根据一些实施例，在沟槽T1的底面B1和沟槽T2的底面B2上方形成栅极介电层180。根据一些实施例，栅极介电层180还形成在沟槽T1的内壁S1和沟槽T2的内壁S2、介电层170的上表面172以及间隔件152和154上方。
栅极介电层180包括诸如高介电常数(高k)材料的介电材料。高k材料包括氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、其他合适的高k介电材料或它们的组合。
根据一些实施例，高k材料由金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的材料或它们的组合。
根据一些实施例，通过诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、溅射、镀、其他合适的工艺或它们的组合的任何合适的工艺沉积栅极介电层180。在一些实施例中，栅极介电层180需要进一步退火。
在形成栅极介电层180之前，可以在鳍结构112上方形成中间介电层(未示出)。中间介电层包括诸如氧化硅、硅酸铪、氮氧化硅或它们的组合的合适的介电材料。
如图2G所示，根据一些实施例，在栅极介电层180上方沉积功函层190。功函层190为晶体管提供期望的功函数以增强器件性能(包括改进的阈值电压)。
在形成N型FinFET的实施例中，功函层190可以是能够提供适合于器件的功函数值(诸如等于或小于约4.5eV)的n型金属。根据一些实施例，n型金属包括金属、金属碳化物、金属氮化物或它们的组合。例如，n型金属由钽、氮化钽或它们的组合制成。
另一方面，在形成P型FinFET的实施例中，功函层190可以是能够提供适合于器件的功函数值(诸如等于或大于约4.8eV)的p型金属。根据一些实施例，p型金属包括金属、金属碳化物、金属氮化物、其他合适的材料或它们的组合。
例如，p型金属由钛、氮化钛、其他合适的材料或它们的组合制成。根据一些实施例，使用PVD工艺、CVD工艺、ALD工艺、镀工艺、其他合适的方法或它们的组合沉积功函层190。
如图2H所示，根据一些实施例，在功函层190上方沉积栅电极层210(也称为金属栅电极层)以填充沟槽T1和T2。根据一些实施例，栅电极层210包括诸如铝、钨、金、铂、钴、其他合适的金属、它们的合金或它们的组合的合适的金属材料。
根据一些实施例，沉积工艺包括原子层沉积(ALD)工艺和化学汽相沉积(CVD)工艺。在一些其他实施例中，使用PVD工艺、镀工艺等或它们的组合沉积栅电极层210。
图3A是根据一些实施例的半导体器件结构100的立体图。图3B是根据一些实施例的图3A的半导体器件结构100的顶视图。图4A-1是根据一些实施例的沿着图3B中的剖面线I-I’的示出半导体器件结构100的截面图。图4A-2是根据一些实施例的沿着图3B中的剖面线II-II’的示出半导体器件结构100的截面图。
如图3A、图3B、图4A-1和图4A-2所示，根据一些实施例，在图2H的阶段之后，去除位于沟槽T1和T2外部的栅电极层210、功函层190和栅极介电层180。根据一些实施例，去除工艺包括平坦化工艺。
根据一些实施例，平坦化工艺包括化学机械抛光(CMP)工艺。在一些实施例中，在去除工艺之后，实施清洗工艺以清洗由CMP工艺产生的残留物。清洗工艺也可以去除沟槽T1和T2中的栅电极层210的部分。根据一些实施例，清洗工艺包括干蚀刻工艺。
根据一些实施例，沟槽T1中的栅极材料层210、功函层190和栅极介电层180形成栅极堆叠件G1。根据一些实施例，沟槽T2中的栅极材料层210、功函层190和栅极介电层180形成栅极堆叠件G2。根据一些实施例，栅极堆叠件G2的栅极材料层210具有上表面212。根据一些实施例，上表面212具有凹槽212a。
图4A-1至图4G-1是根据一些实施例的用于形成半导体器件结构100的工艺的各个阶段的截面图。图4A-2至图4G-2是根据一些实施例的用于形成半导体器件结构100的工艺的各个阶段的截面图。
如图4B-1和图4B-2所示，根据一些实施例，在栅极堆叠件G1和G2上方形成平坦化层220。根据一些实施例，平坦化层220覆盖栅极材料层210的上表面212、功函层190的上表面192和栅极介电层180的上表面182。根据一些实施例，平坦化层220填充沟槽T1和T2。
根据一些实施例，平坦化层220还形成在间隔件152和154、蚀刻停止层160和介电层170上方。根据一些实施例，平坦化层220与栅极材料层210、功函层190、栅极介电层180、蚀刻停止层160和介电层170直接接触。
根据一些实施例，平坦化层220填充凹槽212a。根据一些实施例，平坦化层220具有上表面222。根据一些实施例，上表面222是基本平坦的上表面。根据一些实施例，上表面222比栅极材料层210的上表面212更平坦。
根据一些实施例，平坦化层220由与栅极材料层210、间隔件152和154、栅极介电层180、功函层190和/或介电层170的材料不同的材料制成。在一些实施例中，平坦化层220由绝缘材料制成。
在一些实施例中，平坦化层220包括聚合物材料。在一些实施例中，平坦化层220包括碳(C)、氢(H)和溴(Br)。在一些实施例中，通过等离子体沉积工艺形成平坦化层220。在一些实施例中，用于等离子体沉积工艺的反应气体包括甲烷和溴化氢。
在一些实施例中，平坦化层220包括光刻胶材料。在一些实施例中，通过涂布工艺(例如，旋涂工艺)或化学汽相沉积工艺形成平坦化层220。
在一些实施例中，平坦化层220的最大厚度t1在从约10nm至约100nm的范围内。在一些实施例中，最大厚度t1与位于鳍结构112上方的栅极材料层210的最大厚度t2的比率(t1/t2)在从约0.2至约3.3的范围内。根据一些实施例，平坦化层220的最大厚度t1大于凹槽212a的深度D。
如图4C-1和图4C-2所示，根据一些实施例，去除位于沟槽T1和T2外部的平坦化层220以及功函层190的上部。根据一些实施例，去除工艺包括蚀刻工艺。根据一些实施例，蚀刻工艺包括诸如干蚀刻工艺的各向异性蚀刻工艺。
根据一些实施例，干蚀刻工艺包括等离子体蚀刻工艺。根据一些实施例，在去除工艺之后，平坦化层220的上表面222与介电层170的上表面172基本对准(或共面)。根据一些实施例，上表面222比栅极材料层210的上表面212更平坦。
如图4D-1和图4D-2所示，根据一些实施例，去除栅极介电层180的顶部。根据一些实施例，去除工艺包括干蚀刻工艺。根据一些实施例，干蚀刻工艺包括等离子体蚀刻工艺。
如图4E-1和图4E-2所示，根据一些实施例，实施修整工艺以去除平坦化层220以及栅极材料层210的顶部。根据一些实施例，修整工艺包括蚀刻工艺。根据一些实施例，蚀刻工艺包括诸如干蚀刻工艺的各向异性蚀刻工艺。根据一些实施例，干蚀刻工艺包括等离子体蚀刻工艺。
根据一些实施例，在去除工艺之后，保留在沟槽T1中的栅极材料层210形成栅极214。根据一些实施例，保留在沟槽T2中的栅极材料层210形成栅极216。根据一些实施例，在该步骤中，沟槽T1中的栅极214、功函层190和栅极介电层180形成栅极堆叠件G1。根据一些实施例，沟槽T2中的栅极216、功函层190和栅极介电层180形成栅极堆叠件G2。
图5是根据一些实施例的等离子体装置500的截面图。如图4C-1至图4E-1和图5所示，根据一些实施例，用于部分地去除功函层190、栅极介电层180和栅极材料层210的蚀刻工艺包括干蚀刻工艺。根据一些实施例，干蚀刻工艺包括等离子体蚀刻工艺。
根据一些实施例，使用相同的等离子体装置500但是使用不同的反应气体来实施平坦化层220的沉积工艺以及至少一个上述蚀刻工艺。根据一些实施例，在等离子体装置500的相同腔室510中实施平坦化层220的沉积工艺以及至少一个上述蚀刻工艺。
即，根据一些实施例，原位实施平坦化层220的沉积工艺以及至少一个上述蚀刻工艺。因此，实施例防止在沉积工艺和上述蚀刻工艺期间将半导体器件结构100从一个腔室转移至另一腔室。结果，实施例防止半导体器件结构100受到损坏或污染，这提高了半导体器件结构100的产量。
如图4E-1所示，根据一些实施例，栅极214具有上表面214a。根据一些实施例，栅极216具有上表面216a。根据一些实施例，由于平坦化层220的上表面222是平坦表面，所以上表面214a和216a也是基本平坦的上表面。
因此，根据一些实施例，上表面214a和216a比栅极材料层210的上表面212(如图4A-1所示)更平坦。结果，提高了栅极216(或栅极214)的厚度的均匀性，这提高了半导体器件结构100的产量。
如图4F-1和图4F-2所示，根据一些实施例，在栅极堆叠件G1和G2上方形成绝缘层230以填充沟槽T1和T2。根据一些实施例，绝缘层230覆盖栅极堆叠件G1和G2、间隔件152和154、蚀刻停止层160和介电层170。根据一些实施例，绝缘层230包括氮化硅。通过CVD工艺、PVD工艺或其他合适的工艺形成绝缘层230。
图6A是根据一些实施例的图4G-1和图4G-2的半导体器件结构100的立体图。图6B是根据一些实施例的图4G-1和图4G-2的半导体器件结构100的顶视图。图4G-1是根据一些实施例的沿着图6B中的剖面线I-I’的示出半导体器件结构100的截面图。图4G-2是根据一些实施例的沿着图6B中的剖面线II-II’的示出半导体器件结构100的截面图。应该注意，为了简化，在图6B中省略了绝缘层230。
如图4G-1、图4G-2、图6A和图6B所示，根据一些实施例，去除位于沟槽T1和T2外部的绝缘层230。根据一些实施例，去除工艺包括平坦化工艺。根据一些实施例，平坦化工艺包括化学机械抛光工艺等。
图7是根据一些实施例的栅极堆叠件G2的放大图。如图7所示，根据一些实施例，相对于鳍结构112的上表面112a的栅极216的最高点具有高度H1。根据一些实施例，相对于上表面112a的栅极216的最低点具有高度H2。
根据一些实施例，高度H1和高度H2之间的差(H1-H2)小于10nm。根据一些实施例，差(H1-H2)在从约0.1nm至约5nm的范围内。根据一些实施例，差(H1-H2)在从约0.1nm至约0.95nm的范围内。
如图6B所示，根据一些实施例，栅极堆叠件G2的宽度等于宽度W2。根据一些实施例，栅极堆叠件G2具有长度L。如图6B和图7所示，当宽度W2小于或等于500nm并且长度L小于或等于1μm时，差(H1-H2)在从约0.1nm至约5nm的范围内。
根据一些实施例，提供了用于形成半导体器件结构的方法。在实施修整工艺之前，用于形成半导体器件结构的方法在栅极材料层上方形成平坦化层。平坦化层填充栅极材料层的凹槽并且具有基本平坦的上表面。此后，对平坦化层和栅极材料层依次实施修整工艺以形成具有基本平坦的上表面的栅极。结果，提高了位于鳍结构上方的栅极的厚度的均匀性，这提高了半导体器件结构的产量。
根据一些实施例，提供了用于形成半导体器件结构的方法。该方法包括在衬底上方形成介电层。衬底具有鳍结构，并且介电层具有沟槽，该沟槽暴露出鳍结构的部分。该方法包括在沟槽中形成栅极材料层。该方法包括在栅极材料层上方形成平坦化层。平坦化层包括第一材料，第一材料与栅极材料层的第二材料和介电层的第三材料不同。该方法包括实施蚀刻工艺以去除平坦化层和栅极材料层的第一上部以在沟槽中形成栅极。
在上述方法中，其中，所述蚀刻工艺包括干蚀刻工艺。
在上述方法中，其中，所述方法还包括：在形成所述介电层之后并且在形成所述栅极材料层之前，在所述沟槽的底面和内壁上方形成功函层，其中，所述栅极材料层形成在所述功函层上方，并且所述平坦化层还形成在所述功函层上方；以及在形成所述平坦化层之后，去除位于所述沟槽外部的所述平坦化层以及所述功函层的第二上部。
在上述方法中，其中，所述方法还包括：在形成所述介电层之后并且在形成所述栅极材料层之前，在所述沟槽的底面和内壁上方形成功函层，其中，所述栅极材料层形成在所述功函层上方，并且所述平坦化层还形成在所述功函层上方；在形成所述平坦化层之后，去除位于所述沟槽外部的所述平坦化层以及所述功函层的第二上部，在形成所述介电层之后并且在形成所述功函层之前，在所述沟槽的所述底面和所述内壁上方形成栅极介电层，其中，所述功函层形成在所述栅极介电层上方；以及在去除位于所述沟槽外部的所述平坦化层以及所述功函层的所述第二上部之后，去除所述栅极介电层的第三上部。
在上述方法中，其中，所述栅极材料层具有凹槽，并且所述平坦化层的形成包括在所述栅极材料层上方形成所述平坦化层并且填充所述凹槽。
在上述方法中，其中，所述栅极材料层具有凹槽，并且所述平坦化层的形成包括在所述栅极材料层上方形成所述平坦化层并且填充所述凹槽，其中，所述平坦化层的厚度大于所述凹槽的深度。
在上述方法中，其中，所述平坦化层形成有基本平坦的上表面。
在上述方法中，其中，所述平坦化层包括聚合物材料。
根据一些实施例，提供了用于形成半导体器件结构的方法。该方法包括在衬底上方形成介电层。衬底具有鳍结构，并且介电层具有沟槽，该沟槽暴露出鳍结构的部分。该方法包括在沟槽中形成栅极材料层。该方法包括实施等离子体沉积工艺以在栅极材料层上方形成平坦化层。该方法包括实施蚀刻工艺以去除平坦化层和栅极材料层的第一上部以在沟槽中形成栅极。
在上述方法中，其中，所述蚀刻工艺包括等离子体蚀刻工艺。
在上述方法中，其中，所述蚀刻工艺包括等离子体蚀刻工艺，其中，使用相同的等离子体装置来实施所述等离子体沉积工艺和所述等离子体蚀刻工艺。
在上述方法中，其中，所述蚀刻工艺包括等离子体蚀刻工艺，其中，使用相同的等离子体装置来实施所述等离子体沉积工艺和所述等离子体蚀刻工艺，其中，在所述等离子体装置的相同腔室中实施所述等离子体沉积工艺和所述等离子体蚀刻工艺。
在上述方法中，其中，在所述等离子体沉积工艺中使用的反应气体包括甲烷和溴化氢。
在上述方法中，其中，所述方法还包括：在形成所述介电层之后并且在形成所述栅极材料层之前，在所述沟槽的底面和内壁上方形成功函层，其中，所述栅极材料层形成在所述功函层上方，并且所述平坦化层还形成在所述功函层上方；以及在形成所述平坦化层之后，去除位于所述沟槽外部的所述平坦化层以及所述功函层的第二上部。
在上述方法中，其中，所述方法还包括：在形成所述介电层之后并且在形成所述栅极材料层之前，在所述沟槽的底面和内壁上方形成功函层，其中，所述栅极材料层形成在所述功函层上方，并且所述平坦化层还形成在所述功函层上方；以及在形成所述平坦化层之后，去除位于所述沟槽外部的所述平坦化层以及所述功函层的第二上部，其中，去除位于所述沟槽外部的所述平坦化层以及所述功函层的所述第二上部包括实施干蚀刻工艺。
在上述方法中，其中，所述方法还包括：在形成所述介电层之后并且在形成所述栅极材料层之前，在所述沟槽的底面和内壁上方形成功函层，其中，所述栅极材料层形成在所述功函层上方，并且所述平坦化层还形成在所述功函层上方；以及在形成所述平坦化层之后，去除位于所述沟槽外部的所述平坦化层以及所述功函层的第二上部，在形成所述介电层之后并且在形成所述功函层之前，在所述沟槽的所述底面和所述内壁上方形成栅极介电层，其中，所述功函层形成在所述栅极介电层上方；以及在去除位于所述沟槽外部的所述平坦化层以及所述功函层的所述第二上部之后，去除所述栅极介电层的第三上部。
根据一些实施例，提供了用于形成半导体器件结构的方法。该方法包括在衬底上方形成介电层。衬底具有鳍结构，并且介电层具有沟槽，该沟槽暴露出鳍结构的部分。该方法包括在沟槽中形成栅极材料层。该方法包括在栅极材料层上方形成平坦化层。该方法包括实施各向异性蚀刻工艺以去除平坦化层和栅极材料层的第一上部。保留在沟槽中的栅极材料层形成栅极。在各向异性蚀刻工艺之前，栅极的第一上表面比栅极材料层的第二上表面更平坦。
在上述方法中，其中，所述各向异性蚀刻工艺包括干蚀刻工艺。
在上述方法中，其中，所述栅极材料层包括钨、铝或铜。
在上述方法中，其中，所述栅极材料层的形成包括：在所述沟槽中和在所述介电层上方沉积导电层；以及实施化学机械抛光工艺以去除位于所述沟槽外部的所述导电层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种用于形成半导体器件结构的方法，包括：
在衬底上方形成介电层，其中，所述衬底具有鳍结构，并且所述介电层具有沟槽，所述沟槽暴露出所述鳍结构的部分；
在所述沟槽中形成栅极材料层；
在所述栅极材料层上方形成平坦化层，其中，所述平坦化层包括第一材料，所述第一材料与所述栅极材料层的第二材料和所述介电层的第三材料不同；
实施蚀刻工艺以去除所述平坦化层和所述栅极材料层的第一上部以在所述沟槽中形成栅极；
在形成所述栅极之后，在所述栅极上方形成绝缘层以填充所述沟槽；以及
去除位于所述沟槽外部的所述绝缘层，其中，位于所述沟槽中的所述绝缘层覆盖所述栅极。
2.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述蚀刻工艺包括干蚀刻工艺。
3.根据权利要求1所述的用于形成半导体器件结构的方法，还包括：
在形成所述介电层之后并且在形成所述栅极材料层之前，在所述沟槽的底面和内壁上方形成功函层，其中，所述栅极材料层形成在所述功函层上方，并且所述平坦化层还形成在所述功函层上方；以及
在形成所述平坦化层之后，去除位于所述沟槽外部的所述平坦化层以及所述功函层的第二上部。
4.根据权利要求3所述的用于形成半导体器件结构的方法，还包括：
在形成所述介电层之后并且在形成所述功函层之前，在所述沟槽的所述底面和所述内壁上方形成栅极介电层，其中，所述功函层形成在所述栅极介电层上方；以及
在去除位于所述沟槽外部的所述平坦化层以及所述功函层的所述第二上部之后，去除所述栅极介电层的第三上部。
5.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述栅极材料层具有凹槽，并且所述平坦化层的形成包括在所述栅极材料层上方形成所述平坦化层并且填充所述凹槽。
6.根据权利要求5所述的用于形成半导体器件结构的方法，其中，所述平坦化层的厚度大于所述凹槽的深度。
7.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述平坦化层形成有平坦的上表面。
8.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述平坦化层包括聚合物材料。
9.一种用于形成半导体器件结构的方法，包括：
在衬底上方形成介电层，其中，所述衬底具有鳍结构，并且所述介电层具有沟槽，所述沟槽暴露出所述鳍结构的部分；
在所述沟槽中形成栅极材料层；
实施等离子体沉积工艺以在所述栅极材料层上方形成平坦化层；
实施蚀刻工艺以去除所述平坦化层和所述栅极材料层的第一上部以在所述沟槽中形成栅极；
在形成所述栅极之后，在所述栅极上方形成绝缘层以填充所述沟槽；以及
去除位于所述沟槽外部的所述绝缘层，位于所述沟槽中的所述绝缘层覆盖所述栅极。
10.根据权利要求9所述的用于形成半导体器件结构的方法，其中，所述蚀刻工艺包括等离子体蚀刻工艺。
11.根据权利要求10所述的用于形成半导体器件结构的方法，其中，使用相同的等离子体装置来实施所述等离子体沉积工艺和所述等离子体蚀刻工艺。
12.根据权利要求11所述的用于形成半导体器件结构的方法，其中，在所述等离子体装置的相同腔室中实施所述等离子体沉积工艺和所述等离子体蚀刻工艺。
13.根据权利要求9所述的用于形成半导体器件结构的方法，其中，在所述等离子体沉积工艺中使用的反应气体包括甲烷和溴化氢。
14.根据权利要求9所述的用于形成半导体器件结构的方法，还包括：
在形成所述介电层之后并且在形成所述栅极材料层之前，在所述沟槽的底面和内壁上方形成功函层，其中，所述栅极材料层形成在所述功函层上方，并且所述平坦化层还形成在所述功函层上方；以及
在形成所述平坦化层之后，去除位于所述沟槽外部的所述平坦化层以及所述功函层的第二上部。
15.根据权利要求14所述的用于形成半导体器件结构的方法，其中，去除位于所述沟槽外部的所述平坦化层以及所述功函层的所述第二上部包括实施干蚀刻工艺。
16.根据权利要求14所述的用于形成半导体器件结构的方法，还包括：
在形成所述介电层之后并且在形成所述功函层之前，在所述沟槽的所述底面和所述内壁上方形成栅极介电层，其中，所述功函层形成在所述栅极介电层上方；以及
在去除位于所述沟槽外部的所述平坦化层以及所述功函层的所述第二上部之后，去除所述栅极介电层的第三上部。
17.一种用于形成半导体器件结构的方法，包括：
在衬底上方形成介电层，其中，所述衬底具有鳍结构，并且所述介电层具有沟槽，所述沟槽暴露出所述鳍结构的部分；
在所述沟槽中形成栅极材料层；
在所述栅极材料层上方形成平坦化层；
实施各向异性蚀刻工艺以去除所述平坦化层和所述栅极材料层的第一上部，其中，保留在所述沟槽中的所述栅极材料层形成栅极，并且在所述各向异性蚀刻工艺之前，所述栅极的第一上表面比所述栅极材料层的第二上表面更平坦；
在形成所述栅极之后，在所述栅极上方形成绝缘层以填充所述沟槽；以及
去除位于所述沟槽外部的所述绝缘层，位于所述沟槽中的所述绝缘层覆盖所述栅极。
18.根据权利要求17所述的用于形成半导体器件结构的方法，其中，所述各向异性蚀刻工艺包括干蚀刻工艺。
19.根据权利要求17所述的用于形成半导体器件结构的方法，其中，所述栅极材料层包括钨、铝或铜。
20.根据权利要求17所述的用于形成半导体器件结构的方法，其中，所述栅极材料层的形成包括：
在所述沟槽中和在所述介电层上方沉积导电层；以及
实施化学机械抛光工艺以去除位于所述沟槽外部的所述导电层。
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