KR20160078210A - 게이트를 가진 반도체 디바이스 구조를 형성하기 위한 방법 - Google Patents

게이트를 가진 반도체 디바이스 구조를 형성하기 위한 방법 Download PDF

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KR20160078210A
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Abstract

반도체 디바이스 구조를 형성하기 위한 방법이 제공된다. 이 방법은 기판 위에 유전체 층을 형성하는 단계를 포함한다. 기판은 핀 구조를 가지며, 유전체 층은 핀 구조의 일부를 노출시키는 트렌치를 가진다. 이 방법은, 게이트 재료층 위에 평탄화 층을 형성하는 단계를 포함한다. 평탄화 층은 제1 재료를 포함하며, 이 제1 재료는 게이트 재료층의 제2 재료 및 유전체 층의 제3 재료와는 상이하다. 이 방법은 트렌치 내의 게이트를 형성하기 위하여 상기 평탄화 층 및 상기 게이트 재료의 제1 상부 부분을 제거하도록 에칭 프로세스를 수행하는 단계를 포함한다.

Description

게이트를 가진 반도체 디바이스 구조를 형성하기 위한 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE STRUCTURE WITH GATE}
관련 출원들의 교차 참조
이 명세서는 2014년 12월 24일자로 출원된 미국 가출원 제62/096,753호의 우선권을 주장하며, 이것의 전체는 여기에 참고로 통합된다.
본 발명은 게이트를 가진 반도체 디바이스 구조를 형성하기 위한 방법에 관한 것이다.
반도체 IC(integrated circuit) 산업은 급속한 성장을 경험하였다. IC 재료 및 설계에 있어서의 기술적 진보는 IC의 세대를 생성하였다. 각 세대는 이전의 세대보다 더 작고 더 복잡한 회로를 가진다. 그러나, 이러한 진보는 IC를 처리 및 제조하는데 있어서의 복잡성을 증가시켰다.
IC 발전 동안에, 기능적인 밀도(즉, 칩 영역 당 서로 접속된 디바이스들의 수)는 일반적으로 증가되는 반면에 기하학적 크기(즉, 제조 프로세스를 이용하여 생성될 수 있는 최소 구성요소(또는 라인))가 감소되었다. 이러한 스케일링 다운 프로세스는 일반적으로 제조 효율을 증가시키고 연관된 비용을 낮춤으로써 이익을 제공한다.
그러나, 특징부 크기가 계속해서 감소하기 때문에, 제조 프로세스는 계속해서 수행하기가 더욱 어려워지고 있다. 따라서, 점점 더 작은 크기로 신뢰성있는 반도체 디바이스를 형성하는 것이 과제가 된다.
일부 실시형태들에 따르면, 반도체 디바이스 구조들을 형성하기 위한 방법들이 제공된다. (반도체 디바이스 구조를 형성하기 위한) 방법들은, 트리밍 프로세스를 수행하기 이전에 게이트 재료층 위에 평탄화 층을 형성한다. 평탄화 층은 게이트 재료층의 리세스들을 충전시키고, 실질적으로 평탄한 상부 표면을 가진다. 그 후, 실질적으로 평탄한 상부 표면을 가진 게이트를 형성하기 위하여 평탄화 층과 게이트 재료층 상에 트리밍 프로세스를 수행한다. 그 결과, 핀 구조들 위의 게이트의 두께의 균일성이 개선되고, 이는 반도체 디바이스 구조들의 수율을 향상시킨다.
일부 실시형태들에 따르면, 반도체 디바이스 구조를 형성하기 위한 방법이 제공된다. 이 방법은 기판 위에 유전체 층을 형성하는 단계를 포함한다. 기판은 핀 구조를 가지며, 유전체 층은 핀 구조의 일부를 노출시키는 트렌치를 가진다. 이 방법은 트렌치 내에 게이트 재료층을 형성하는 단계를 포함한다. 이 방법은 게이트 재료층 위에 평탄화 층을 형성하는 단계를 포함한다. 평탄화 층은 제1 재료를 포함하며, 상기 제1 재료는 게이트 재료층의 제2 재료 및 유전체 층의 제3 재료와는 상이하다. 이 방법은 트렌치 내에 게이트를 형성하기 위하여 평탄화 층 및 상기 게이트 재료층의 제1 상부 부분을 제거하도록 에칭 프로세스를 수행하는 단계를 포함한다.
일부 실시형태들에 따르면, 반도체 디바이스 구조를 형성하기 위한 방법이 제공된다. 이 방법은 기판 위에 유전체 층을 형성하는 단계를 포함한다. 기판은 핀 구조를 가지며, 상기 유전체 층은 핀 구조의 일부를 노출시키는 트렌치를 가진다. 이 방법은 트렌치 내에 게이트 재료층을 형성하는 단계를 포함한다. 이 방법은 게이트 재료층 위에 평탄화 층을 형성하기 위하여 플라즈마 증착 프로세스를 수행하는 단계를 포함한다. 이 방법은 트렌치 내에 게이트를 형성하기 위하여 평탄화 층 및 게이트 재료층의 제1 상부 부분을 제거하도록 에칭 프로세스를 수행하는 단계를 포함한다.
일부 실시형태들에 따르면, 반도체 디바이스 구조를 형성하기 위한 방법이 제공된다. 이 방법은 기판 위에 유전체 층을 형성하는 단계를 포함한다. 기판은 핀 구조를 가지며, 유전체 층은 핀 구조의 일부를 노출시키는 트렌치를 가진다. 이 방법은 트렌치 내에 게이트 재료층을 형성하는 단계를 포함한다. 이 방법은 게이트 재료층 위에 평탄화 층을 형성하는 단계를 포함한다. 이 방법은 상기 평탄화 층과 상기 게이트 재료층의 제1 상부 부분을 제거하기 위하여 이방성 에칭 프로세스를 수행하는 단계를 포함한다. 상기 트렌치 내에 남아 있는 게이트 재료층은 게이트를 형성한다. 게이트의 제1 상부 표면은 이방성 에칭 프로세스 이전의 게이트 재료층의 제2 상부 표면보다 더 평탄하다.
본 개시의 양태들은 첨부된 도면들을 참조하여 판독할 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업 표준 관행에 따라, 다양한 특징부들이 축척비율대로 그려지는 것은 아니라는 점에 유의해야 한다. 사실상, 다양한 특징부들의 크기는 논의의 명료성을 위해 임의로 증가되거나 축소될 수 있다.
도 1a는 일부 실시형태들에 따른 반도체 디바이스 구조의 사시도이다.
도 1b는 일부 실시형태들에 따른 도 1a의 반도체 디바이스 구조의 평면도이다.
도 2a 내지 도 2h는 일부 실시형태들에 따른 반도체 디바이스 구조를 형성하기 위한 프로세스의 여러 가지 단계들에 대한 횡단면도이다.
도 3a는 일부 실시형태들에 따른 반도체 디바이스 구조의 사시도이다.
도 3b는 일부 실시형태들에 따른 도 3a의 반도체 디바이스 구조의 평면도이다.
도 4aa 내지 도 4ga는 일부 실시형태들에 따른 반도체 디바이스 구조를 형성하기 위한 프로세스의 여러 가지 단계들에 대한 횡단면도이다.
도 4ab 내지 도 4gb는 일부 실시형태들에 따른 반도체 디바이스 구조를 형성하기 위한 프로세스의 여러 가지 단계들에 대한 횡단면도이다.
도 5는 일부 실시형태들에 따른 플라즈마 장치의 횡단면도이다.
도 6a는 일부 실시형태들에 따른 도 4ga 및 도 4gb의 반도체 디바이스 구조의 사시도이다.
도 6b는 일부 실시형태들에 따른 도 4gb 및 도 4gb의 반도체 디바이스 구조의 평면도이다.
도 7은 일부 실시형태들에 따른 게이트 스택의 확대도이다.
이하의 개시는 제공된 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시형태들, 또는 예들을 제공한다. 본 개시를 간소화하기 위해 구성요소 및 장치의 특정 예가 이하에서 설명된다. 물론, 이들은 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서 제2 특징부 상의 또는 그 위의 제1 특징부는, 제1 특징부와 제2 특징부가 직접 접촉하여 형성되는 실시형태들을 포함할 수 있으며, 제1 특징부와 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부들이 형성될 수 있는 실시형태들도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 논의되는 다양한 실시형태들 및/또는 구성들 사이의 관계에 영향을 주는 것은 아니다.
또한, "아래의(beneath)", "아래쪽의(below)", "낮은(lower)", "위의(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어들이, 도면에 나타낸 하나의 요소 또는 특징부에 대한 또 다른 요소(들) 또는 특징부(들)의 관계를 논의하기 위해 설명의 편의상 여기에 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 장치의 상이한 배향들을 포괄하도록 의도된 것이다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향) 여기서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수 있다. 추가의 동작들은 방법의 이전에, 방법의 동안에, 방법의 이후에 제공될 수 있고, 설명된 동작들의 일부는 방법의 다른 실시형태들에 대하여 대체 또는 생략될 수 있음을 이해하여야 한다.
도 1a는 일부 실시형태들에 따른 반도체 디바이스 구조(100)의 사시도이다. 도 1b는 일부 실시형태들에 따른 도 1a의 반도체 디바이스 구조(100)의 평면도이다. 도 2a는 일부 실시형태들에 따른 도 1b의 파선(sectional line) I-I’에 따라서 반도체 디바이스 구조(100)를 예시하는 횡단면도이다.
도 1a, 도 1b 및 도 2a에 도시된 바와 같이, 일부 실시형태들에 따르면, 기판(110)이 제공된다. 기판(110)은 반도체 웨이퍼(실리콘 웨이퍼 등) 또는 반도체 웨이퍼의 일부를 포함한다. 일부 실시형태들에서, 기판(110)은 단결정, 다결정 또는 비정질 구조에 있어서 실리콘 또는 게르마늄을 포함하는 기본적인 반도체 재료로 이루어져 있다.
일부 다른 실시형태들에 있어서, 기판(110)은 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인화 인듐, 비화 인듐과 같은 화합물 반도체, SiGe 또는 GaAsP 또는 이들의 조합과 같은 혼정 반도체(alloy semiconductor)로 이루어져 있다. 기판(110)은 또한 다층 반도체, SOI(semiconductor on insulator)(실리콘 온 인슐레이터 또는 게르마늄 온 인슐레이터 등) 또는 이들의 조합을 포함할 수도 있다.
또한, 기판(110)은 도핑된 영역, 층간 유전체(ILD) 층 및/또는 도전성 특징부와 같은 구조를 포함할 수도 있다. 또한, 기판(110)은 단일 또는 복수의 재료층을 더 포함할 수도 있다. 예컨대, 이 재료층은 실리콘 층, 유전체 층 및/또는 도핑된 폴리-실리콘층을 포함할 수도 있다.
일부 실시형태들에 따르면, 도 1a, 도 1 및 도 2a에 도시된 바와 같이, 기판(110)은 핀 구조(112)를 가진다. 일부 실시형태들에 따르면, 핀 구조(112)는 서로 이격되어 있다. 일부 실시형태들에 있어서, 핀 구조(112)는 기판(110)을 패터닝함으로써 형성된다.
예컨대, 핀 구조(112)를 형성하는 것은, 기판(110) 위에 가로 놓이는 개구(도시되지 않음)를 가진 패터닝된 포토레지스트층을 형성하는 단계; 개구를 통하여 기판(110)의 일부를 제거하기 위하여 에칭 프로세스를 수행하는 단계; 및 패터닝된 포토레지스트층을 제거하는 단계를 포함한다. 에칭 프로세스는 반응성 이온 에칭(reactive ion etch; RIE) 또는 다른 적절한 프로세스를 포함한다.
일부 실시형태들에 따르면, 도 1a, 도 1b, 및 도 2a에 도시된 바와 같이, 분리층(isolation layer)(120)은 기판(110) 위에 그리고 핀 구조(112) 사이에(또는 핀 구조(112)에 인접하게) 형성된다. 일부 실시형태들에 따르면, 분리층(120)은 절연 재료를 포함한다. 이 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적용가능한 재료 또는 이들의 조합을 포함한다.
일부 실시형태들에 따르면, 분리층(120)의 형성은, 기판(110) 위에 분리 재료층(도시되지 않음)을 형성하는 단계; 및 핀 구조의 상부 부분을 노출시키기 위하여 분리 재료층 상에 에칭백 프로세스를 수행하는 단계를 포함한다. 일부 실시형태들에 따르면, 에칭백 프로세스는 건식 에칭 프로세스를 포함한다.
일부 실시형태들에 따르면, 도 1a, 도 1b 및 도 2a에 도시된 바와 같이, 더미 게이트 유전체층(132 및 134)이 각각 핀 구조(112) 위에 형성된다. 일부 실시형태들에 따르면, 더미 게이트 유전체층(132 및 134)은 실리콘 산화물로 구성된다.
일부 실시형태들에 따르면, 더미 게이트(142 및 144)는 각각 더미 게이트 유전체층(132 및 134) 위에 형성된다. 일부 실시형태들에 따르면, 더미 게이트(142 및 144)는 폴리실리콘으로 구성된다. 일부 실시형태들에 따르면, 더미 게이트(142 및 144)는 서로 이격되어 있다.
일부 실시형태들에 따르면, 더미 게이트 유전체층(132 및 134) 및 더미 게이트(142 및 144)를 형성하는 것은, 분리층(120) 및 핀 구조(112) 위에 더미 게이트 유전체 재료층(도시되지 않음)을 퇴적하는 단계; 상기 더미 게이트 유전체 재료층 위에 더미 게이트 재료층(도시되지 않음)을 퇴적하는 단계; 및 포토리소그래피 프로세스 및 에칭 프로세스에 의해 더미 게이트 재료층 및 더미 게이트 유전체 재료층을 패터닝하는 단계를 포함한다.
일부 실시형태들에 따르면, 더미 게이트 유전체 재료층은 화학적 기상 증착 프로세스(CVD 프로세스)를 이용하여 퇴적된다. 일부 실시형태들에 따르면, 더미 게이트 재료층은 화학적 기상 증착 프로세스를 이용하여 퇴적된다.
일부 실시형태들에 따르면, 도 2a 내지 도 2h는 반도체 디바이스 구조(100)를 형성하기 위한 프로세스의 여러 가지 단계에 대한 횡단면도이다. 일부 실시형태들에 따르면, 도 2a의 단계 이후에, 스페이서 층(150)은 도 2b에 도시된 바와 같이 더미 게이트 유전체층(132 및 134) 및 더미 게이트(142 및 144)를 커버하기 위하여 분리층(120) 위에 퇴적된다. 스페이서 층(150)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 재료를 포함한다. 일부 실시형태들에 따르면, 스페이서 층(150)은 화학적 기상 증착 프로세스를 이용하여 형성된다.
일부 실시형태들에 따르면, 도 2b 및 도 2c에 도시된 바와 같이, 스페이서 층(150)의 일부를 제거하기 위하여 이방성 에칭 프로세스를 수행한다. 일부 실시형태들에 따르면, 더미 게이트(142) 및 더미 게이트 유전체층(132)의 측벽 위에 남아 있는 스페이서 층(150)은 스페이서(152)를 형성한다. 일부 실시형태들에 따르면, 더미 게이트(144) 및 더미 게이트 유전체층(134)의 측벽 위에 남아 있는 스페이서 층(150)은 스페이서(154)를 형성한다.
일부 실시형태들에 따르면, 스페이서(152 및 154)는 이후에 다른 디바이스들로부터 형성되는 게이트를 전기적으로 분리시키도록 구성되고, 후속의 이온 주입 프로세스에서 마스크층으로서 기능하도록 구성된다. 일부 실시형태들에 따르면, 이방성 에칭 프로세스는 건식 에칭 프로세스를 포함한다.
일부 실시형태들에 따르면, 도 2c에 도시된 바와 같이, 핀 구조(112) 내에 크게 도핑된 영역(114)이 형성된다.일부 실시형태들에 따르면, 크게 도핑된 영역(114)은 더미 게이트(142 및 144) 및 스페이서(152 및 154)에 의해 노출되게 핀 구조(112) 내에 형성된다.
일부 실시형태들에 따르면, 이온 주입 프로세스를 이용하여 크게 도핑된 영역(114)이 형성된다. 일부 실시형태들에 따르면, 이온 주입 프로세스는 더미 게이트(142 및 144) 및 스페이서(152 및 154)를 이온 주입 마스크로서 이용한다. 일부 실시형태들에 따르면, 이온 주입 프로세스는 p-형 불순물(예컨대, 붕소) 또는 n-형 불순물(예컨대, 인)을 핀 구조(112)에 도입하기 위하여 수행된다.
일부 실시형태들에 따르면, 크게 도핑된 2개의 인접한 영역(114)은 크게 도핑된 소스 영역 및 크게 도핑된 드레인 영역이다. 일부 실시형태들에 따르면, 크게 도핑된 영역(114)은, 더미 게이트(142)의 2 개의 반대 측부 및 더미 게이트(144)의 2 개의 반대 측부에 위치된다.
그 후, 일부 실시형태(도시되지 않음)에 있어서, 일부 실시형태들에 따른 적절한 프로세스를 이용함으로써 크게 도핑된 영역(114) 내에 스트레서를 형성한다. 예컨대, 적절한 프로세스는 핀 구조(112)의 일부를 제거하기 위한 에칭 프로세스 및 SEG(selective epitaxial growth) 프로세스를 포함한다. 결과적으로 생성된 FinFET 디바이스의 원하는 타입에 따라서, 채널 영역에 압축 응력을 인가하는 스트레서(SiGe 스트레서 등) 또는 채널 영역에 인장 응력을 인가하는 스트레서(SiC 스트레서 등) 중 어느 하나가 형성된다.
일부 실시형태들에 따르면, 도 2c에 도시된 바와 같이, 크게 도핑된 영역(114)을 커버하기 위하여 기판(110) 위에 에칭 정지층(160)을 형성한다. 일부 실시형태들에 따르면, 에칭 정지층(160)은 또한 더미 게이트(142 및 144), 스페이서(152 및 154) 및 분리층(120)을 커버한다. 일부 실시형태들에 따르면, 에칭 정지층(160)은 유전체 재료를 포함한다. 일부 실시형태들에 따르면, 에칭 정지층(160)은 실리콘 질화물을 포함한다.
일부 실시형태들에 따르면, 도 2d에 도시된 바와 같이, 에칭 정지층(160) 위에 유전체층(170)이 퇴적된다. 일부 실시형태들에 따르면, 유전체층(170)은 분리층(120), 핀 구조(112), 더미 게이트(142 및 144) 및 스페이서(152 및 154)를 커버한다.
일부 실시형태들에 따르면, 유전체층(170)은 실리콘 산화물, 실리콘 산질화물, 붕규산 유리(borosilicate glass; BSG), BPSG(borophosphosilicate glass), 플루오르화 실리케이트 유리(fluorinated silicate glass; FSG), 저-k 재료, 다공성 유전체 재료 또는 이들의 조합을 포함한다. 일부 실시형태들에 따르면, 유전체층(170)은 CVD 프로세스, HDPCVD 프로세스, 스핀온 프로세스, 스퍼터링 프로세스 또는 이들의 조합을 이용하여 퇴적된다.
그 후, 일부 실시형태들에 따르면, 도 2e에 도시된 바와 같이, 더미 게이트(142 및 142)의 상부 표면이 노출될 때 까지 유전체층(170) 상에서 평탄화 프로세스를 수행한다. 일부 실시형태들에 따르면, 평탄화 프로세스는 화학적 기계적 연마(CMP) 프로세스를 포함한다. 평탄화 프로세스를 수행한 이후에, 유전체층(170)은 후속의 프로세스 단계들을 용이하게 하기 위하여 실질적으로 평탄한 표면을 가진다.
일부 실시형태들에 따르면, 도 2f에 도시된 바와 같이, 더미 게이트(142 및 144)가 제거된다. 일부 실시형태들에 따르면, 더미 게이트(142 및 144)를 제거하기 위한 제거 프로세스는, 습식 에칭 프로세스, 건식 에칭 프로세스 또는 이들의 조합을 포함한다. 일부 실시형태들에 따르면, 더미 게이트 유전체층(132 및 134)도 또한 제거된다.
일부 실시형태들에 따르면, 더미 게이트(142 및 144) 및 더미 게이트 유전체층(132 및 134)이 제거된 이후에, 트렌치(T1)가 스페이서(152) 사이에 형성되고, 트렌치(T2)가 스페이서(154) 사이에 형성된다. 일부 실시형태들에 따르면, 트렌치(T1)는 핀 구조(112)의 일부를 노출시킨다. 일부 실시형태들에 따르면, 트렌치(T2)는 핀 구조(112)의 다른 일부를 노출시킨다.
일부 실시형태들에 따르면, 트렌치(T1)의 폭(W1)은 트렌치(T2)의 폭(W2)보다 작다. 일부 실시형태들에 따르면, 폭(W1)은 약 5 nm 내지 약 50 nm의 범위를 가진다. 일부 실시형태들에 따르면, 폭(W2)은 약 51 nm 내지 약 500 nm의 범위를 가진다. 일부 실시형태들에 따르면, 폭(W1)에 대한 폭(W2)의 비율은 약 7 내지 약 13의 범위를 가진다.
일부 실시형태들에 따르면, 도 2g에 도시된 바와 같이, 트렌치(T1 및 T2)의 하부 표면(B1 및 B2) 위에 게이트 유전체층(180)이 형성된다. 일부 실시형태들에 따르면, 게이트 유전체층(180)은 또한 트렌치(T1 및 T2)의 내벽(S1 및 S2), 유전체층(170)의 상부 표면(172), 및 스페이서(152 및 154) 위에 형성된다.
게이트 유전체층(180)은 고 유전율(고-k) 재료와 같은 유전체 재료를 포함한다. 고-k 재료는 하프늄 옥사이드(HfO2), 하프늄 실리콘 옥사이드(HfSiO), 하프늄 실리콘 옥시니트라이드(HfSiON), 하프늄 탄탈륨 옥사이드(HfTaO), 하프늄 티타늄 옥사이드(HfTiO), 하프늄 지르코늄 옥사이드(HfZrO), 다른 적절한 고-k 유전체 재료 또는 이들의 조합을 포함한다.
일부 실시형태들에 따르면, 고-k 재료는, 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 실리케이트, 금속들의 산질화물, 알루미늄 산화물, 하프늄 디옥사이드-알루미나(HfO2-Al2O3) 합금, 다른 적절한 재료 또는 이들의 조합으로 구성된다.
일부 실시형태들에 따르면, 게이트 유전체층(180)은, 원자층 증착(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 스퍼터링, 플레이팅, 다른 적절한 프로세스 또는 이들의 조합과 같은 임의의 적절한 프로세스에 의해 퇴적된다. 일부 실시형태들에 따르면, 게이트 유전체층(180)은 추가적으로 어닐링되어야 한다.
게이트 유전체층(180)이 형성되기 이전에 핀 구조(112) 위에 중간 유전체층(도시되지 않음)이 형성될 수도 있다. 중간 유전체층은 실리콘 산화물, 하프늄 실리케이트, 실리콘 산질화물 또는 이들의 조합과 같은 적절한 유전체 재료를 포함한다.
일부 실시형태들에 따르면, 도 2g에 도시된 바와 같이, 게이트 유전체층(180) 위에 일함수 층(190)이 퇴적된다. 일함수 층(190)은 개선된 임계 전압을 포함하여 디바이스 성능을 향상시키기 위하여 트랜지스터에 대한 원하는 일함수를 제공한다.
N-형 FinFET를 형성하는 실시형태들에 있어서, 일함수 층(190)은 약 4.5 eV 이하와 같은, 상기 디바이스에 적합한 일함수 값을 제공할 수 있는 n-형 금속일 수 있다. 일부 실시형태들에 따르면, n-형 금속은 금속, 금속 탄화물, 금속 질화물 또는 이들의 조합을 포함한다. 예컨대, n-형 금속은 탄탈륨, 탄탈륨 질화물 또는 이들의 조합으로 구성된다.
한편, p-형 FinFET를 형성하는 실시형태들에 있어서, 일함수 층(190)은, 약 4.8 eV 이상과 같은, 상기 디바이스에 적합한 일함수 값을 제공할 수 있는 p-형 금속일 수 있다. 일부 실시형태들에 따르면, p-형 금속은 금속, 금속 탄화물, 금속 질화물, 다른 적절한 재료 또는 이들의 조합을 포함한다.
예를 들어, p-형 금속은 티타늄, 티타늄 질화물, 다른 적절한 재료 또는 이들의 조합으로 구성된다. 일부 실시형태들에 따르면, 일함수 층(190)은 PVD 프로세스, CVD 프로세스, ALD 프로세스, 플레이팅 프로세스, 다른 적절한 방법 또는 이들의 조합을 이용하여 퇴적된다.
일부 실시형태들에 따르면, 도 2h에 도시된 바와 같이, 트렌치(T1 및 T2)를 충전하기 위하여 일함수 층(190) 위에 게이트 전극층(210)(금속 게이트 전극층으로도 지칭됨)을 퇴적한다. 일부 실시형태들에 따르면, 게이트 전극층(210)은, 알루미늄, 텅스텐, 금, 백금, 코발트, 다른 적절한 금속, 이들의 합금, 또는 이들의 조합과 같은 적절한 금속 재료를 포함한다.
일부 실시형태들에 따르면, 증착 프로세스는 원자층 증착(ALD) 프로세스 및 화학적 기상 증착(CVD) 프로세스를 포함한다. 일부 다른 실시형태들에 따르면, 게이트 전극층(210)은 PVD 프로세스, 플레이팅 프로세스 등 또는 이들의 조합을 이용하여 퇴적된다.
도 3a는 일부 실시형태들에 따른 반도체 디바이스 구조(100)의 사시도이다. 도 3b는 일부 실시형태들에 따른 도 3a의 반도체 디바이스 구조(100)의 평면도이다. 도 4aa는 일부 실시형태들에 따른 도 3b의 파선 I-I’에 따라서 반도체 디바이스 구조(100)를 예시하는 횡단면도이다. 도 4ab는 일부 실시형태들에 따른 도 3b의 파선 II-II’에 따라서 반도체 디바이스 구조(100)를 예시하는 횡단면도이다.
일부 실시형태들에 따르면, 도 2h의 단계 이후에, 트렌치(T1 및 T2) 외부의 게이트 전극층(210), 일함수 층(190) 및 게이트 유전체층(180)이 도 3a, 도 3b, 도 4aa 및 도 4ab에 도시된 바와 같이 제거된다. 일부 실시형태들에 따르면, 제거 프로세스는 평탄화 프로세스를 포함한다.
일부 실시형태들에 따르면, 평탄화 프로세스는 화학적 기계적 연마(CMP) 프로세스를 포함한다. 일부 실시형태들에 있어서, 제거 프로세스 이후에, CMP 프로세스로부터 잔여물을 클리닝하기 위하여 클리닝 프로세스를 수행한다. 클리닝 프로세스는 또한 트렌치(T1 및 T2) 내의 게이트 재료층(210)의 일부를 제거할 수도 있다. 일부 실시형태들에 따르면, 클리닝 프로세스는 건식 에칭 프로세스를 포함한다.
일부 실시형태들에 따르면, 트렌치(T1) 내의 게이트 재료층(210), 일함수 층(190) 및 게이트 유전체층(180)은 게이트 스택(G1)을 형성한다. 일부 실시형태들에 따르면, 트렌치(T2) 내의 게이트 재료층(210), 일함수 층(190) 및 게이트 유전체층(180)은 게이트 스택(G2)을 형성한다. 일부 실시형태들에 따르면, 게이트 스택(G2)의 게이트 재료층(210)은 상부 표면(212)을 가진다. 일부 실시형태들에 따르면, 상부 표면(212)은 리세스(212a)를 가진다.
일부 실시형태들에 따르면, 도 4aa 내지 도 4ga는 반도체 디바이스 구조(100)를 형성하기 위한 프로세스의 여러 가지 단계들에 대한 횡단면도이다. 일부 실시형태들에 따르면, 도 4ab 내지 도 4gb는 반도체 디바이스 구조(100)를 형성하기 위한 프로세스의 여러 가지 단계들에 대한 횡단면도이다.
일부 실시형태들에 따르면, 도 4ba 및 도 4bb에 도시된 바와 같이, 평탄화 층(220)은 게이트 스택(G1 및 G2) 위에 형성된다. 일부 실시형태들에 따르면, 평탄화 층(220)은 게이트 재료층(210), 일함수 층(190) 및 게이트 유전체층(180)의 상부 표면(212, 192 및 182)을 커버한다. 일부 실시형태들에 따르면, 평탄화 층(220)은 트렌치(T1 및 T2)를 충전한다.
일부 실시형태들에 따르면, 평탄화 층(220)은 또한 스페이서(152 및 154), 에칭 정지층(160) 및 유전체층(170) 위에 형성된다. 일부 실시형태들에 따르면, 평탄화 층(220)은 게이트 재료층(210), 일함수 층(190), 게이트 유전체층(180), 에칭 정지층(160) 및 유전체층(170)과 직접 접촉하고 있다.
일부 실시형태들에 따르면, 평탄화 층(220)은 리세스(212a)를 충전한다. 일부 실시형태들에 따르면, 평탄화 층(220)은 상부 표면(222)을 가진다. 일부 실시형태들에 따르면, 상부 표면(222)은 실질적으로 평탄한 상부 표면이다. 일부 실시형태들에 따르면, 상부 표면(222)은 게이트 재료층(210)의 상부 표면(212)보다 더 평탄하다.
일부 실시형태들에 따르면, 평탄화 층(220)은 게이트 재료층(210), 스페이서(152 및 154), 게이트 유전체층(180), 일함수 층(190) 및/또는 유전체층(170)의 재료와는 상이한 재료로 구성된다. 일부 실시형태들에 있어서, 평탄화층(220)은 절연 재료로 구성된다.
일부 실시형태들에서, 평탄화 층(220)은 고분자(polymer) 재료를 포함한다. 일부 실시형태들에서, 평탄화 층(220)은 탄소(C), 수소(H) 및 브롬(Br)을 포함한다. 일부 실시형태들에서, 평탄화 층(220)은 플라즈마 증착 프로세스에 의해 형성된다. 일부 실시형태들에서, 플라즈마 증착 프로세스에서 사용되는 반응 가스는 메탄 및 브롬화수소를 포함한다.
일부 실시형태들에서, 평탄화 층(220)은 포토레지스트 재료를 포함한다. 일부 실시형태들에서, 평탄화 층(220)은 코팅 프로세스(예컨대, 스핀 코팅 프로세스) 또는 화학적 기상 증착 프로세스에 의해 형성된다.
일부 실시형태들에서, 평탄화 층(220)의 가장 큰 두께(t1)는 약 10 nm 내지 약 100 nm의 범위를 가진다. 일부 실시형태들에서, 핀 구조(112) 위의 게이트 재료층(210)의 가장 큰 두께(t2)에 대한 가장 큰 두께(t1)의 비율(t1/t2)은 약 0.2 내지 약 3.3의 범위를 가진다. 일부 실시형태들에 따르면, 평탄화 층(220)의 가장 큰 두께(t1)는 리세스(212a)의 두께(D)보다 더 크다.
일부 실시형태들에 따르면, 도 4ca 및 도 4cb에 도시된 바와 같이, 트렌치(T1 및 T2) 외부의 평탄화 층(220) 및 일함수 층(190)의 상부 부분이 제거된다. 일부 실시형태들에 따르면, 제거 프로세스는 에칭 프로세스를 포함한다. 일부 실시형태들에 따르면, 에칭 프로세스는 건식 에칭 프로세스와 같은 이방성 에칭 프로세스를 포함한다.
일부 실시형태들에 따르면, 건식 에칭 프로세스는 플라즈마 에칭 프로세스를 포함한다. 일부 실시형태들에 따르면, 제거 프로세스 이후에, 평탄화 층(220)의 상부 표면(222)은 실질적으로 유전체 층(170)의 상부 표면(172)에 대하여 정렬(또는 이 표면(172)과 동일 평면상에 있게 됨)된다. 일부 실시형태들에 따르면, 상부 표면(222)은 게이트 재료층(210)의 상부 표면(212) 보다 더 평탄하다.
일부 실시형태들에 따르면, 도 4da 및 도 4db에 도시된 바와 같이, 게이트 유전체 층의 상부 부분이 제거된다. 일부 실시형태들에 따르면, 제거 프로세스는 건식 에칭 프로세스를 포함한다. 일부 실시형태들에 따르면, 건식 에칭 프로세스는 플라즈마 에칭 프로세스를 포함한다.
일부 실시형태들에 따르면, 도 4ea 및 도 4eb에 도시된 바와 같이, 트리밍 프로세스는 평탄화층(220) 및 게이트 재료층(210)의 상부 부분을 제거하기 위하여 수행된다. 일부 실시형태들에 따르면, 트리밍 프로세스는 에칭 프로세스를 포함한다. 일부 실시형태들에 따르면, 에칭 프로세스는 건식 에칭 프로세스와 같은 이방성 에칭 프로세스를 포함한다. 일부 실시형태들에 따르면, 건식 에칭 프로세스는 플라즈마 에칭 프로세스를 포함한다.
일부 실시형태들에 따르면, 제거 프로세스 이후에, 트렌치(T1) 내에 남아있는 게이트 재료층(210)은 게이트(214)를 형성한다. 일부 실시형태들에 따르면, 상기 트렌치(T2) 내에 남아있는 게이트 재료층(210)은 게이트(216)를 형성한다. 일부 실시형태들에 따르면, 이 단계에서, 트렌치(T1) 내의 게이트(214), 일함수 층(190) 및 게이트 유전체층(180)은 게이트 스택(G1)을 형성한다. 일부 실시형태들에 따르면, 트렌치(T2) 내의 게이트(216), 일함수 층(190) 및 게이트 유전체층(180)은 게이트 스택(G2)을 형성한다.
도 5는 일부 실시형태들에 따른 플라즈마 장치(500)의 횡단면도이다. 일부 실시형태들에 따르면, 도 4ca 내지 도 4ea 및 도 5에 도시된 바와 같이, 일함수 층(190), 게이트 유전체 층(180) 및 게이트 재료층(210)을 부분적으로 제거하기 위한 에칭 프로세스는 건식 에칭 프로세스를 포함한다. 일부 실시형태들에 따르면, 건식 에칭 프로세스는 플라즈마 에칭 프로세스를 포함한다.
일부 실시형태들에 따르면, 평탄화 층(220)의 퇴적 프로세스 및 전술한 에칭 프로세스들 중 적어도 하나는, 동일한 플라즈마 장치(500)를 이용하여 수행되되 상이한 반응 가스를 이용하여 수행된다. 일부 실시형태들에 따르면, 평탄화 층(220)의 퇴적 프로세스 및 전술한 에칭 프로세스들 중 적어도 하나는, 플라즈마 장치(500)의 동일한 챔버(510) 내에서 수행된다.
즉, 평탄화 층(220)의 퇴적 프로세스 및 전술한 에칭 프로세스들 중 적어도 하나는, 일부 실시형태들에 따르면 인시츄(in situ)로 수행된다. 따라서, 실시형태들은 퇴적 프로세스 및 전술한 에칭 프로세스 동안에 반도체 디바이스 구조(100)가 하나의 챔버로부터 다른 챔버로 이송되는 것을 방지한다. 그 결과, 실시형태들은 반도체 디바이스 구조(100)가 손상 또는 오염되는 것을 방지하고, 이는 반도체 디바이스 구조(100)의 수율을 향상시킨다.
일부 실시형태들에 따르면, 도 4ea에 도시된 바와 같이, 게이트(214)는 상부 표면(214a)을 가진다. 일부 실시형태들에 따르면, 게이트(216)는 상부 표면(216a)을 가진다. 일부 실시형태들에 따르면, 평탄화 층(220)의 상부 표면(222)이 평탄한 표면이므로, 상부 표면(214a 및 216a)은 또한 실질적으로 평탄한 상부 표면이다.
따라서, 일부 실시형태들에 따르면, 상부 표면(214a 및 216a)은 게이트 재료층(210)(도 4aa에 도시됨)의 상부 표면(212) 보다 더 평탄하다. 그 결과, 게이트(216)(또는 게이트(214))의 두께의 균일성이 향상되며, 이는 반도체 디바이스 구조(100)의 수율을 향상시킨다.
일부 실시형태들에 따르면, 도 4fa 및 도 4fb에 도시된 바와 같이, 절연층(230)은 트렌치(T1 및 T2)를 충전하기 위하여 게이트 스택(G1 및 G2) 위에 형성된다. 일부 실시형태들에 따르면, 절연층(230)은 게이트 스택(G1 및 G2), 스페이서(152 및 154), 에칭 정지층(160) 및 유전체 층(170)을 커버한다. 일부 실시형태들에 따르면, 절연층(230)은 실리콘 질화물을 포함한다. 절연층(230)은 CVD 프로세스, PVD 프로세스 또는 다른 적절한 프로세스에 의해 형성된다.
도 6a는 일부 실시형태들에 따른 도 4ga 및 도 4gb의 반도체 디바이스 구조(100)의 사시도이다. 도 6b는 일부 실시형태들에 따른 도 4ga 및 도4gb의 반도체 디바이스 구조(100)의 평면도이다. 도 4ga는 일부 실시형태들에 따른 도 6b의 파선 I-I’에 따라서 반도체 디바이스 구조(100)를 예시하는 횡단면도이다. 도 4gb는 일부 실시형태들에 따른 도 6b의 파선 II-II’에 따라서 반도체 디바이스 구조를 나타내는 횡단면도이다. 간략화를 위하여, 절연층(230)이 도 6b에서 생략되어 있음을 주목해야 한다.
일부 실시형태들에 따르면, 도 4ga, 도 4gb, 도 6a 및 도 6b에 도시된 바와 같이, 트렌치(T1 및 T2) 외부의 절연층(230)이 제거된다. 일부 실시형태들에 따르면, 제거 프로세스는 평탄화 프로세스를 포함한다. 일부 실시형태들에 따르면, 평탄화 프로세스는 화학적 기계적 연마 프로세스 등을 포함한다.
도 7은 일부 실시형태들에 따른 게이트 스택(G2)의 확대도이다. 일부 실시형태들에 따르면, 도 7에 도시된 바와 같이, 핀 구조(112)의 상부 표면(112a)에 대한 게이트(216)의 가장 높은 포인트는 높이(H1)를 가진다. 일부 실시형태들에 따르면, 핀 구조(112)의 상부 표면(112a)에 대한 게이트(216)의 가장 높은 포인트는 높이(H1)를 가진다. 일부 실시형태들에 따르면, 상부 표면(112a)에 대한 게이트(216)의 가장 낮은 포인트는 높이(H2)를 가진다.
일부 실시형태들에 따르면, 높이(H1)와 높이(H2) 간의 차(H1-H2)는 10 nm보다 작다. 일부 실시형태들에 따르면, 이 차(H1-H2)는 약 0.1 nm 내지 약 5 nm의 범위를 가진다. 일부 실시형태들에 따르면, 차(H1-H2)는 0.1 nm 내지 약 0.95 nm의 범위를 가진다.
일부 실시형태들에 따르면, 도 6b에 도시된 바와 같이, 게이트 스택(G2)은 폭(W2)과 동등한 폭을 가진다. 일부 실시형태들에 따르면, 게이트 스택(G2)은 길이(L)을 가진다. 도 6b 및 도 7에 도시된 바와 같이, 폭(W2)이 500 nm 이하이고 길이(L)가 1 μm 이상일 때, 차(H1-H2)는 약 0.1 nm 내지 약 5 nm의 범위를 가진다.
상기의 설명은, 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 수 개의 실시형태들의 특징들을 약술한다. 당업자라면, 여기서 소개된 실시형태들과 동일한 목적을 달성 및/또는 동일한 이점을 달성하기 위한 기타의 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 것을 이해하여야 한다. 당업자라면, 또한 이러한 등가의 구성이 본 개시의 사상과 범위로부터 벗어나지 않으며, 본 개시의 사상과 범위로부터 벗어나지 않고 다양한 변경, 대체, 및 변형을 가할 수 있는 있다는 것을 인식해야 한다.

Claims (10)

  1. 반도체 디바이스 구조를 형성하기 위한 방법에 있어서,
    기판 위에 유전체 층을 형성하는 단계로서, 상기 기판은 핀 구조를 가지며, 상기 유전체 층은 상기 핀 구조의 일부를 노출시키는 트렌치를 가지는 것인 상기 유전체 층을 형성하는 단계와,
    상기 트렌치 내에 게이트 재료층을 형성하는 단계와,
    상기 게이트 재료층 위에 평탄화 층을 형성하는 단계로서, 상기 평탄화 층은 제1 재료를 포함하며, 상기 제1 재료는 상기 게이트 재료층의 제2 재료 및 상기 유전체 층의 제3 재료와는 상이한 것인 상기 평탄화 층을 형성하는 단계와,
    상기 트렌치 내에 게이트를 형성하기 위하여 상기 평탄화 층 및 상기 게이트 재료층의 제1 상부 부분을 제거하도록 에칭 프로세스를 수행하는 단계를 포함하는 반도체 디바이스 구조를 형성하기 위한 방법.
  2. 제1항에 있어서, 상기 에칭 프로세스는 건식 에칭 프로세스를 포함하는 것인 반도체 디바이스 구조를 형성하기 위한 방법.
  3. 제1항에 있어서,
    상기 유전체 층의 형성 이후에 그리고 상기 게이트 재료층의 형성 이전에, 트렌치의 하부 표면 및 내벽 위에 일함수(work function) 층을 형성하는 단계로서, 상기 게이트 재료층은 상기 일함수 층 위에 형성되고, 상기 평탄화 층은 또한 상기 일함수 층 위에 형성되는 것인 상기 일함수 층을 형성하는 단계와,
    상기 평탄화 층의 형성 이후에, 상기 트렌치 외부의 평탄화 층 및 상기 일함수 층의 제2 상부 부분을 제거하는 단계를 더 포함하는 반도체 디바이스 구조를 형성하기 위한 방법.
  4. 제3항에 있어서,
    상기 유전체 층의 형성 이후에 그리고 상기 일함수 층의 형성 이전에,
    상기 트렌치의 상기 하부 표면 및 상기 내벽 위에 게이트 유전체층을 형성하는 단계로서, 상기 일함수 층은 상기 게이트 유전체층 위에 형성되는 것인 상기 게이트 유전체층을 형성하는 단계와,
    상기 트렌치 외부의 상기 평탄화 층 및 상기 일함수 층의 제2 상부 부분의 제거 이후에, 상기 게이트 유전체층의 제3 상부 부분을 제거하는 단계를 더 포함하는 반도체 디바이스 구조를 형성하기 위한 방법.
  5. 제1항에 있어서, 상기 게이트 재료층은 리세스(recess)를 가지며, 상기 평탄화 층을 형성하는 단계는, 상기 게이트 재료층 위에 상기 평탄화 층을 형성하는 단계 및 상기 리세스를 충전하는 단계를 포함하는 것인 반도체 디바이스 구조를 형성하기 위한 방법.
  6. 제5항에 있어서, 상기 평탄화 층의 두께는 상기 리세스의 깊이보다 더 큰 것인 반도체 디바이스 구조를 형성하기 위한 방법.
  7. 제1항에 있어서, 상기 평탄화 층은 평탄한 상부 표면을 갖도록 형성되는 것인 반도체 디바이스 구조를 형성하기 위한 방법.
  8. 제1항에 있어서, 상기 평탄화 층은 고분자(polymer) 재료를 포함하는 것인 반도체 디바이스 구조를 형성하기 위한 방법.
  9. 반도체 디바이스 구조를 형성하기 위한 방법에 있어서,
    기판 위에 유전체 층을 형성하는 단계로서, 상기 기판은 핀 구조를 가지며, 상기 유전체 층은 상기 핀 구조의 일부를 노출시키는 트렌치를 가지는 것인 상기 유전체 층을 형성하는 단계와,
    상기 트렌치 내에 게이트 재료층을 형성하는 단계와,
    상기 게이트 재료층 위에 평탄화 층을 형성하기 위하여 플라즈마 증착 프로세스를 수행하는 단계와,
    상기 트렌치 내에 게이트를 형성하기 위하여 상기 평탄화 층 및 상기 게이트 재료층의 제1 상부 부분을 제거하도록 에칭 프로세스를 수행하는 단계를 포함하는 것인 반도체 디바이스 구조를 형성하기 위한 방법.
  10. 반도체 디바이스 구조를 형성하기 위한 방법에 있어서,
    기판 위에 유전체 층을 형성하는 단계로서, 상기 기판은 핀 구조를 가지며, 상기 유전체 층은 상기 핀 구조의 일부를 노출시키는 트렌치를 가지는 것인 상기 유전체 층을 형성하는 단계와,
    상기 트렌치 내에 게이트 재료층을 형성하는 단계와,
    상기 게이트 재료층 위에 평탄화 층을 형성하는 단계와,
    상기 평탄화 층 및 상기 게이트 재료층의 제1 상부 부분을 제거하도록 이방성 에칭 프로세스를 수행하는 단계로서, 상기 트렌치 내에 남아 있는 상기 게이트 재료층은 게이트를 형성하고, 상기 게이트의 제1 상부 표면은 상기 이방성 에칭 프로세스 이전의 상기 게이트 재료층의 제2 상부 표면보다 더 평탄한 것인 상기 이방성 에칭 프로세스를 수행하는 단계를 포함하는 반도체 디바이스 구조를 형성하기 위한 방법.
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