KR20220105101A - 금속 게이트에 대한 방법 및 구조물 - Google Patents

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옌-유 첸
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Abstract

금속 게이트를 갖는 반도체 디바이스를 제조하는 방법 및 반도체 디바이스가 개시된다. 방법은, 기판 위에 배치되는, 제1 전도성 타입 트랜지스터와 연관된 제1 희생 게이트 및 제2 전도성 타입 트랜지스터와 연관된 제2 희생 게이트를 제공하는 단계 - 상기 제1 전도성 타입과 상기 제2 전도성 타입은 상보적임 - ; 상기 제1 희생 게이트를 제1 금속 게이트 구조물로 대체하는 단계; 상기 제1 금속 게이트 구조물을 덮도록 패터닝된 유전체 층 및/또는 패터닝된 포토레지스트 층을 형성하는 단계; 및 상기 제2 희생 게이트를 제2 금속 게이트 구조물로 대체하는 단계를 포함한다. 방법은 2번의 금속 게이트 화학 기계적 연마 프로세스 동안 게이트 높이 균일도를 개선할 수 있다.

Description

금속 게이트에 대한 방법 및 구조물 {METHOD AND STRUCTURE FOR METAL GATES}
반도체 집적 회로(IC; integrated circuit) 산업은 급격한 성장을 겪어왔다. IC 진화 동안, 기능 밀도(즉, 칩 면적당 상호접속된 디바이스들의 수)는 전반적으로 증가한 반면에, 기하학적 크기(즉, 제조 프로세스를 사용하여 만들어질 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이 스케일링 다운(scaling down) 프로세스는 전반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 스케일링 다운은 또한, IC의 프로세싱 및 제조의 복잡도를 증가시켰고, 이 발전이 실현되기 위해서는, IC 프로세싱 및 제조에 있어서의 마찬가지의 개발이 필요하다. 트랜지스터의 치수가 감소함에 따라, 게이트 산화물의 두께는 감소된 게이트 길이를 가지면서 성능을 유지하도록 감소되어야 한다. 그러나, 게이트 누설을 감소시키기 위하여, 더 큰 기술 노드에서 사용되는 통상의 게이트 산화물에 의해 제공되는 것과 동일한 유효 커패시턴스를 유지하면서 더 큰 물리적 두께를 허용하는, 높은 유전 상수(하이-k) 게이트 절연체 층이 사용된다.
또한, 기술 노드가 축소함에 따라, 일부 IC 설계에서, 감소된 특징부 크기로써 디바이스 성능을 개선하도록 통상적으로 폴리실리콘 게이트 전극을 금속 게이트(MG; metal gate) 전극으로 대체하려는 요구가 있었다. MG 전극을 형성하는 하나의 프로세스는, “게이트 퍼스트”라고 하는 또다른 MG 전극 형성 프로세스와는 대조적으로, “게이트 라스트” 프로세스라고 한다. “게이트 라스트” 프로세스는, 게이트의 형성 후에 수행되어야 하는 고온 프로세싱을 포함하여, 감소된 수의 후속 프로세스를 가능하게 한다.
금속 게이트를 갖는 반도체 디바이스를 제조하는 방법 및 반도체 디바이스가 개시된다. 방법은, 기판 위에 배치되는, 제1 전도성 타입 트랜지스터와 연관된 제1 희생 게이트 및 제2 전도성 타입 트랜지스터와 연관된 제2 희생 게이트를 제공하는 단계 - 상기 제1 전도성 타입과 상기 제2 전도성 타입은 상보적임(complementary) - ; 상기 제1 희생 게이트를 제1 금속 게이트 구조물로 대체하는 단계; 상기 제1 금속 게이트 구조물을 덮도록 패터닝된 유전체 층 및/또는 패터닝된 포토레지스트 층을 형성하는 단계; 및 상기 제2 희생 게이트를 제2 금속 게이트 구조물로 대체하는 단계를 포함한다. 방법은 2번의 금속 게이트 화학 기계적 연마 프로세스 동안 게이트 높이 균일도를 개선할 수 있다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 본 개시의 일부 실시예에 따라 반도체 디바이스를 제조하는 방법(100)을 예시한 흐름도이다.
도 2a 내지 도 2i는 본 개시의 일부 실시예에 따라 도 1의 방법에 따른 다양한 제조 단계 동안 반도체 디바이스(200)를 제조하는 순차적 프로세스의 단면도들이다.
도 3은 본 개시의 일부 실시예에 따라 반도체 디바이스를 제조하는 방법(300)을 예시한 흐름도이다.
도 4a 내지 도 4f는 본 개시의 일부 실시예에 따라 도 3의 방법에 따른 다양한 제조 단계 동안 반도체 디바이스(200')를 제조하는 순차적 프로세스의 단면도들이다.
도 5a 내지 도 5h는 본 개시의 일부 실시예에 따라 도 1의 방법에 따른 다양한 제조 단계 동안 반도체 디바이스(200'')를 제조하는 순차적 프로세스의 단면도들이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
본 개시의 넓은 범위를 서술하는 수치 범위 및 파라미터는 근사치임에도 불구하고, 특정 예에 서술된 수치는 가능한 한 정확하게 보고된다. 그러나 어떠한 수치든 본질적으로 각자의 테스트 측정에서 일반적으로 발견되는 편차로부터 어쩔 수 없이 생기는 특정 오차를 포함한다. 또한, 여기에서 사용될 때에, 용어 “약”, “실질적인” 또는 “실질적으로”는 일반적으로 주어진 값 또는 범위의 10%, 5%, 1% 또는 0.5% 내를 의미한다. 대안으로서, 용어 “약”, “실질적인” 또는 “실질적으로”는 당해 기술분야에서의 통상의 지식을 가진 자에 의해 고려될 때 평균의 수락가능한 표준 오차 내를 의미한다. 동작/작업 예 외에, 또는 달리 명시적으로 지정되지 않는 한, 여기에 개시되는 재료의 양, 지속시간, 온도, 동작 조건, 양의 비 등과 같은 모든 수치 범위, 양, 값 및 퍼센티지는, 모든 경우에 “약”, “실질적인” 또는 “실질적으로”라는 용어에 의해 수정된 것으로 이해되어야한다. 따라서, 반대로 나타내지 않는 한, 본 개시 및 첨부된 청구항에 서술된 수치 파라미터는 원하는 바에 따라 달라질 수 있는 근사치이다. 최소한, 각각의 수치 파라미터는 적어도 보고된 유효 자릿수를 고려하고 일반적인 반올림 기술을 적용함으로써 해석되어야 한다. 범위는 여기에서 하나의 종점에서 다른 종점까지 또는 2개의 종점 사이로서 표현될 수 있다. 여기에 개시된 모든 범위는 달리 지정되지 않는 한, 그 종점을 포함하는 것이다.
본 개시는 일반적으로 반도체 디바이스 분야에 관한 것이며, 보다 상세하게는 금속 게이트(MG) 전극을 갖는 상보형 금속 산화물 반도체(CMOS) 디바이스의 제조 방법 및 결과적인 반도체 구조물에 관한 것이다. 본 개시는 게이트 층의 화학 기계적 연마(CMP; chemical mechanical polishing) 동안 게이트 구조물에 대한 디싱(dishing) 효과를 감소시키고 따라서 게이트 높이 균일도를 개선하기 위한 방법에 관한 것이다. 아날로그 디바이스 또는 MOS 어레이와 같은 큰 게이트 구조물은 디싱 효과의 감소로부터 큰 이익을 억을 수 있다.
일부 비교예 접근에서, 하이-k 금속 게이트(HKMG; high-k metal gate)는 게이트 터널링 누설 및 폴리실리콘 삭제를 극복하기 위하여 보다 나은 채널 게이트 제어를 위해 폴리실리콘/질화물 산화물 게이트 스택을 대체하였다. 금속 게이트 스택을 형성하는 하나의 프로세스는 대체 금속 게이트(RMG; replacement metal gate) 또는 “게이트-라스트” 프로세스라 불리는데, 최종 게이트 스택이 “마지막에(last)” 제조되며 이는 감소된 수의 후속 프로세스를 가능하게 한다. 대체 금속 게이트는 여러 가지 새로운 프로세스 제약을 도입한다. HKMG 통합은 문턱 전압(VT) 미스매치(mismatch)의 여러 가지 새로운 원인을 도입한다. 한 가지 원인은 MG CMP 디싱에 의해 야기되는 게이트 높이 변동이다. 한정된 금속 게이트 전도성으로 인해 게이트 전하가 얇은 금속 게이트 층 안에 완전히 포함될 수 없고 금속 충전물로 흘러 들어가기 때문에, 효과는 금속 충전물 일함수에 의해 또한 영향받는다. 미스매치는 단일 집적 회로(IC) 상의 둘 이상의 디바이스의 차동 성능이며, 이는 정밀 아날로그 IC 설계를 위해 피하거나 없어야 한다. 특히, 정밀 아날로그 CMOS 회로 설계는 설계 및 시뮬레이션 단계 동안 신뢰할 수 있는 트랜지스터 미스매치 모델을 필요로 하며, 또는 다수의 게이트 구조물이 서로 나란히 있는 아날로그 디바이스에서 긴 게이트 길이(또는 채널 길이)는 CMP 프로세스 동안 게이트 구조물의 디싱을 초래할 수 있다.
MG-CMP는 디싱을 발생시키고 큰 채널 길이 및 대면적 디바이스에 대하여 디바이스 특성에 영향을 미칠 것이다. 아날로그 및 RF와 같은 일부 애플리케이션에서는 성능을 높이기 위해 대면적 디바이스가 필요할 것이다. CMP 프로세싱은 연마 패드를 사용하는 것을 수반하기에, 이는 굽혀져서 큰 금속 영역의 디싱을 초래할 수 있다. 아날로그 디바이스의 큰 게이트 길이 및 그의 다수가 서로 나란히 배치되는 것으로 인해, 심각한 디싱이 발생하여 게이트 층의 상당한 손실을 초래할 수 있다.
또한, 일부 비교예 접근은 결과적인 대체 금속 게이트의 높이의 변동을 초래할 수 있다. 이 평탄도 또는 균일도의 결여는, 적어도 부분적으로, 이러한 비교예 접근에서 희생 게이트 구조물 위 그리고 그 사이의 유전체 재료의 리세스 또는 손실로부터 발생한다. 보다 구체적으로, 희생 게이트 구조물을 보호하는 보호 마스크 위 그리고 그 사이에 배치되는 유전체 재료의 손실은 희생 게이트 구조물의 높이 변동으로 변환된다. p-타입 트랜지스터와 n-타입 트랜지스터의 접합에서 희생 게이트 구조물을 보호하는, 보호 마스크 중첩 위 그리고 그 사이에 배치되는, 유전체 재료에서의 리세스는, 희생 게이트 구조물에서의 높이 변동으로 변환된다. 아래에 더 설명되는 바와 같이, 반도체 제조 프로세스 동안, 유동성 유전체 재료(예컨대, 유동성 산화물)와 같은 다양한 갭 충전 재료가 희생 게이트 구조물을 둘러싸는 유전체 재료로서 통상적으로 채용된다. 그러나, 갭 충전 품질이 통상적으로 열악할 수 있고 유동성 유전체 재료는 후속 습식/건식 에칭 프로세싱에 취약할 수 있다. 후속 습식/건식 에칭 프로세싱이 과도한 경우 상당한 유전체 재료/산화물 손실이 발생할 수 있다. 유전체 재료의 이 손실은 후속 제조 프로세싱 동안 희생 게이트 구조물의 높이 변동에 영향을 미칠 수 있고 그에 의해 대체 금속 게이트 높이 변동을 초래할 수 있다. 따라서, 상기에 기재된 게이트 스택 층의 CMP 동안 게이트 스택 및 게이트 구조물의 디싱을 감소시키기 위한 메커니즘의 필요성이 존재한다.
본 개시는 일반적으로 반도체 디바이스 분야에 관한 것이며, 보다 상세하게는 금속 게이트 전극을 갖는 상보형 금속-산화물-반도체 디바이스의 제조 방법 및 결과적인 반도체 구조물에 관한 것이다. 본 개시는 게이트 층의 CMP 동안 게이트 구조물에 대한 디싱 효과를 감소시키고 따라서 게이트 높이 균일도를 개선하기 위한 방법에 관한 것이다. 아날로그 디바이스와 같은 큰 게이트 구조물은 디싱 효과의 감소로부터 큰 이익을 억을 수 있다. 본 개시에서는, 2번의 MG CMP 프로세스 동안 MG CMP 게이트 높이 균일도를 개선하기 위한 방법 및 그로부터 얻어진 반도체 디바이스가 개시된다. AFM(atomic force microscopy) 또는 TEM(transmission electron microscopy)에 의해 측정될 때에, 일부 비교예 접근에서, 게이트 높이 차이는 약 100 Å 내지 약 200 Å 범위일 수 있는 반면에, 본 개시에서는 게이트 높이 차이가 약 0 내지 약 80 Å으로 또는 약 50 Å 미만으로 개선될 수 있다. CMOS 디바이스를 형성하는 중간 단계들이 예시된다.
도 1, 도 2a 내지 도 2i, 도 3, 도 4a 내지 도 4f, 및 도 5a 내지 도 5h를 참조하여, 방법(100 및 300) 및 반도체 디바이스(200, 200' 및 200'')가 아래에 집합적으로 기재된다. 반도체 디바이스(200, 200' 및 200'')는 메모리 셀 및/또는 로직 회로를 포함할 수 있는 집적 회로 또는 이의 일부를 예시한다. 반도체 디바이스(200, 200' 및 200'')는, 저항기, 커패시터, 인덕터 및/또는 퓨즈와 같은 수동 컴포넌트; 및 PFET(P-channel field effect transistor), NFET(N-channel field effect transistor), MOSFET(metal-oxide-semiconductor field effect transistor), CMOS 트랜지스터, 고저항 트랜지스터, 고전압 트랜지스터, 및/또는 고주파수 트랜지스터와 같은 능동 컴포넌트; 다른 적합한 컴포넌트; 및/또는 이들의 조합을 포함할 수 있다. 방법의 추가 실시예에 대하여, 방법(100 및300) 전에, 그 동안, 그리고 그 후에 추가의 단계가 제공될 수 있고, 아래에 기재된 단계 중의 일부가 교체되거나 제거될 수 있다는 것을 이해하여야 한다. 반도체 디바이스(200, 200' 및 200'')의 추가 실시예에 대하여, 반도체 디바이스(200, 200' 및 200'')에 추가의 특징이 추가될 수 있고, 아래에 기재된 특징 중의 일부가 교체되거나 제거될 수 있다는 것을 더 이해하여야 한다. 일부 실시예에서, 반도체 디바이스(200, 200' 및 200'')는 게이트 라스트 프로세스로 제조된다. 게이트 라스트 프로세스에서는, 희생 폴리실리콘 게이트 구조물이 먼저 형성되고, 그 다음 희생 폴리실리콘 게이트가 제거되어 금속 게이트 구조물로 대체될 수 있다.
도 1은 본 개시의 일부 실시예에 따라 반도체 구조물을 제조하는 방법(100)을 예시한 흐름도이다. 도 1을 참조하면, 방법(100)은 게이트 높이 균일도를 개선하기 위한 대체 게이트 방법을 구현하도록 사용될 수 있다. 방법(100)은 다수의 동작들(102, 104, 106, 108, 110, 112, 114, 및 116)을 포함하고, 설명 및 예시는 동작 순서 및 반도체 구조물의 구조에 대한 한정으로서 간주되지 않는다. 도 2a 내지 도 2i는 본 개시의 일부 실시예에 따라 반도체 디바이스(200)를 제조하는 방법의 중간 단계를 도시한 개략 단면도들이다.
도 1 및 도 2a를 참조하면, 방법(100)은 블록 102에서 시작되는데, 블록 102에서는, 기판(202) 상에 배치되며 층간 유전체 층(216)에 의해 서로 이격된 제1 트랜지스터(201A)의 제1 희생 게이트(208A) 및 제2 트랜지스터(201B)의 제2 희생 게이트(208B)를 갖는 기판(202)이 제공되거나 수용된다. 일부 실시예에서, 기판(202)은 실리콘을 포함하는 반도체 기판이다. 대안으로서, 기판(202)은, 결정인 실리콘 및/또는 게르마늄을 포함하는 원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합 또는 다른 적합한 재료를 포함한다. 합금 반도체 기판은 구배(gradient) SiGe 특징부를 가질 수 있으며, Si 및 Ge 조성이 구배 SiGe 특징부의 한 위치에서의 하나의 비(ratio)로부터 또다른 위치에서의 또다른 비로 변한다. 합금 SiGe가 실리콘 기판 위에 형성될 수 있다. SiGe 기판은 변형될(strained) 수 있다. 또한, 반도체 기판은 SOI(semiconductor on insulator)일 수 있다. 일부 실시예에서, 반도체 기판은 도핑된 에피 층을 포함할 수 있다. 다른 예에서, 실리콘 기판은 다층 화합물 반도체 구조물을 포함할 수 있다. 일부 실시예에서, 제1 트랜지스터(201A)는 제1 전도성 타입을 갖고, 제2 트랜지스터(201B)는 제2 전도성 타입을 가지며, 제1 전도성 타입과 제2 전도성 타입은 상보적(complementary)이다. 일부 실시예에서, 제1 트랜지스터(201A)의 제1 전도성 타입은 p-타입이고, 제2 트랜지스터(201B)의 제2 전도성 타입은 n-타입이다.
일부 실시예에서, 기판(202)은 당해 기술분야에 공지된 설계 요건에 따라 다양한 도핑 영역을 포함할 수 있다(예컨대, p-타입 웰 또는 n-타입 웰). 도핑 영역은, 붕소 또는 BF2와 같은 p-타입 도펀트; 인 또는 비소와 같은 n-타입 도펀트; 또는 이들의 조합 또는 다른 적합한 재료로 도핑된다. 도핑 영역은 기판(202) 바로 상에, P-웰 구조에, N-웰 구조에, 이중-웰 구조에, 또는 상승 구조를 사용하여 형성될 수 있다. 일부 실시예에서, 하나 이상의 아이솔레이션 구조물(204)이 기판(202)에 형성될 수 있다. 아이솔레이션 구조물(204)은 LOCOS(local oxidation of silicon) 또는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation)과 같은 아이솔레이션 기술을 이용할 수 있다. 아이솔레이션 구조물(204)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, FSG(fluoride-doped silicate glass), 로우-k 유전체 재료, 다른 적합한 재료 또는 이들의 조합을 포함할 수 있다. 아이솔레이션 구조물(204)을 형성하는 예시적인 동작은, 포토리소그래피 동작에 의해 기판(202)을 패터닝하고, 예를 들어 건식 에칭, 습식 에칭, 또는 플라즈마 에칭 동작을 사용하여 기판(202)에 트렌치를 에칭하며, 트렌치에 유전체 재료를 퇴적하는 것을 포함할 수 있다. 일부 실시예에서, 충전된 트렌치는 실리콘 질화물 또는 실리콘 산화물로 채워진 열 산화물 라이너 층과 같은 다층 구조를 가질 수 있다.
일부 실시예에서, 기판(202)은 P-타입 금속-산화물-반도체 트랜지스터(PMOS로 지칭됨) 디바이스를 위해 구성된 영역 및 N-타입 금속-산화물-반도체 트랜지스터(NMOS로 지칭됨) 디바이스를 위해 구성된 영역과 같은 다양한 활성 영역을 더 포함할 수 있고, 아이솔레이션 영역(204)은 활성 영역들을 격리 및 정의하도록 사용된다. 일부 실시예에서, 기판(202)은 PMOS 트랜지스터 디바이스를 위해 구성된 제1 영역(205A) 및 NMOS 트랜지스터 디바이스를 위해 구성된 제2 영역(205B)을 포함한다. 반도체 디바이스(200)는 CMOS 기술에 의해 형성될 수 있고 따라서 동일 프로세스가 여기에서 상세하게 기재되지 않는다는 것을 이해하여야 한다.
계속해서 도 2a를 참조하면, 제1 희생 게이트(208A) 및 제2 희생 게이트(208B)는 기판(202) 위의 제1 영역(205A) 및 제2 영역(205B)에 각각 형성된다. 복수의 희생 게이트가 제1 영역(205A) 및 제2 영역(205B)에서 기판(202) 위에 형성될 수 있다는 것을 이해하여야 한다. 일부 실시예에서, 제1 유전체 층(206A)이 기판(202)과 제1 희생 게이트(208A) 사이에 형성되고, 제2 유전체 층(206B)이 기판(202)과 제2 희생 게이트(208B) 사이에 형성된다. 유전체 층(206A 및 206B)은 실리콘 산화물, 실리콘 산화질화물, 하이-k 유전체 재료 또는 이들의 조합 또는 다른 적합한 재료를 포함할 수 있다. 일부 실시예에서, 희생 게이트(208A 및 208B)는 단층 또는 다층 구조를 포함한다. 일부 실시예에서, 희생 게이트(208A 및 208B)는 폴리실리콘을 포함한다. 일부 실시예에서, 유전체 층(206A 및 206B) 및 희생 게이트(208A 및 208B)는, 전면(blanket) 방식으로 기판(202) 위에 유전체 층 및 전도성 층을 순차적으로 퇴적함으로써 형성될 수 있다. 퇴적 단계는 물리적 기상 증착(PVD; physical vapor deposition), 화학적 기상 증착(CVD; chemical vapor deposition), 원자층 증착(ALD; atomic layer deposition) 또는 다른 적합한 방법을 포함할 수 있다. 그 다음, 퇴적된 재료 위에 포토레지스트(도시되지 않음)가 형성되고 패터닝된다. 유전체 층(206A 및 206B) 및 희생 게이트(208A 및 208B)를 형성하기 위해, 패터닝된 포토레지스트의 특징부를 아래의 층에 전사하도록 에칭 동작이 수행된다.
일부 실시예에서, 희생 게이트(208A 및 208B) 각각의 두 양측에 각자의 도핑된 웰(도시되지 않음)에 각각 저농도 도핑된 소스/드레인(LDD; lightly doped source/drain) 영역(212A 및 212B)이 형성된다. 일부 실시예에서, LDD 영역(212A)은 아이솔레이션 구조물(204)과 제1 희생 게이트(208A) 사이에 형성되고, LDD 영역(212B)은 아이솔레이션 구조물(204)과 제2 희생 게이트(208B) 사이에 형성된다. 일부 실시예에서, LDD 영역(212A 및 212B)은 이온 주입 단계와 같은 주입 동작에 의해 기판(202)에 형성될 수 있다. 일부 실시예에서, LDD 영역(212A 및 212B)은 희생 게이트(208A 및 208B)의 측벽과 정렬된다. LDD 영역(212A 및 212B)의 형성에 이어서, 스페이서(210A)가 제1 희생 게이트(208A)의 각 측에 형성되고, 스페이서(210B)가 제2 희생 게이트(208B)의 각 측에 형성된다. 스페이서(210A 및 210B)는 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 산화질화물 또는 이들의 조합과 같은 유전체 재료 또는 다른 적합한 재료를 포함할 수 있다. 일부 실시예에서, 스페이서(210A 및 210B)는 다층 구조를 포함한다. 스페이서(210A 및 210B)는 PVD, CVD 또는 ALD와 같은 퇴적 동작 또는 에칭 동작을 사용하여 형성될 수 있다. 에칭 동작은 이방성 에칭일 수 있다. 그 후에, 아이솔레이션 구조물(204)과 스페이서(210A 및 210B) 사이의 각자의 도핑된 웰(도시되지 않음)에 소스/드레인(S/D) 영역(214A 및 214B)이 각각 형성될 수 있다. 일부 실시예에서, S/D 영역(214A 및 214B)은 이온 주입 단계를 사용하여 형성되고, 주입된 프로파일은 스페이서(210A 및 210B)의 외부 측벽과 실질적으로 정렬된다.
층간(또는 레벨간) 유전체(ILD)(216)가 그 후에 기판(202) 위에 형성된다. ILD 층(216)은 제1 트랜지스터(201A)와 제2 트랜지스터(201B) 사이의 갭을 채울 수 있고, 제1 트랜지스터(201A) 및 제2 트랜지스터(201B)를 둘러싼다. ILD 층(216)은 유전체 재료를 포함할 수 있고, 임의의 적합한 퇴적 동작에 의해 형성된다. 형성은 예를 들어 CVD, FCVD 등을 포함할 수 있다. 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, SOG(spin-on glass), FSG, 폴리이미드 또는 다른 적합한 유전체 재료를 포함할 수 있다. 일부 실시예에서, ILD 층(216)은 고밀도 플라즈마(HDP; high-density plasma) 유전체 재료(예컨대, HDP 산화물) 및/또는 HARP(high aspect ratio process) 유전체 재료(예컨대, HARP 산화물)를 포함할 수 있다. 그 다음, ILD 층(216)의 과도한 부분을 제거하도록 평탄화 동작이 수행된다. 평탄화 동작은 CMP 동작 또는 기계적 그라인딩을 포함할 수 있다. 희생 게이트(208A 및 208B)의 상부 표면이 그에 따라 노출된다. 일부 실시예에서, ILD 층(216) 및 희생 게이트(208A 및 208B)의 상부 표면은 평탄화 동작에 의해 평평해진다(leveled).
그 후에, 각자의 트랜지스터를 위한 제1 금속 게이트 구조물 및 제2 금속 게이트 구조물이 각각 대응하는 희생 게이트를 대신하여 형성될 것이다. 도 1 및 도 2b를 참조하면, 블록 104에서, 희생 게이트 중의 하나가 제거됨으로써, 층간 유전체 층에 제1 트렌치를 형성한다. 일부 실시예에서, 제1 희생 게이트(208A)가 먼저 해당 트랜지스터(201A)로부터 제거된다. 그 결과, 스페이서(210A)에 의해 정의되어 ILD 층(216)에 의해 둘러싸이는 대로 예시적인 제1 트렌치(218A)가 형성된다. 일부 실시예에서, 제1 희생 게이트(208A)는 습식 에칭, 건식 에칭 또는 이들의 조합 또는 다른 적합한 방법과 같은 에칭 동작에서 제거될 수 있다. 일부 실시예에서, 제1 유전체 층(206A)은 제1 트렌치(218A)에 남으며, 제1 희생 게이트(208A) 제거 동작 후에 계면 층(IL; interfacial layer)으로서 작용한다. 대안의 실시예에서, 제1 유전체 층(206A)은 제1 희생 게이트(208A)의 에칭 동안 제거된다. 일부 실시예에서, 제1 희생 게이트(208A)를 위한 습식 에칭 동작은 수산화물 함유 용액(예컨대, 수산화암모늄), 탈이온수, 또는 다른 적합한 에천트 용액에의 노출을 포함한다.
블록 106에서, 제1 금속 게이트 스택 층이 제1 트렌치에 형성된다. 제1 금속 게이트 스택 층(223A)은 제1 하이-k 게이트 유전체 층, 제1 일함수 층 및 제1 금속성 재료 층을 포함할 수 있다. 도 2c는 제1 트렌치(218A)에서의 제1 하이-k 게이트 유전체 층(219A) 및 제1 하이-k 게이트 유전체 층(219A) 위의 제1 일함수 층(220A)의 퇴적을 도시한다. 제1 하이-k 게이트 유전체 층(219A) 및 제1 일함수 층(220A)은 임의의 적합한 프로세스에 의해 기판(202) 위에 그리고 제1 트렌치(218A) 내에 임의의 적합한 두께로 형성된다. 일부 실시예에서, 제1 하이-k 게이트 유전체 층(219A) 및 제1 일함수 층(220A)은 각각 제1 트렌치(218A)의 측벽 및 바닥 표면 위에 컨포멀하게 형성된다. 일부 실시예에서, 제1 하이-k 게이트 유전체 층(219A) 및 제1 일함수 층(220A)은 제1 트렌치(218A)를 다 채우지(fill up) 않고서 제1 트렌치(218A)의 측벽 및 바닥을 각각 라이닝한다. 일부 실시예에서, 제1 하이-k 게이트 유전체 층(219A)은 예컨대 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산화질화물(HfSiON), 하프늄 탄탈럼 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속-산화물, 전이 금속-질화물, 전이 금속-실리케이트, 금속의 산화질화물, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 또는 이들의 조합 또는 다른 적합한 재료를 포함할 수 있다. 일부 실시예에서, 제1 PMOS 디바이스를 위한 제1 일함수 층(220A)은 TiN, W, Ta, Ni, Pt, Ru, Mo, Al, WN, 이들의 조합 등과 같은 재료로 구성된 하나 이상의 층을 포함할 수 있다. 제1 일함수 층(220A)은 PVD, CVD, ALD 또는 다른 적합한 퇴적 방법을 사용하여 형성될 수 있다. 일부 실시예에서, 기판(202) 위에 제1 유전체 층(206A)과 제1 일함수 층(220A) 사이에 캡핑 층(도시되지 않음)이 형성될 수 있고, ILD 층(216) 위에 그리고 제1 트렌치(218A)의 측벽 및 바닥 상에 컨포멀하게 형성된다. 그 다음, 도 2c에 예시된 바와 같이, 제1 트렌치(218A)의 나머지를 실질적으로 채우도록 제1 일함수 층(220A) 위에 제1 금속성 재료 층(222)이 퇴적된다. 제1 금속성 재료 층(222)은 또한 제1 일함수 층(220A)에 의해 둘러싸인 제1 트렌치(218A) 내의 공간을 채운다. 일부 실시예에서, 제1 금속성 재료 층(222)은 제1 영역(205A) 및/또는 제2 영역(205B)을 덮도록 연장된다. 일부 실시예에서, 제1 금속성 재료 층(222)은 구리, 코발트, 알루미늄, 텅스텐, 또는 다른 적합한 재료, 및/또는 이들의 조합과 같은 임의의 적합한 재료를 포함한다. 일부 실시예에서, 제1 금속성 재료 층(222)은 ALD, CVD, PVD 또는 도금과 같은 임의의 적합한 프로세스에 의해 임의의 적합한 두께로 형성된다.
블록 108에서, 제1 금속 게이트 스택 층에 대해 제1 CMP가 수행되며, 제1 금속 게이트 스택 층의 남은 부분은 제1 트랜지스터의 제1 금속 게이트를 형성한다. 도 2d를 참조하면, 제1 트렌치가 제1 금속성 재료 층(222)으로 채워진 후에, 제1 하이-k 게이트 유전체 층(219A), 제1 일함수 층(220A) 및 제1 금속성 재료 층(222)을 평평하게 하도록 평탄화 동작(예컨대, CMP 또는 기계적 그라인딩 동작)이 수행된다. 일부 실시예에서, CMP 프로세스는 ILD 층(216)의 상부 표면에 도달하여 노출될 때까지 제1 금속성 재료 층(222)을 평탄화하도록 수행된다. 그 결과, 제1 금속 게이트 구조물(224A)은 PMOS 디바이스를 위한 제1 금속 게이트 구조물(224A)이 제1 유전체 층(206A), 제1 하이-k 게이트 유전체 층(219A), 제1 일함수 층(220A), 및 제1 금속성 재료 층(222)을 포함하도록 형성된다. 도 2d를 참조하면, CMP 프로세스 동안 게이트 구조물의 디싱에 의해 야기되는 리세스(226)가 제1 금속 게이트 구조물(224A)의 상부 표면 또는 제1 금속성 재료 층(222)의 상부 표면 위에 형성된다. 일부 실시예에서, 디싱은 강한 선폭 의존도(line width dependency)를 가지며, 따라서 디싱의 양은 선폭이 증가함에 따라 더 커지게 된다.
블록 110에서, 제1 금속 게이트 구조물 위에 패터닝된 유전체 층이 형성되며, 리세스는 패터닝된 유전체 층으로 채워진다. 도 2e를 참조하면, 기판(202) 위에 적어도 제1 트랜지스터(201)를 덮거나 제1 트랜지스터(201A) 및 제2 트랜지스터(201B)를 덮도록 추가 유전체 층(228)이 퇴적될 수 있다. 일부 실시예에서, 유전체 층(228)은 제1 영역(205A) 및 제2 영역(205B)을 덮도록 연장된다. 일부 실시예에서, 유전체 층(228)은 리세스(226)를 채울 수 있다. 일부 실시예에서, 리세스(226)는 유전체 층(228)으로 채워진다. 일부 실시예에서, 유전체 층(228)은 유전체 재료를 포함할 수 있고, 임의의 적합한 퇴적 동작에 의해 형성된다. 형성은 예를 들어 CVD, FCVD 등을 포함할 수 있다. 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, SOG, FSG, 폴리이미드 또는 다른 적합한 유전체 재료를 포함할 수 있다. 일부 실시예에서, 유전체 층(228)은 약 20 Å 내지 약 80 Å 범위의 두께를 갖는다. 본 실시예에서, 유전체 층(228)의 두께가 너무 얇으면, 예컨대 약 20 Å 미만인 경우, 유전체 층(228)은 어떠한 보호 기능도 갖지 못할 것이다. 이와 반대로, 유전체 층(228)의 두께가 너무 두꺼우면, 예컨대 약 80 Å보다 큰 경우, 후속 절차에서 추가 연마가 필요할 것이다.
계속해서 도 2e를 참조하면, 기판(202) 위에 적어도 제1 금속 게이트 구조물(224A) 또는 제1 영역(205A)을 덮도록 패터닝된 포토레지스트 층(230)이 형성된다. 일부 실시예에서, 포토레지스트 층(도시되지 않음)이 제1 금속 게이트 구조물(224A) 위에 형성되고 패터닝된다. 일부 실시예에서, 제1 트랜지스터(201A)를 후속 프로세싱으로부터 보호하도록, 패터닝된 포토레지스트 층(230)이 제1 영역(205A)의 제1 트랜지스터(201A) 위에 형성된다. 패터닝된 포토레지스트 층(230)은 통상의 포토리소그래피 및 패터닝 프로세스에 의해 형성되고 임의의 적합한 재료를 포함할 수 있다.
블록 112에서, 제2 희생 게이트는 제2 트렌치를 형성하도록 제거된다. 도 2f를 참조하면, 패터닝된 유전체 층(228)이 패터닝된 포토레지스트 층(230)을 통해 형성되고, 제2 희생 게이트(208B)는 제2 트렌치(218B)를 형성하도록 임의의 적합한 프로세스에 의해 제2 영역(205B)에서 제2 트랜지스터(201B)로부터 제거된다. 일부 실시예에서, 제2 희생 게이트(208B) 주위의 스페이서(210B) 및 ILD 층(216)의 일부가 제거될 수 있다. 일부 실시예에서, ILD 층(216)의 제거된 부분은 약 60 Å 내지 약 70 Å 범위의 두께를 갖는다. 일부 실시예에서, 패터닝된 유전체 층(228)의 보호로 인해, 제1 금속 게이트 구조물(224A) 주위의 스페이서(210A) 및/또는 ILD 층(216)에서의 리세스 문제 또는 손실이 완화될 수 있다. 일부 실시예에서, 제2 희생 게이트(208B)를 제거하는 것은, 제2 트랜지스터(201B)의 스페이서(210B)를 ILD 층(216)에 그대로 유지하는 것을 포함한다. 일부 실시예에서, 제2 트렌치(218B)는 하나 이상의 건식 에칭 프로세스, 습식 에칭 프로세스, 또는 이들의 조합 또는 다른 적합한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 패터닝된 포토레지스트 층(230)에 의해 덮이지 않은 패터닝된 유전체 층(228)의 적어도 일부도 또한 제거된다. 그 후에, 패터닝된 포토레지스트 층(230)은 스트리핑 또는 애싱 프로세스 또는 에칭 프로세스에 의해 제거될 수 있다. 패터닝된 포토레지스트 층(230)이 제거된 후에, 패터닝된 유전체 층(228)의 일부는 제1 트랜지스터(201A)의 제1 금속 게이트 구조물(224A)의 표면 상에 남는다. 일부 실시예에서, 패터닝된 포토레지스트(230)는 제2 희생 게이트(208B)의 제거 전에 제거될 수 있으며, 그리하여 패터닝된 유전체 층(228)은 제2 희생 게이트(208B)을 제거하는 동안 더 얇아지게 된다. 일부 실시예에서, 남은 패터닝된 유전체 층(228)은 후속 제2 CMP에서 정지 층으로서 사용될 수 있다.
블록 114에서, 제거된 제2 희생 게이트에 의해 남은 제2 트렌치에 제2 금속 게이트 스택 층이 형성된다. 도 2g를 참조하면, 일부 실시예에서, 제2 금속 게이트 스택 층(223B)은 제2 하이-k 게이트 유전체 층(219B), 제2 일함수 층(220B) 및 제2 금속성 재료 층(232)을 포함할 수 있다. 도 2g는 제2 트렌치(218B)에서 제2 하이-k 게이트 유전체 층(219B) 및 제2 일함수 층(220B)의 순차적 퇴적을 도시한다. 제2 하이-k 게이트 유전체 층(219B) 및 제2 일함수 층(220B)은 임의의 적합한 프로세스에 의해 임의의 적합한 두께로 기판(202) 위에 그리고 제2 트렌치(218B)에 각각 형성된다. 일부 실시예에서, 제2 하이-k 게이트 유전체 층(219B) 및 제2 일함수 층(220B)은 각각 제2 트렌치(218B)의 측벽 및 바닥 표면 위에 컨포멀하게 형성된다. 일부 실시예에서, 제2 하이-k 게이트 유전체 층(219B) 및 제2 일함수 층(220B)은 제2 트렌치(218B)를 다 채우지 않고서 제2 트렌치(218B)의 측벽 및 바닥을 각각 라이닝한다. 일부 실시예에서, 제2 하이-k 유전체 층(219B)은 제1 하이-k 게이트 유전체 층(219A)과 동일하거나 상이할 수 있다. 일부 실시예에서, NMOS 디바이스를 위한 제2 일함수 층(220B)은 Ti, Ag, Al, TiAlMo, Ta, TaN, TiAlC, TiAlN, TaC, TaCN, TiAl, TaSiN, Mn, Zr, 이들의 조합 등과 같은 재료로 구성된 하나 이상의 층을 포함할 수 있다. 제2 일함수 층(220B)은 PVD, CVD, ALD 또는 다른 적합한 퇴적 방법을 사용하여 형성될 수 있다. 일부 실시예에서, 기판(202) 위에 제2 유전체 층(206B)과 제2 일함수 층(220B) 사이에 캡핑 층(도시되지 않음)이 형성될 수 있고, 제2 트렌치(218B)의 측벽 및 바닥 상에 컨포멀하게 형성된다. 그 다음, 도 2g에 예시된 바와 같이, 제2 트렌치(218B)의 나머지를 실질적으로 채우도록 제2 일함수 층(220B) 위에 제2 금속성 재료 층(232)이 퇴적된다. 일부 실시예에서, 제2 금속성 재료 층(232)은 또한 제2 일함수 층(220B)에 의해 둘러싸인 제2 트렌치(218B) 내의 공간을 채운다. 일부 실시예에서, 제2 금속성 재료 층(232)은 제1 영역(205A) 및/또는 제2 영역(205B)을 덮도록 연장된다. 일부 실시예에서, 제2 금속성 재료 층(232)은 구리, 코발트, 알루미늄, 텅스텐, 또는 다른 적합한 재료, 및/또는 이들의 조합과 같은 임의의 적합한 재료를 포함한다. 일부 실시예에서, 제2 금속성 재료 층(232)은 ALD, CVD, PVD 또는 도금과 같은 임의의 적합한 프로세스에 의해 임의의 적합한 두께로 형성된다.
블록 116에서, 제2 금속 게이트 스택 층에 대해 제2 CMP가 수행되며, 제2 금속 게이트 스택 층의 남은 부분은 제2 트랜지스터의 제2 금속 게이트 구조물을 형성한다. 일부 실시예에서, 선택도로 인해 제2 CMP 동안 더 적은 CMP 디싱이 형성된다. 도 2h를 참조하면, 제2 트렌치(218B)가 제2 금속성 재료 층(232)으로 채워진 후에, 제2 하이-k 게이트 유전체 층(219B), 제2 일함수 층(220B) 및 제2 금속성 재료 층(232)을 평평하게 하도록 평탄화 동작(예컨대, CMP 또는 기계적 그라인딩 동작)이 수행된다. 일부 실시예에서, CMP 프로세스는 ILD 층(216)의 상부 표면에 도달하여 노출될 때까지 제2 금속성 재료 층(232)을 평탄화하도록 수행된다. 그 결과, 제2 금속 게이트 구조물(224B)은 NMOS 디바이스를 위한 제2 금속 게이트 구조물(224B)이 제2 유전체 층(206B), 제2 하이-k 게이트 유전체 층(219B), 제2 일함수 층(220B), 및 제2 금속성 재료 층(232)을 포함하도록 형성된다.
계속해서 도 2h를 참조하면, 제2 CMP 후에, 패터닝된 유전체 층(228)의 적어도 일부가 제1 금속 게이트 구조물(224A) 또는 제1 금속성 재료 층(222) 위에 남는다. 일부 실시예에서, 제1 금속 게이트 구조물(224A)의 상부 표면 위의 패터닝된 유전체 층(228)은 약 0 내지 약 20 Å 범위의 두께를 갖는다. 일부 실시예에서, 제1 금속 게이트 구조물(224A) 상에 남은 패터닝된 유전체 층(228)의 상부 표면은 제2 금속 게이트 구조물(224B)의 상부 표면과 실질적으로 공면이다. 일부 실시예에서, 제1 금속 게이트 구조물(224A) 위의 패터닝된 유전체 층(228)의 상부 표면은 제2 CMP 후에 제2 금속 게이트 구조물(224B)의 상부 표면과 정렬된다. 일부 실시예에서, 제1 금속 게이트 구조물(224A) 위의 패터닝된 유전체 층(228)은 제2 CMP 후에 제거될 수 있다. 일부 실시예에서, 패터닝된 유전체 층(228)이 ILD 층(216)과는 상이한 재료로 형성되는 상황에; 예를 들어 패터닝된 유전체 층(228)이 실리콘 질화물을 포함하고 ILD 층(216)이 실리콘 산화물을 포함할 때, 제1 금속 게이트 구조물(224A) 위의 패터닝된 유전체 층(228)은 제2 CMP 후에 제거된다.
일부 실시예에서, 반도체 디바이스(200)는 기판(202) 위에 배치된 제1 전도성 타입 트랜지스터의 제1 금속 게이트 구조물(224A)을 포함하며, 이는 제1 하이-k 게이트 유전체 층(219A), 제1 하이-k 게이트 유전체 층(219A) 위의 제1 일함수 층(220A), 및 제1 일함수 층(220A) 위의 제1 금속성 재료 층(222)을 포함한다. 일부 실시예에서, 반도체 디바이스(200)는 제1 금속성 재료 층(222) 또는 제1 금속 게이트 구조물(224A) 위의 유전체 층(228)을 포함한다. 일부 실시예에서, 반도체 디바이스(200)는 기판(202) 위에 배치된 제2 전도성 타입 트랜지스터의 제2 금속 게이트 구조물(224B)을 포함하며, 제2 금속 게이트 구조물(224B)은 제2 하이-k 게이트 유전체 층(219B), 제2 하이-k 게이트 유전체 층(219B) 위의 제2 일함수 층(220B), 및 제2 일함수 층(220B) 위의 제2 금속성 재료 층(232)을 포함한다. 일부 실시예에서, 제1 전도성 타입과 제2 전도성 타입은 상보적이다. 일부 실시예에서, 유전체 층(228)의 상부 표면은 제2 금속 게이트 구조물(224B)의 상부 표면과 실질적으로 공면이다.
도 2i를 참조하면, 제1 금속 게이트 구조물(224A) 및 제2 금속 게이트 구조물(224B) 위에 패시베이션 층(234)이 형성되고, 콘택 플러그(236A, 236B, 238A, 238B, 239A, 및 239B)가 각각 패시베이션 층(234) 및 ILD 층(216)에 형성된다. 일부 실시예에서, 콘택 플러그(236A)는 패터닝된 유전체 층(228)과 접촉한다. 일부 실시예에서, 콘택 플러그(236A)는 콘택 플러그(236A)가 유전체 층(228)에 의해 둘러싸이도록 패터닝된 유전체 층(228)을 관통한다. 예를 들어, 콘택 플러그(236A)의 측벽의 일부는 패터닝된 유전체 층(228)과 접촉한다.
PMOS 및 NMOS 트랜지스터 구조물은 임의의 순서로 형성될 수 있다는 것을 이해하여야 한다. 또한, 제1/PMOS 디바이스 영역(205A) 및 제2/NMOS 디바이스 영역(205B)에 대한 금속 게이트 구조물의 형성 동안, 디바이스의 하나의 타입을 다른 타입과 분리하도록 N/P 패터닝이 구현될 수 있으며 반대로도 마찬가지이다. 금속 게이트 스택은 라이너 층, 배리어 층, 다른 적합한 층 및/또는 이들의 조합을 더 포함할 수 있다. 반도체 디바이스(200)는 당해 기술분야에 공지된 다양한 특징부를 형성하도록 부가의 CMOS 또는 MOS 기술 프로세싱을 겪을 수 있다는 것을 또한 이해하여야 한다. 후속 프로세싱은, 반도체 디바이스(200)의 다양한 특징부 또는 구조물에 접속하도록 구성되는, 다양한 콘택/비아/라인 및 다층 상호접속 특징부(예컨대, 금속 층 및 층간 유전체)를 기판(202) 상에 형성할 수 있다. 제1 금속 게이트 구조물(224A) 상의 남은 패터닝된 유전체 층(228)은 매우 얇으며 후속 프로세싱의 형성 또는 성능에 영향을 미치지 않는다. 추가적인 특징부는 형성된 금속 게이트 구조물을 포함한 디바이스에 전기적 상호접속을 제공할 수 있다. 예를 들어, 다층 상호접속부는 통상의 비아 또는 콘택과 같은 수직 상호접속부 및 금속 라인과 같은 수평 상호접속부를 포함한다. 다양한 상호접속 특징부는 구리, 텅스텐 및/또는 실리사이드를 포함하는 다양한 전도성 재료를 구현할 수 있다. 하나의 예에서, 구리 관련 다층 상호접속 구조물을 형성하도록 다마신 및/또는 듀얼 다마신 프로세스가 사용된다. 일부 실시예에서, 제1 금속 게이트 구조물(224A) 주위의 ILD 층/측벽에서의 손실이 감소되거나 방지될 수 있다. 제1 금속 게이트 구조물(224A) 위의 패터닝된 유전체 층(228)은 MG CMP 디싱으로 인해 발생된 리세스를 채울 수 있지만, 프로세싱 복잡도를 증가시키지 않을 것이다. 제1 금속 게이트 구조물(224A) 상에 남은 패터닝된 유전체 층(228)의 형성에 의해, 제1 금속 게이트 구조물(224A)의 상부 표면은 제2 금속 게이트 구조물(224B)의 상부 표면과 실질적으로 공면이다. 따라서, 게이트 높이 균일도 또는 CMP 균일도가 특히 대면적 디바이스 또는 긴 채널 디바이스에 대하여 개선될 수 있다.
도 3은 본 개시의 일부 실시예에 따라 반도체 구조물을 제조하는 방법(300)을 예시한 흐름도이다. 도 3을 참조하면, 방법(300)은 게이트 높이 균일도를 개선하기 위한 대체 게이트 방법을 구현하도록 사용될 수 있다. 방법(100)은 다수의 동작들(302, 304, 306, 308, 310, 312, 314, 316, 및 318)을 포함하고, 설명 및 예시는 동작 순서 및 반도체 구조물의 구조에 대한 한정으로서 간주되지 않는다. 도 4a 내지 도 4f는 본 개시의 일부 실시예에 따라 반도체 디바이스(200')를 제조하는 방법의 중간 단계를 도시한 개략 단면도들이다.
도 3 및 도 4a 내지 도 4f에서, 유사한 기재의 반복을 생략하도록 상기에 이미 기재된 것과 비슷한 부분에는 비슷한 참조 번호가 주어질 것이다. 또한, 상세한 설명이 이루어지지 않을 부분은, 상기에 기재된 반도체 디바이스(200)의 구성과 유사한 구성을 가지며 그에 의해 제공되는 동일하거나 유사한 이점을 제공한다.
도 3 및 도 4a를 참조하면, 방법(300)은 블록 302에서 시작되는데, 블록 302에서는, 기판(202) 상에 배치되며 층간 유전체 층(216)에 의해 서로 이격된 제1 트랜지스터(201A)의 제1 희생 게이트(208A), 제2 트랜지스터(201B)의 제2 희생 게이트(208B), 및 제3 트랜지스터(260)의 고저항(HiR) 폴리실리콘 게이트(240)를 갖는 기판(202)이 제공되거나 수용된다. 일부 실시예에서, 기판(202)은 반도체 기판, 예컨대 실리콘 기판을 포함할 수 있고, 하나 이상의 아이솔레이션 구조물(204)이 기판(202)에 형성될 수 있다. 일부 실시예에서, 기판(202)은 제1 트랜지스터(201A)를 수용하기 위해 구성된 제1 영역(205A), 제2 트랜지스터(201B)를 수용하기 위해 구성된 제2 영역(205B), 및 제3 트랜지스터(260)를 수용하기 위해 구성된 제3 영역(205C)을 포함한다. 일부 실시예에서, 제1 영역(205A)은 PMOS 트랜지스터 영역이고, 제2 영역(205B)은 NMOS 트랜지스터 영역이고, 제3 영역(205C)은 고저항 폴리실리콘 트랜지스터를 위해 구성된 활성 영역이다. 복수의 게이트 구조물 또는 희생 게이트 또는 다른 컴포넌트가 제1 영역(205A), 제2 영역(205B) 및 제3 영역(205C)에서 기판(202) 위에 형성될 수 있다는 것을 이해하여야 한다. 일부 실시예에서, 제3 트랜지스터(260)는 제1 트랜지스터(201A)와 제2 트랜지스터(201B) 사이에 배치될 수 있지만, 본 개시는 이에 한정되지 않는다. 일부 실시예에서, 제1 희생 게이트(208A 및 208B)의 게이트 길이는 고저항 폴리실리콘 게이트(240)의 게이트 길이보다 더 크다. 일부 실시예에서, 제1 희생 게이트(208A)는 약 40 nm 이상 또는 약 1 ㎛ 이상의 게이트 길이를 갖고, 제2 희생 게이트(208B)는 약 40 nm 이상 또는 약 1 ㎛ 이상의 게이트 길이를 갖지만, 본 개시는 이에 한정되지 않는다. 일부 실시예에서, 고저항 폴리실리콘 게이트(240)는 약 40 nm 미만, 또는 약 28 nm 미만, 또는 약 22 nm 미만의 게이트 길이를 갖지만, 본 개시는 이에 한정되지 않는다. 일부 실시예에서, 고저항 폴리실리콘 게이트(240)는 고저항 저항기로서 작용할 수 있다. 일부 실시예에서, 제1 희생 게이트(208A 및 208B)의 게이트 길이는 고저항 저항기의 게이트 길이보다 더 작다.
일부 실시예에서, 폴리실리콘 게이트 전극(240)의 각 측에 스페이서(210C)가 형성되고; 폴리실리콘 게이트 전극(240) 각각의 두 측에 각자의 도핑 웰(도시되지 않음)에 저농도 도핑된 소스/드레인(LDD) 영역(212C)이 형성되고; 아이솔레이션 구조물(204)과 스페이서(210C) 사이에 각자의 도핑 웰(도시되지 않음)에 소스/드레인(S/D) 영역(214C)이 형성될 수 있다.
도 4b를 참조하면, 블록 304 내지 308에서, 제1 희생 게이트(208A)는 제1/PMOS 영역(205A)에서의 PMOS 게이트 구조물로서 사용하기 위해 제1 금속 게이트 구조물(224A)로 대체되었다. 일부 실시예에서, 제1 금속 게이트 구조물(224A)은 제1 유전체 층(206A), 제1 하이-k 게이트 유전체 층(219A), 제1 일함수 층(220A) 및 제1 금속성 재료 층(222)으로 구성된다. 일부 실시예에서, CMP 프로세스 동안 게이트 구조물의 디싱에 의해 야기되는 리세스(226)가 제1 금속 게이트 구조물(224A)의 상부 표면 위에 형성된다. 일부 실시예에서, 도 4b에 도시된 반도체 디바이스(200')는, 상기에 기재되거나 도 2a 내지 도 2d 중의 임의의 하나에 예시된 바와 유사한 구성을 갖는다.
블록 310 내지 318에서, 제2 희생 게이트를 제2 금속 게이트 구조물로 대체하는 게이트 대체 프로세스가 수행된다. 도 4c를 참조하면, 블록 310에서, 패터닝된 포토레지스트(230)와 같은 패터닝된 유전체 층이, 적어도 제1 영역(205A) 및 제3 영역(205C)을 덮도록 또는 PMOS 트랜지스터(201A) 및 고저항 폴리실리콘 트랜지스터(260)를 덮도록, 기판(202) 위에 퇴적될 수 있다. 일부 실시예에서, 패터닝된 포토레지스트 층(230)은 제1 금속 게이트 구조물(224A)의 리세스(226)를 채울 수 있다. 일부 실시예에서, 리세스(226)는 패터닝된 포토레지스트 층(230)으로 채워진다.
도 4d를 참조하면, 블록 312 내지 314에서, 패터닝된 포토레지스트 층(230)에 의해 덮이지 않은 제2 희생 게이트(208B)는 제2 트렌치(218B)를 형성하도록 제거되고, 그 다음 패터닝된 포토레지스트 층(230)이 제거된다. 일부 실시예에서, 제2 희생 게이트(208B) 주위의 스페이서(210B) 및 ILD 층(216)의 일부가 제거될 수 있다. 일부 실시예에서, ILD 층(216)의 제거된 부분은 약 60 Å 내지 약 70 Å 범위의 두께를 갖는다. 일부 실시예에서, 패터닝된 포토레지스트 층(230)의 보호로 인해, ILD 층(216), 제1 금속 게이트 구조물(224A) 주위의 스페이서(210A), 및 폴리실리콘 게이트(240) 주위의 스페이서(210C)에서의 리세스 문제 또는 손실이 완화될 수 있다. 일부 실시예에서, 제1 금속 게이트 구조물(224A) 및 폴리실리콘 게이트(240)는 패터닝된 포토레지스트 층(230)에 의해 잘 보호된다. 일부 실시예에서, 제2 희생 게이트(208B)를 제거하는 것은, 스페이서(210A) 및 스페이서(210C)를 ILD 층(216)에 그대로 유지하는 것을 포함한다.
그 다음, 도 4e 및 도 4f를 참조하면, 블록 316 및 318에서, 제2 하이-k 게이트 유전체 층(219B), 제2 일함수 층(220B) 및 제2 금속성 재료 층(232)이, 제거된 제2 희생 게이트(208B)에 의해 남은 제2 트렌치(218B)에 순차적으로 퇴적된다. 그 후에, 기판(202)의 표면을 평탄화하도록 CMP가 수행되고, 제2 하이-k 게이트 유전체 층(219B), 제2 일함수 층(220B) 및 제2 금속성 재료 층(232)의 남은 부분은 제2 금속 게이트 구조물(224B)을 형성한다. 일부 실시예에서, 제1 금속 게이트 구조물(224A)의 상부 표면은 제2 금속 게이트 구조물(224B)의 상부 표면 및 고저항 폴리실리콘 게이트(240)의 상부 표면과 실질적으로 공면이다.
도 5a 내지 도 5h는 본 개시의 일부 실시예에 따라 도 1의 방법에 따른 다양한 제조 단계 동안 반도체 디바이스(200'')를 제조하는 순차적 프로세스의 단면도들이다. 도 5a 내지 도 5h에서, 유사한 기재의 반복을 생략하도록 상기에 이미 기재된 것과 비슷한 부분에는 비슷한 참조 번호가 주어질 것이다. 또한, 상세한 설명이 이루어지지 않을 부분은, 상기에 기재된 반도체 디바이스(200 및 200')의 구성과 유사한 구성을 가지며 그에 의해 제공되는 동일하거나 유사한 이점을 제공한다.
도 5a를 참조하면, 기판(202) 상에 배치되며 층간 유전체 층(216)에 의해 서로 이격된 제1 트랜지스터(201A)의 제1 희생 게이트(208A), 제2 트랜지스터(201B)의 제2 희생 게이트(208B), 및 제3 트랜지스터(201D)의 제3 희생 게이트(208D)를 갖는 기판(202)이 제공되거나 수용된다. 일부 실시예에서, 기판(202)은 제1 트랜지스터(201A)를 수용하기 위해 구성된 제1 영역(205A), 제2 트랜지스터(201B)를 수용하기 위해 구성된 제2 영역(205B), 및 제3 트랜지스터(201D)를 수용하기 위해 구성된 제3 영역(205D)을 포함한다. 일부 실시예에서, 제1 영역(205A)은 PMOS 트랜지스터 영역이고, 제2 영역(205B)은 NMOS 트랜지스터 영역이고, 제3 영역(205D)은 또한 PMOS 트랜지스터 영역이다. 복수의 게이트 구조물 또는 희생 게이트 구조물 또는 다른 컴포넌트가 제1 영역(205A), 제2 영역(205B) 및 제3 영역(205D)에서 기판(202) 위에 형성될 수 있다는 것을 이해하여야 한다. 일부 실시예에서, 제3 트랜지스터(201D)는 제1 트랜지스터(201A)와 제2 트랜지스터(201B) 사이에 배치될 수 있지만, 본 개시는 이에 한정되지 않는다. 일부 실시예에서, 제1 희생 게이트(208A 및 208B)의 게이트 길이는 제3 희생 게이트(208D)의 게이트 길이보다 더 크다. 일부 실시예에서, 제1 희생 게이트(208A)는 약 40 nm 이상 또는 약 1 ㎛ 이상의 게이트 길이를 갖고, 제2 희생 게이트(208B)는 약 40 nm 이상 또는 약 1 ㎛ 이상의 게이트 길이를 갖지만, 본 개시는 이에 한정되지 않는다. 일부 실시예에서, 제3 희생 게이트(208D)는 약 40 nm 미만, 또는 약 28 nm 미만, 또는 약 22 nm 미만의 게이트 길이를 갖지만, 본 개시는 이에 한정되지 않는다.
도 5b를 참조하면, 제1 희생 게이트(208A) 및 제3 희생 게이트(208D)가 제거되고, 그 다음 제거된 제1 희생 게이트(208A) 및 제거된 제3 희생 게이트(208D)에 의해 남은 트렌치에 제1 하이-k 게이트 유전체 층(219A), 제1 일함수 층(220A) 및 제1 금속성 재료 층(222)이 순차적으로 형성된다. 도 5c를 참조하면, ILD 층(216)의 상부 표면에 도달하여 노출될 때까지 제1 금속성 재료 층(222), 제1 일함수 층(220A), 및 제1 하이-k 게이트 유전체 층(219A)을 평탄화하도록 제1 CMP 프로세스가 수행된다. 그 결과, 유전체 층(206A), 제1 하이-k 게이트 유전체 층(219A), 제1 일함수 층(220A), 및 제1 금속성 재료 층(222)을 포함하는, PMOS 디바이스를 위한 제1 금속 게이트 구조물(224A)이 형성된다. 또한, 유전체 층(206D), 제1 하이-k 게이트 유전체 층(219A), 제1 일함수 층(220A), 및 제1 금속성 재료 층(222)을 포함하는, PMOS 디바이스를 위한 제3 금속 게이트 구조물(224D)이 형성된다. 일부 실시예에서, CMP 프로세스 동안 게이트 구조물의 디싱에 의해 야기되는 리세스(226)가 제1 금속 게이트 구조물(224A)의 상부 표면 위에 형성된다. 실시예에서, 제3 금속 게이트 구조물(224D)의 상부 표면 위에 리세스(226D)가 형성된다. 일부 실시예에서, 도 5c에 도시된 반도체 디바이스(200'')는, 상기에 기재되거나 도 2a 내지 도 2d 중의 임의의 하나에 예시된 바와 유사한 구성을 갖는다. 일부 실시예에서, 리세스(226)는 리세스(226D)의 깊이보다 더 큰 깊이를 갖는다.
도 5d 내지 도 5h는 제2 희생 게이트(208B)의 제2 금속 게이트 구조물(224B)로의 대체를 도시한다. 유사한 기재의 반복을 생략하도록 상기에 이미 기재된 것과 비슷한 부분에는 비슷한 참조 번호가 주어질 것이다. 도 5h를 참조하면, 반도체 디바이스(200'')가 형성된다. 일부 실시예에서, 제1 금속 게이트 구조물(224A)의 상부 표면은 제2 금속 게이트 구조물(224B)의 상부 표면 및 제3 금속 구조물(224D)의 상부 표면과 정렬된다. 일부 실시예에서, 제1 금속 게이트 구조물(224A)의 상부 표면 위의 패터닝된 유전체 층(228)은 약 0 내지 약 20 Å 범위의 두께를 갖는다. 일부 실시예에서, 제1 금속 게이트 구조물(224A) 상에 남은 패터닝된 유전체 층(228)의 상부 표면은 제2 금속 게이트 구조물(224B)의 상부 표면 및 제3 금속 게이트 구조물(224D)의 상부 표면과 실질적으로 공면이다.
본 개시에서, 2번의 MG CMP 프로세스 동안 MG CMP 게이트 높이 균일도를 개선하기 위한 방법 및 그로부터 얻어진 반도체 디바이스가 개시된다. 본 개시의 방법은 게이트 층의 CMP 동안 게이트 구조물에 대한 디싱 효과를 감소시킬 수 있고 따라서 디바이스 미스매치 특성을 최소화하도록 게이트 높이 균일도를 개선할 수 있다. 아날로그 디바이스와 같은 큰 게이트 구조물은 디싱 효과의 감소로부터 큰 이익을 억을 수 있다. 예를 들어, 큰 디바이스의 게이트 높이 두께는 약 100~200 Å에서 약 0~80 Å로 개선될 수 있다. 여기에 개시된 상이한 실시예들은 상이한 개시를 제공하고, 이들은 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환 및 교체를 행할 수 있다는 것을 이해하여야 한다.
일부 실시예에서, 반도체 디바이스를 제조하는 방법은, 제1 트랜지스터의 제1 희생 게이트 및 제2 트랜지스터의 제2 희생 게이트를 갖는 기판을 제공하는 단계; 상기 제1 희생 게이트를 제거함으로써 제1 트렌치를 형성하는 단계; 상기 제1 트렌치에 제1 금속 게이트 스택 층을 형성하는 단계; 상기 제1 금속 게이트 스택 층에 대해 제1 화학 기계적 연마(CMP)를 수행하여 상기 제1 트랜지스터의 제1 금속 게이트 구조물을 형성하는 단계 - 상기 제1 금속 게이트 구조물의 상부 표면 위에 리세스가 형성됨 - ; 상기 제1 금속 게이트 구조물 위에 패터닝된 유전체 층을 형성하는 단계 - 상기 리세스는 상기 패터닝된 유전체 층으로 채워짐 - ; 제2 트렌치를 형성하도록 상기 제2 희생 게이트를 제거하는 단계; 상기 제2 트렌치에 제2 금속 게이트 스택 층을 형성하는 단계; 및 상기 제2 금속 게이트 스택 층에 대해 제2 CMP를 수행하여 상기 제2 트랜지스터의 제2 금속 게이트 구조물을 형성하는 단계를 포함한다.
일부 실시예에서, 반도체 디바이스를 제조하는 방법은, 제1 트랜지스터의 제1 희생 게이트 및 제2 트랜지스터의 제2 희생 게이트를 갖는 기판을 제공하는 단계; 상기 제1 희생 게이트를 제거함으로써 제1 트렌치를 형성하는 단계; 상기 제1 트렌치에 제1 금속 게이트 스택 층을 형성하는 단계; 상기 제1 금속 게이트 스택 층에 대해 제1 화학 기계적 연마(CMP)를 수행하여 상기 제1 트랜지스터의 제1 금속 게이트 구조물을 형성하는 단계 - 상기 제1 금속 게이트 구조물의 상부 표면 위에 제1 리세스가 형성됨 - ; 상기 제1 금속 게이트 구조물 위에 패터닝된 포토레지스트 층을 형성하는 단계 - 상기 제1 리세스는 상기 패터닝된 포토레지스트 층으로 채워짐 - ; 상기 패터닝된 포토레지스트 층에 의해 덮이지 않은 상기 제2 희생 게이트를 제거함으로써 제2 트렌치를 형성하는 단계; 상기 패터닝된 포토레지스트 층을 제거하는 단계; 상기 제2 트렌치에 제2 금속 게이트 스택 층을 형성하는 단계; 및 상기 제2 금속 게이트 스택 층에 대해 제2 CMP를 수행하여 상기 제2 트랜지스터의 제2 금속 게이트 구조물을 형성하는 단계를 포함한다.
일부 실시예에서, 반도체 디바이스는, 기판; 상기 기판 위에 배치된 제1 전도성 타입 트랜지스터의 제1 금속 게이트 구조물; 상기 제1 금속 게이트 구조물 위의 유전체 층; 및 상기 기판 위에 배치된 제2 전도성 타입 트랜지스터의 제2 금속 게이트 구조물을 포함하고, 상기 제1 전도성 타입과 상기 제2 전도성 타입은 상보적이고, 상기 유전체 층의 상부 표면은 상기 제2 금속 게이트 구조물의 상부 표면과 실질적으로 공면이다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
제1 트랜지스터의 제1 희생 게이트 및 제2 트랜지스터의 제2 희생 게이트를 갖는 기판을 제공하는 단계;
상기 제1 희생 게이트를 제거함으로써 제1 트렌치를 형성하는 단계;
상기 제1 트렌치에 제1 금속 게이트 스택 층을 형성하는 단계;
상기 제1 금속 게이트 스택 층에 대해 제1 화학 기계적 연마(CMP; chemical mechanical polish)를 수행하여 상기 제1 트랜지스터의 제1 금속 게이트 구조물을 형성하는 단계 - 상기 제1 금속 게이트 구조물의 상부 표면 위에 리세스가 형성됨 - ;
상기 제1 금속 게이트 구조물 위에 패터닝된 유전체 층을 형성하는 단계 - 상기 리세스는 상기 패터닝된 유전체 층으로 채워짐 - ;
상기 제2 희생 게이트를 제거함으로써 제2 트렌치를 형성하는 단계;
상기 제2 트렌치에 제2 금속 게이트 스택 층을 형성하는 단계; 및
상기 제2 금속 게이트 스택 층에 대해 제2 CMP를 수행하여 상기 제2 트랜지스터의 제2 금속 게이트 구조물을 형성하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 2. 실시예 1에 있어서,
상기 제1 트랜지스터는 제1 전도성 타입을 갖고, 상기 제2 트랜지스터는 제2 전도성 타입을 가지며, 상기 제1 전도성 타입과 상기 제2 전도성 타입은 상보적인(complementary) 것인, 반도체 디바이스를 제조하는 방법.
실시예 3. 실시예 1에 있어서,
상기 기판 위에 배치된 폴리실리콘 게이트를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 4. 실시예 3에 있어서,
상기 폴리실리콘 게이트는 제3 트랜지스터의 제3 희생 게이트로서 작용하거나 고저항 저항기로서 작용하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 5. 실시예 3에 있어서,
상기 폴리실리콘 게이트는 상기 제2 CMP 전에 상기 패터닝된 유전체 층에 의해 덮이는 것인, 반도체 디바이스를 제조하는 방법.
실시예 6. 실시예 5에 있어서,
상기 폴리실리콘 게이트의 상부 표면은 상기 제2 CMP 후에 상기 제2 금속 게이트 구조물의 상부 표면과 정렬되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 7. 실시예 3에 있어서,
상기 폴리실리콘 게이트를 제거함으로써 제3 트렌치를 형성하는 단계;
상기 제3 트렌치에 제3 금속 게이트 스택 층을 형성하는 단계; 및
상기 제3 금속 게이트 스택 층에 대해 상기 제1 CMP를 수행하여 상기 제3 트랜지스터의 제3 금속 게이트 구조물을 형성하는 단계
를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 8. 실시예 1에 있어서,
상기 패터닝된 유전체 층은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, SOG(spin-on glass), FSG(fluorinated silica glass), 폴리이미드 및 이들의 조합으로 구성된 그룹으로부터 선택되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 9. 실시예 1에 있어서,
상기 제1 금속 게이트 구조물을 형성하는 단계는:
상기 제1 트렌치에 제1 하이-k 게이트 유전체 층을 퇴적하는 단계;
상기 제1 하이-k 게이트 유전체 층 위에 제1 일함수 층을 퇴적하는 단계; 및
상기 제1 일함수 층 위에 제1 금속성 재료 층을 퇴적하는 단계
를 더 포함하고,
상기 제1 일함수 층은 상기 제1 트렌치를 다 채우지(fill up) 않고 상기 제1 트렌치의 측벽 및 바닥을 라이닝하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 10. 실시예 1에 있어서,
상기 제2 금속 게이트 구조물을 형성하는 단계는:
상기 제1 트렌치에 제2 하이-k 게이트 유전체 층을 퇴적하는 단계;
상기 제2 하이-k 게이트 유전체 층 위에 제2 일함수 층을 퇴적하는 단계; 및
상기 제2 일함수 층 위에 제2 금속성 재료 층을 퇴적하는 단계
를 더 포함하고,
상기 제2 일함수 층은 상기 제2 트렌치를 다 채우지 않고 상기 제2 트렌치의 측벽 및 바닥을 라이닝하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 11. 실시예 1에 있어서,
상기 제1 금속 게이트 구조물 상의 상기 패터닝된 유전체 층의 상부 표면은 상기 제2 금속 게이트 구조물의 상부 표면과 실질적으로 공면인(coplanar) 것인, 반도체 디바이스를 제조하는 방법.
실시예 12. 반도체 디바이스를 제조하는 방법에 있어서,
제1 트랜지스터의 제1 희생 게이트 및 제2 트랜지스터의 제2 희생 게이트를 갖는 기판을 제공하는 단계;
상기 제1 희생 게이트를 제거함으로써 제1 트렌치를 형성하는 단계;
상기 제1 트렌치에 제1 금속 게이트 스택 층을 형성하는 단계;
상기 제1 금속 게이트 스택 층에 대해 제1 화학 기계적 연마(CMP)를 수행하여 상기 제1 트랜지스터의 제1 금속 게이트 구조물을 형성하는 단계 - 상기 제1 금속 게이트 구조물의 상부 표면 위에 제1 리세스가 형성됨 - ;
상기 제1 금속 게이트 구조물 위에 패터닝된 포토레지스트 층을 형성하는 단계 - 상기 제1 리세스는 상기 패터닝된 포토레지스트 층으로 채워짐 - ;
상기 패터닝된 포토레지스트 층에 의해 덮이지 않은 상기 제2 희생 게이트를 제거함으로써 제2 트렌치를 형성하는 단계;
상기 패터닝된 포토레지스트 층을 제거하는 단계;
상기 제2 트렌치에 제2 금속 게이트 스택 층을 형성하는 단계; 및
상기 제2 금속 게이트 스택 층에 대해 제2 CMP를 수행하여 상기 제2 트랜지스터의 제2 금속 게이트 구조물을 형성하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 13. 실시예 12에 있어서,
상기 제1 트랜지스터는 제1 전도성 타입을 갖고, 상기 제2 트랜지스터는 제2 전도성 타입을 가지며, 상기 제1 전도성 타입과 상기 제2 전도성 타입은 상보적인 것인, 반도체 디바이스를 제조하는 방법.
실시예 14. 실시예 13에 있어서,
상기 기판 위에 배치된 폴리실리콘 게이트를 더 포함하며, 상기 폴리실리콘 게이트는 제3 트랜지스터의 제3 희생 게이트로서 작용하거나 고저항 저항기로서 작용하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 15. 실시예 14에 있어서,
상기 폴리실리콘 게이트는 상기 패터닝된 포토레지스트 층에 의해 덮이는 것인, 반도체 디바이스를 제조하는 방법.
실시예 16. 실시예 15에 있어서,
상기 폴리실리콘 게이트의 상부 표면은 상기 제2 CMP 후에 상기 제2 금속 게이트 구조물의 상부 표면과 정렬되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 17. 실시예 14에 있어서,
상기 폴리실리콘 게이트를 제거함으로써 제3 트렌치를 형성하는 단계;
상기 제3 트렌치에 제3 금속 게이트 스택 층을 형성하는 단계;
상기 제3 금속 게이트 스택 층에 대해 상기 제1 CMP를 수행하여 상기 제3 트랜지스터의 제3 금속 게이트 구조물을 형성하는 단계 - 상기 제3 금속 게이트 구조물의 상부 표면 위에 제2 리세스가 형성되고, 상기 제2 리세스의 깊이는 상기 제1 리세스의 깊이보다 더 작음 - ; 및
상기 제3 금속 게이트 구조물 위에 상기 패터닝된 포토레지스트 층을 형성하는 단계 - 상기 제2 리세스는 상기 패터닝된 포토레지스트 층으로 채워짐 -
를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 18. 실시예 17에 있어서,
상기 제3 금속 게이트 구조물의 상부 표면은 상기 제2 CMP 후에 상기 제2 금속 게이트 구조물의 상부 표면과 정렬되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 19. 반도체 디바이스에 있어서,
기판;
상기 기판 위에 배치된 제1 전도성 타입 트랜지스터의 제1 금속 게이트 구조물;
상기 제1 금속 게이트 구조물 위의 유전체 층; 및
상기 기판 위에 배치된 제2 전도성 타입 트랜지스터의 제2 금속 게이트 구조물
을 포함하고,
상기 제1 전도성 타입과 상기 제2 전도성 타입은 상보적이고, 상기 유전체 층의 상부 표면은 상기 제2 금속 게이트 구조물의 상부 표면과 실질적으로 공면인 것인, 반도체 디바이스.
실시예 20. 실시예 19에 있어서,
상기 제1 금속 게이트 구조물 위에 배치된 콘택 플러그를 더 포함하고, 상기 콘택 플러그의 측벽의 일부는 상기 유전체 층과 접촉하는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    제1 트랜지스터의 제1 희생 게이트 및 제2 트랜지스터의 제2 희생 게이트를 갖는 기판을 제공하는 단계;
    상기 제1 희생 게이트를 제거함으로써 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치에 제1 금속 게이트 스택 층을 형성하는 단계;
    상기 제1 금속 게이트 스택 층에 대해 제1 화학 기계적 연마(CMP; chemical mechanical polish)를 수행하여 상기 제1 트랜지스터의 제1 금속 게이트 구조물을 형성하는 단계 - 상기 제1 금속 게이트 구조물의 상부 표면 위에 리세스가 형성됨 - ;
    상기 제1 금속 게이트 구조물 위에 패터닝된 유전체 층을 형성하는 단계 - 상기 리세스는 상기 패터닝된 유전체 층으로 채워짐 - ;
    상기 제2 희생 게이트를 제거함으로써 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치에 제2 금속 게이트 스택 층을 형성하는 단계; 및
    상기 제2 금속 게이트 스택 층에 대해 제2 CMP를 수행하여 상기 제2 트랜지스터의 제2 금속 게이트 구조물을 형성하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  2. 청구항 1에 있어서,
    상기 제1 트랜지스터는 제1 전도성 타입을 갖고, 상기 제2 트랜지스터는 제2 전도성 타입을 가지며, 상기 제1 전도성 타입과 상기 제2 전도성 타입은 상보적인(complementary) 것인, 반도체 디바이스를 제조하는 방법.
  3. 청구항 1에 있어서,
    상기 기판 위에 배치된 폴리실리콘 게이트를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  4. 청구항 3에 있어서,
    상기 폴리실리콘 게이트는 제3 트랜지스터의 제3 희생 게이트로서 작용하거나 고저항 저항기로서 작용하는 것인, 반도체 디바이스를 제조하는 방법.
  5. 청구항 3에 있어서,
    상기 폴리실리콘 게이트는 상기 제2 CMP 전에 상기 패터닝된 유전체 층에 의해 덮이는 것인, 반도체 디바이스를 제조하는 방법.
  6. 청구항 5에 있어서,
    상기 폴리실리콘 게이트의 상부 표면은 상기 제2 CMP 후에 상기 제2 금속 게이트 구조물의 상부 표면과 정렬되는 것인, 반도체 디바이스를 제조하는 방법.
  7. 청구항 3에 있어서,
    상기 폴리실리콘 게이트를 제거함으로써 제3 트렌치를 형성하는 단계;
    상기 제3 트렌치에 제3 금속 게이트 스택 층을 형성하는 단계; 및
    상기 제3 금속 게이트 스택 층에 대해 상기 제1 CMP를 수행하여 상기 제3 트랜지스터의 제3 금속 게이트 구조물을 형성하는 단계
    를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  8. 청구항 1에 있어서,
    상기 제1 금속 게이트 구조물을 형성하는 단계는:
    상기 제1 트렌치에 제1 하이-k 게이트 유전체 층을 퇴적하는 단계;
    상기 제1 하이-k 게이트 유전체 층 위에 제1 일함수 층을 퇴적하는 단계; 및
    상기 제1 일함수 층 위에 제1 금속성 재료 층을 퇴적하는 단계
    를 더 포함하고,
    상기 제1 일함수 층은 상기 제1 트렌치를 다 채우지(fill up) 않고 상기 제1 트렌치의 측벽 및 바닥을 라이닝하는 것인, 반도체 디바이스를 제조하는 방법.
  9. 반도체 디바이스를 제조하는 방법에 있어서,
    제1 트랜지스터의 제1 희생 게이트 및 제2 트랜지스터의 제2 희생 게이트를 갖는 기판을 제공하는 단계;
    상기 제1 희생 게이트를 제거함으로써 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치에 제1 금속 게이트 스택 층을 형성하는 단계;
    상기 제1 금속 게이트 스택 층에 대해 제1 화학 기계적 연마(CMP)를 수행하여 상기 제1 트랜지스터의 제1 금속 게이트 구조물을 형성하는 단계 - 상기 제1 금속 게이트 구조물의 상부 표면 위에 제1 리세스가 형성됨 - ;
    상기 제1 금속 게이트 구조물 위에 패터닝된 포토레지스트 층을 형성하는 단계 - 상기 제1 리세스는 상기 패터닝된 포토레지스트 층으로 채워짐 - ;
    상기 패터닝된 포토레지스트 층에 의해 덮이지 않은 상기 제2 희생 게이트를 제거함으로써 제2 트렌치를 형성하는 단계;
    상기 패터닝된 포토레지스트 층을 제거하는 단계;
    상기 제2 트렌치에 제2 금속 게이트 스택 층을 형성하는 단계; 및
    상기 제2 금속 게이트 스택 층에 대해 제2 CMP를 수행하여 상기 제2 트랜지스터의 제2 금속 게이트 구조물을 형성하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  10. 반도체 디바이스에 있어서,
    기판;
    상기 기판 위에 배치된 제1 전도성 타입 트랜지스터의 제1 금속 게이트 구조물;
    상기 제1 금속 게이트 구조물 위의 유전체 층; 및
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11605566B2 (en) * 2021-01-19 2023-03-14 Taiwan Semiconductor Manufacturing Company Ltd. Method and structure for metal gates

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150004779A1 (en) * 2012-04-17 2015-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for nfet with high k metal gate
KR20160078210A (ko) * 2014-12-24 2016-07-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 게이트를 가진 반도체 디바이스 구조를 형성하기 위한 방법
KR20170063398A (ko) * 2015-11-30 2017-06-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 게이트 구조체 및 이를 제조하는 방법
US20170317213A1 (en) * 2016-04-28 2017-11-02 Samsung Electronics Co., Ltd. Semiconductor devices
US20190103324A1 (en) * 2017-09-29 2019-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of Cutting Metal Gates and Structures Formed Thereof
US20200058553A1 (en) * 2018-08-14 2020-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008171906A (ja) 2007-01-10 2008-07-24 Sony Corp 半導体装置の製造方法及びトランジスタの製造方法
US8153498B2 (en) 2008-08-29 2012-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Downsize polysilicon height for polysilicon resistor integration of replacement gate process
US8119473B2 (en) * 2009-12-31 2012-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. High temperature anneal for aluminum surface protection
US8574990B2 (en) 2011-02-24 2013-11-05 United Microelectronics Corp. Method of manufacturing semiconductor device having metal gate
TWI552210B (zh) 2011-03-24 2016-10-01 聯華電子股份有限公司 金屬閘極ｃｍｏｓ元件及其製作方法
US20130020623A1 (en) * 2011-07-18 2013-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for single gate non-volatile memory device
US9130023B2 (en) 2012-06-05 2015-09-08 Kabushiki Kaisha Toshiba Isolated insulating gate structure
US8803253B2 (en) 2012-09-11 2014-08-12 Texas Instruments Incorporated Replacement metal gate process for CMOS integrated circuits
CN105336688B (zh) 2014-05-28 2018-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US11087987B2 (en) 2018-10-31 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11605566B2 (en) * 2021-01-19 2023-03-14 Taiwan Semiconductor Manufacturing Company Ltd. Method and structure for metal gates

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150004779A1 (en) * 2012-04-17 2015-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for nfet with high k metal gate
KR20150112908A (ko) * 2012-04-17 2015-10-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 하이 Ｋ 금속 게이트를 갖는 ｎＦＥＴ에 대한 구조 및 방법
KR20160078210A (ko) * 2014-12-24 2016-07-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 게이트를 가진 반도체 디바이스 구조를 형성하기 위한 방법
KR20170063398A (ko) * 2015-11-30 2017-06-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 게이트 구조체 및 이를 제조하는 방법
US20170317213A1 (en) * 2016-04-28 2017-11-02 Samsung Electronics Co., Ltd. Semiconductor devices
KR20170122930A (ko) * 2016-04-28 2017-11-07 삼성전자주식회사 반도체 장치
US20190103324A1 (en) * 2017-09-29 2019-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of Cutting Metal Gates and Structures Formed Thereof
KR20190038256A (ko) * 2017-09-29 2019-04-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 금속 게이트의 절단 방법 및 그 금속 게이트가 형성된 구조물
US20200058553A1 (en) * 2018-08-14 2020-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

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