KR20170063398A - 게이트 구조체 및 이를 제조하는 방법 - Google Patents

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Abstract

게이트 구조체는 반도체 기판 위에 게이트 영역을 규정하는 적어도 하나의 스페이서, 반도체 기판 위에 게이트 영역 상에 배치된 게이트 유전층, 게이트 유전층 위에 배치되고 스페이서의 내부 측벽의 하단 표면을 라이닝(lining)하는 제1 일함수 금속층과, 제1 일함수 금속층에 의해 부분적으로 둘러싸인 충전 금속을 포함한다. 충전 금속은 제1 부분 및 제2 부분을 포함하고, 제1 부분은　 제2 부분과 반도체 기판 사이에 있으며, 제2 부분은 제1 부분보다 넓다.

Description

게이트 구조체 및 이를 제조하는 방법{GATE STRUCTURE AND METHOD OF FABRICATING THE SAME}
우선권 주장 및 상호 참조
본 출원은 2015년 11월 30일에 출원된 미국 특허 가출원 제62/261,201호를 우선권으로 주장하며, 그 전체가 본원에 인용에 의해 포함된다.
본 개시(diclosure)는 게이트 구조체 및 이를 제조하는 방법에 대한 것이다.
기술 노드(node)가 줄어듦에 따라, 집적 회로 설계에서, 폴리실리콘 게이트 전극을 금속 게이트 전극으로 대체시키는 것은 감소된 피처(feature) 크기로 장치 성능을 향상시킬 수 있다. 금속 게이트 구조체(예컨대, 폴리실리콘이 아니고 금속 게이트 전극을 포함함)를 제공하는 것은 하나의 해결법을 제공한다. 금속 게이트 스택을 형성하는 하나의 프로세스는, 최종 게이트 스택이 “마지막으로” 제조되는 “게이트 라스트(gate last)” 프로세스라고 지칭되는데, 이는 게이트 스택의 형성 전에 수행되는 고온 프로세싱을 포함하는 감소된 개수의 후속 프로세스들을 가능케 한다. 추가적으로, 트랜지스터의 크기가 감소함에 따라, 게이트 산화물의 두께는 감소된 게이트 길이를 가지고 성능을 유지하도록 감소될 수 있다. 게이트 누설을 감소시키도록, 더 큰 기술 노드에서 사용되는 일반적인 게이트 산화물에 의해 제공되는 것과 동일한 유효 두께를 유지하는 것을 가능케 하는 높은 유전 상수(하이-k 또는 HK) 게이트 절연체층이 또한 사용된다.　
게이트 구조체는 반도체 기판 위에 게이트 영역을 규정하는 적어도 하나의 스페이서, 반도체 기판 위에 게이트 영역 상에 배치된 게이트 유전층, 게이트 유전층 위에 배치되고 스페이서의 내부 측벽의 하단 표면을 라이닝(lining)하는 제1 일함수 금속층과, 제1 일함수 금속층에 의해 부분적으로 둘러싸인 충전 금속을 포함한다. 충전 금속은 제1 부분 및 제2 부분을 포함하고, 제1 부분은　제2 부분과 반도체 기판 사이에 있으며, 제2 부분은 제1 부분보다 넓다.
본 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(feature)들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시의 일부 실시예에 따른 게이트 구조체를 제조하는 방법의 흐름도이다.
도 2 내지 19는 본 개시의 일부 실시예에 따라 다양한 스테이지에서 반도체 장치를 제조하기 위한 방법의 단면도이다.
도 20 및 21은 각각 도 17의 점선의 원의 뷰(view)의 확대이다.
도 22는 본 개시의 일부 실시예들에 따른 하이-k 금속 게이트 스택의 형성시의 중간 스테이지의 단면도를 예증한다.
하기의 개시는 제공되는 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다.　 컴포넌트들 및 장치들의 특정 예시는 본 기시를 단순화시키기 위해 이하에서 설명된다.　 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다.　 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 및 제2 피처들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 피처가 제1 및 제2 피처 사이에 형성될 수 있어서 제1 및 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다.　 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
도 1은 본 개시의 일부 실시예에 따른 게이트 구조체를 제조하는 방법(100)의 흐름도이다. 방법은, 더미 게이트 스택이 웨이퍼의 반도체 기판상에 형성되는 동작(101)에서 시작한다. 방법은, 더미 게이트층 스택을 패터닝함으로써 수직 더미 게이트 스택이 형성되는 동작(103)에서 계속된다. 후속해서, 동작(105)에서, 저농도 도핑된 드레인 및 소스(lightly doped drain and source; LDD) 영역이 반도체 기판에서 형성된다. 방법은, 스페이서가 더미 게이트 스택에 인접하게 형성되는 동작(107)에서 계속된다. 방법은, 소스 및 드레인 영역이 반도체 기판 내에 형성되는　 동작(109)에서 계속된다. 방법은, 레벨 간 유전(interlevel dielectric; ILD)층이 스페이서 주위에 형성되는 동작(111)에서 계속된다. 다음으로, 동작(113)에서, 더미 게이트 스택이 제거되어 리세스를 형성한다. 방법은, 일함수(work function) 금속층이 리세스 내에 퇴적되는 동작(115)에서 계속된다. 이 동작에 후속해서, 동작(117)에서, 일함수 금속층의 제1 부분이 리세스의 측벽으로부터 제거된다. 동작(119)에서, 리세스의 잔여 부분이 충전(filling) 금속으로 충전된다. 방법은, 충전 금속 및 일함수 금속층의 일부분이 제거되는 동작(121)에서 계속된다. 다음으로, 동작(123)에서, 리세스의 잔여 부분이 보호층으로 충전된다.　 동작(125)에서, 보호층, 스페이서, 및 ILD층이 평탄화된다.
도 2 내지 19는 본 개시의 일부 실시예에 따라 다양한 스테이지에서 반도체 장치를 제조하기 위한 방법의 단면도이다. 도 2 내지 19에서, 웨이퍼(300)는 제조의 중간 스테이지에 있는 반도체 장치이다.　웨이퍼(300)는 반도체 기판(301)을 포함한다. 반도체의 예는, 실리콘, SOI(silicon on insulator), Ge, SiC, GaAs, GaAlAs, InP, 및 GaNSiGe를 포함한다. 반도체 기판(301)은 n형 또는 p형으로 도핑되거나 도핑되지 않을 수 있다. 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)들이 웨이퍼(300)에 추가된다. 이것들은, 상보형 금속 산화막 반도체(complementary metal oxide semiconductor; CMOS) 프로세스에서 n형, p형, 또는 이 둘 다의 유형일 수 있다. 일부 실시예에서, 웨이퍼(300)는 n웰 영역, p웰 영역, 또는 이 둘 다의 영역을 포함할 수 있다. 도 1 내지 19에 도시된 방법은 평면형 MOSFET 및/또는 전계 효과 트랜지스터(fin field effect transistor; FinFET)에 적용가능하다. 도 2 내지 19에 도시된 방법이 FinFET를 형성하기 위해 적용될 때, 반도체 기판(301)은 적어도 하나의 핀 구조체를 포함한다. 도 2 내지 19에 도시된 반도체 기판(301)의 일부는 핀 구조체의 일부이다.
도 2를 참조한다. 계면층(303)과 하이-k 유전층(게이트 유전체)(305)은 반도체 기판(301) 위에 형성된다(도 1의 동작(101)). 계면층(303)은 반도체 기판(301)과 하이-k 유전층(게이트 유전체)(305) 사이의 계면이다. 계면층(303)은 실리콘 산화물 또는 실리콘 산화질화물을 포함한다. 계면층(303)은, 하이-k 유전층(305)의 형성 이전에 웨이퍼(300)의 습식 세정의 결과로서, 또는 유전층(305)의 형성 동안에 또는 유전층(305)의 형성에 후속해서 하이-k 유전층(305)과 반도체 기판(301) 사이의 상호작용의 결과로서 자연적으로(spontaneously) 형성될 수 있다. 의도적으로 계면층(303)을 형성하는 것은 더 높은 품질의 계면을 제공할 수 있다. 계면층(303)은 생성되는 게이트의 전체적인 등가의(equivalent) 산화물 두께에 대한 계면층의 기여를 최소화하도록 매우 얇게 제조된다. 일부 실시예에서, 계면층(303)의 두께는 약 1 Å 내지　 약 20 Å의 범위를 가진다.
실리콘 산화물의 계면층(303)은 예를 들면, 하이-k 유전층(305)을 퇴적하기 바로 전에 반도체 기판(301)을 불산(hydrofluoric acid; HF)으로 처리함으로써 화학적 산화를 포함하는 적절한 프로세스에 의해 형성될 수 있다. 실리콘 산화물 계면층(303)을 위한 다른 프로세스는 계면층(303)을 열에 의해 성장시키고, 후속적으로 요구되는 층 두께를 제공하도록 제어되는 에칭을 하는 것이다. 일부 실시예에서, 계면층(303)은 하이-k 유전층(305) 후에 형성될 수 있다. 예를 들면, 실리콘 산화질화물 계면층은 일산화질소의 분위기에서 하프늄 기반 하이-k 유전층 및 실리콘 반도체 기판을 갖는 웨이퍼를 어닐링함으로써 형성될 수 있다.　 이러한 나중의 프로세스는 감소된 큐(queue) 시간과 같은 이점을 가진다.
하이-k 유전층(305)은 하나 이상의 하이-k 유전 물질의 하나 이상의 층을 포함한다. 하이-k 유전체는 약 4.0 이상의 유전 상수 k를 갖는 것이 예상된다. 하이-k 유전체의 예는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 및 HfO2Al2O3 합금과 같은 하프늄 기반 물질을 포함한다. 하이-k 유전체의 추가적인 예는, ZrO2, Ta2O5, Al2O3, Y2O3, La2O3, 및 SrTiO3를 포함한다. 일부 실시예에서, 하이-k 유전층(305)은 약 5 내지 약 50 옹스트롬의 범위를 갖는 두께를 가진다. 하이-k 유전층(305)은 예를 들면, 화학적 기상 퇴적(chemical vapor deposition; CVD) 또는 원자층 퇴적(atomic layer deposition; ALD)에 의해 형성될 수 있다.
선택적으로, 캡핑층은 하이-k 유전체층(305) 위에 형성될 수 있다. 캡핑층은 후속 프로세싱 동안에 하이-k 유전층(305)을 보호하고, 더미 게이트 물질층(307)이 나중에 제거될 때를 위한 에칭 정지층을 제공할 수 있다. 캡핑층은 예컨대, TiN 및 TaN을 포함할 수 있는 하나 이상의 물질층들을 포함할 수 있다. 캡핑층은 예컨대, CVD, ALD, 또는 전기 도금과 같은 퇴적 프로세스에 의해 특정 두께로 형성될 수 있다.
여전히 도 2를 참조하면, 더미 게이트 물질층(307)은 하이-k 유전층(305) 위에 형성된다. 더미 게이트 물질층(307)은 폴리실리콘으로 제조되지만, 다른 물질이 사용될 수 있다. 더미 게이트 물질층(307)은 반도체 퇴적 프로세스에 의해 형성될 수 있다. 예를 들면, 폴리실리콘 더미 게이트 물질층은 실란을 열분해함으로써 형성될 수 있다. 더미 게이트 물질층(307)의 형성 후에, 도 1에 도시된 바와 같이 더미 게이트 스택(310)이 웨이퍼(300) 상에 형성된다. 더미 게이트층 스택(310)은 계면층(303), 하이-k 유전층(305), 및 더미 게이트 물질층(307)을 포함한다.
도 3 및 4를 참조한다. 더미 게이트층 스택(310)이 패터닝되어 더미 게이트 스택들(318a 및 318b)을 형성한다(도 1의 동작(103)). 더미 게이트 스택들(318a 및 318b)을 형성하기 위해, 패터닝이 포토리소그래피 프로세스에 의해 달성될 수 있다. 포토리소그래피 프로세스는 웨이퍼(300)를 포토레지스트로 코팅하는 단계, 요구되는 패턴에 따라 포토레지스트를 선택적으로 노출시키는 단계, 포토레지스트를 현상하는 단계, 및 에칭 마스크로서 패터닝된 포토레지스트를 사용하는 단계를 포함한다. 패터닝된 포토레지스트는, 더미 게이트층 스택(310)을 에칭하기 위한 마스크로서 사용될 수 있다. 대안적으로, 포토레지스트는 하드 마스크층을 패터닝하기 위해 사용된다. 하드 마스크층은, 만약 사용된다면, 포토레지스트 이전에 형성된다. 도 1의 웨이퍼(300)는 패터닝 이전에 하드 마스크층(309)을 포함한다. 도 2의 웨이퍼(300)는 패터닝된 하드 마스크층들(309a 및 309b)을 포함한다. 패터닝된 하드 마스크층들(309a 및 309b)은 더미 게이트층 스택(310)을 에칭하기 위한 마스크로서 사용된다. 임의의 에칭 프로세스 또는 에칭 프로세스들의 조합은 더미 게이트층 스택(310)을 에칭하기 위해 사용될 수 있다.
도 4를 참조한다. 더미 게이트층 스택(310)을 패터닝한 후에, 더미 게이트 스택들(318a 및 318b)이 형성된다. 　더미 게이트(318a)은, 계면층(303a), 하이-k 유전층(305a), 더미 게이트 물질층(307a), 및 패터닝된 하드 마스크층(309a)을 포함한다. 마찬가지로, 더미 게이트(318b)는, 계면층(303b), 하이-k 유전층(305b), 더미 게이트 물질층(307b), 및 패터닝된 하드 마스크층(309b)을 포함한다. 더미 게이트 스택들(318a 및 318b)이 서로 인접할 수 없다는 것이 이해되어야 한다. 명료함과 간략함을 위해, 두 개의 더미 게이트 스택들(318a 및 318b)은 예증 목적을 위해 함께 배치된다. 더미 게이트 스택들(318a 및 318b)은 이 도면에 도시되지 않은 다른 피처들에 의해 분리될 수 있다.
더미 게이트층 스택(310)을 에칭하기 위한 프로세스는 플라즈마 에칭을 포함한다. 반응 기체는 플라즈마 에칭 동안에 웨이퍼(300)와 상호작용하여, 후속적으로 표면 근처 상에 재퇴적되는 생성물에 의해 휘발성 물질(volatile)을 생성한다. 이것은 더미 게이트 스택들(318a 및 318b) 각각의 측벽들 상에 선택적인 패시베이션층(미도시됨)의 형성을 야기할 수 있다. 선택적 패시베이션층은 실리카, 또는 실리케이트와 같은 유사한 물질일 수 있다.
이온 주입 프로세스는 저농도 도핑된 드레인(lightly doped drain; LDD) 영역을 형성하기 위해 수행된다(도 1의 동작(105)). 더미 게이트 스택들(318a 및 318b)은 주입 프로파일과 분포를 제어하는 것을 돕기 위한 마스크로서 사용된다.　 도 5는 반도체 기판(301) 내에 형성된 LDD 영역들(329a 및 329b)을 갖는 웨이퍼(300)를 도시한다.　이온 주입 프로세스 후에, 스페이서들(320a 및 320b)이 더미 게이트 스택들(318a 및 318b) 주위에 형성된다(도 1의 동작(107)). 스페이서 물질은, 더미 게이트 스택들(318a 및 318b)과 더미 게이트 스택들(318a 및 318b) 사이의 영역을 덮는 웨이퍼(300) 위에 먼저 퇴적된다. 그런 다음, 스페이서 물질은, 더미 게이트 스택들(318a 및 318b) 위와, 더미 게이트 스택들(318a 및 318b) 사이의 영역 내의 부분을 제거하도록 에칭백된다. 에칭 프로세스를 조정함으로써, 더미 게이트 스택들(318a 및 318b) 주위의 스페이서 물질의 선택된 부분들(320a 및 320b)이 에칭백 후에 남겨진다.
스페이서를 형성하기 전에, 선택적 스페이서 라이너들(미도시됨)이 형성될 수 있다. 스페이서 라이너는 실리카 또는 실리케이트일 수 있다. 스페이서 라이너와 패시베이션층 둘 모두가 존재한다면, 스페이서 라이너의 물질은 패시베이션층의 물질과 유사할 수 있다. 스페이서들(320a 및 320b)은, 실리콘 질화물, 또는 컨포멀(conformal) 퇴적과 더미 게이트 물질에 대해 큰 에칭 선택도(더미 게이트 물질보다 에칭하기 더 힘듦)의 특성을 갖는 다른 물질, 그리고 주입된 도펀트를 트랩(trap)할 수 있는 수동(passive) 물질로 제조될 수 있다.
여전히 도 5를 참조하면, 스페이서들(320a 및 320b)이 형성된 후에, 소스/드레인 영역들(327a 및 327b)이 형성된다(도 1의 동작(109)).　 소스/드레인 영역들(327a 및 327b)은 반도체 기판(301) 내에 형성된다. p채널 금속 산화물 반도체 전계 효과 트랜지스터(p-channel metal oxide semiconductor field effect transistor; pMOS) 장치를 형성하기 위해 더미 게이트 스택(318a) 및/또는 더미 게이트(318b)가 사용되는 실시예에서, 소스/드레인 영역(327a) 및/또는 소스/드레인 영역(327b)은 p형이다. n채널 금속 산화물 반도체 전계 효과 트랜지스터(n-channel metal oxide semiconductor field effect transistor; nMOS) 장치를 형성하기 위해 더미 게이트 스택(318a) 및/또는 더미 게이트(318b)가 사용되는 실시예에서, 소스/드레인 영역(327a) 및/또는 소스/드레인 영역(327b)은 n형이다. 소스/드레인 영역들(327a 및 327b)의 형성은 내부에 리세스를 형성하도록 반도체 기판(301)을 에칭하고, 그런 다음, 리세스 내에 소스 드레인 영역들(327a 및 327b)을 성장시키기 위해 에피택시를 수행함으로써 달성될 수 있다.
레벨 간 유전(interlevel dielectric; ILD)층(319)은 도 6에서 예증된 바와 같이 형성된다(도 1의 동작(111)).　 ILD층(319)은, 스페이서들(320a 및 320b)에 그리고 하드 마스크층들(309a 및 309b)의 상단 위에 잘 접착된다.
도 7을 참조한다. ILD층(319)이 형성된 후에, 웨이퍼(300)의 상부 표면은, 더미 게이트 물질층들(307a 및 307b)의 레벨까지 이 상부 표면을 낮추기 위해 평탄화된다. 평탄화는 예컨대, 화학 기계적 폴리싱(Chemical Mechanical Polishing; CMP)에 의해 달성된다. 평탄화 후에, 패터닝된 하드 마스크층들(309a 및 309b)이 제거되고, 더미 게이트 물질층들(307a 및 307b), 스페이서들(320a 및 320b), 및 ILD층(319) 모두는 근사적으로 동일한 높이를 가진다.
도 8을 참조한다. 더미 게이트 물질층들(307a 및 307b)은 리세스들(312a 및 312b)을 형성하기 위해 제거된다(도 1의 동작(113)).　 더미 게이트 물질층들(307a 및 307b)은 습식 에칭 및 건식 에칭을 포함하는 하나 이상의 에칭 동작에서 제거된다. 다양한 실시예에 따라, 하드 마스크가 웨이퍼(300) 위에서 패터닝되어 ILD층(319) 및 스페이서들(320a 및 320b)을 보호한다.　 일부 실시예에서, 제1 에칭 프로세스는 더미 게이트 물질층들(307a 및 307b) 상의 자연(native) 산화물층을 돌파(break through)하고, 제2 에칭 프로세스는 더미 게이트 물질층들(307a 및 307b)의 두께를 감소시킨다. 더미 게이트 물질층의 에칭은 하이-k 유전층들(305a 및 305b)에서 정지될 수 있거나, 그 아래의 계면층들(303a 및 303b) 또는 반도체 기판까지 계속된다. 다른 실시예에서, 더미 게이트 물질층들(307a 및 307b)만이 제거된다. 하지만, 에칭 프로세스는, 스페이서들(320a 및 320b)의 일부분과 같은 일부 주변 물질을 제거할 수 있다. 　리세스(312a)는 스페이서들(320a) 사이에 형성되고, 리세스(312b)는 스페이서들(320b) 사이에 형성된다.　 이전에 논의된 바와 같이, 하이-k 유전층들(305a, 305b)이 또한 제거될 수 있다. 만약 제거되면, 하이-k 유전층이 별도의 동작에서 리세스 내에 형성된다.
이제 도 9를 참조한다. 복수의 일함수 금속층들이 리세스들(312a 및 312b) 내에 퇴적된다(도 1의 동작(115)). 두 개의 게이트 구조체들은 참조의 용이함을 위해 각각 300a와 300b로서 표시된다. 제1 일함수 금속층(330)은 리세스들(312a 및 312b) 내에 형성되고, 리세스들(312a 및 312b)의 측벽들 및 상단 표면들과 스페이서들(320a 및 320b) 및 ILD층(319)의 하단 표면들에 의해 생성되는 윤곽을 따른다.　 제2 일함수 금속층(340)이 제1 일함수 금속층(330) 상에 퇴적되고, 제1 일함수 금속층(330)에 부합한다. 제1 일함수 금속층(330)은 하이-k 유전층들(305a 및 305b)과 직접 접촉한다. 제2 일함수 금속층(340)은 제1 일함수 금속층(330)의 구성을 물려받는다(inherit).
제1 및 제2 일함수 금속층들(330 및 340)은 Ti, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, Co, Al, 또는 임의의 적절한 물질을 포함할 수 있다. 예를 들면, 제1 및 제2 일함수 금속층들(330 및 340)은, 게이트 구조체들(300a 및 300b) 중 적어도 하나가 PMOS 장치의 일부분일 때, TiN, Co, WN, 또는 TaC 중 적어도 하나를 포함한다. 대안적으로, 제1 및 제2 일함수 금속층들(330 및 340)은, 게이트 구조체들(330a 및 300b) 중 적어도 하나가 NMOS 장치의 일부분일 때, Ti, Al, 또는 TaAl 중 적어도 하나를 포함한다. 제1 및 제2 일함수 금속층들(330 및 340)은, 예를 들면, CVD, 플라즈마 강화 CVD(plasma enhanced CVD; PECVD), 스퍼터링, 이온 빔, 스핀 온, 물리적 기상 퇴적(physical vapor deposition; PVD), ALD 등에 의해 퇴적될 수 있다.
이제 도 10 내지 13을 참조한다. 제2 일함수 금속층(340)은 두 스테이지들에서 후퇴된다(도 1의 동작(117)). 도 10에 도시된 바와 같이, 마스크층(345)은 기판(301) 상에 퇴적된다. 일부 실시예에서, 마스크층(345)은 예를 들면, 하단 반사 방지 코팅(bottom antireflective coating; BARC)층이다.　 마스크층(345)은 리세스들(312a 및 312b)을 충전하고, 스페이서들(320a 및 320b)과 ILD층(319)의 상단 표면상의 전체 제2 일함수 금속층(340)을 덮는다.
다음으로, 도 11을 참조한다. 제1 에칭, 예컨대, 건식 에칭이 수행되어, 마스크층(345)을 패터닝한다. 패터닝된 마스크층들(345a 및 345b)은 각각 리세스들(312a 및 312b) 내로 후퇴한다. 마스크층들(345a 및 345b)의 표면 레벨은 리세스들(312a 및 312b) 내에 있다.
이제 도 12를 참조한다. 마스크층(345)이 패터닝되어 마스크층들(345a 및 345b)을 형성하는 제1 에칭 후에, 제2 에칭이 수행된다. 제2 에칭, 예를 들면, 습식 에칭은 제2 일함수 금속층(340)을 목표로 한다. 제2 에칭 동안에, 패터닝된 마스크층들(345a 및 345b)은 리세스들(312a 및 312b) 내의 하부 제2 일함수 금속층(340)을 보호한다. 제2 에칭 후에, 제2 일함수 금속층들(340a 및 340b)은 리세스들(312a 및 312b) 내로 각각 낮추어지며, 제2 일함수 금속층들(340a 및 340b)의 상단 에지들은, 경사진 에지들(342a 및 342b)을 형성하도록 제2 에칭의 경로(course)를 따라 수정된다.　 일부 실시예에서, 제1 일함수 금속층(330)과 제2 일함수 금속층(340)은 상이한 물질들로 제조된다. 제1 일함수 금속층(330)은, 제2 에칭 동안 제2 일함수 금속층(340)에 대해 에칭 선택도를 갖는 물질로 제조된다.
이제 도 13을 참조한다. 후퇴(pullback) 프로세스가 제2 일함수 금속층(340)을 목표로 하는 동안, 에칭 선택도 때문에 제1 일함수 금속층(330)이 이 단계에서 자신의 원상(integrity)을 유지한다. 그런 다음, 패터닝된 마스크층들(345a 및 345b)이 웨이퍼(300)로부터 제거된다. 경사진 에지들(342a 및 342b)은 (스페이서들(320a 및 320b로부터 멀리) 제각기의 리세스들(312a 및 312b)을 향해 안쪽으로 하강하는 경사를 가진다. 테이퍼링된 경사진 에지들(342a 및 342b)의 경사는 약 15도 내지 약 45도의 범위를 가진다.　 일부 실시예에서, 경사진 에지들(342a 및 342b)은 둥근 모서리이다.
　　이제 도 14를 참조한다. 제3 일함수 금속층(350)이 웨이퍼(300) 상에 퇴적되고, 그런 다음, 게이트 구조체(300a) 내의 제3 일함수 금속층(350)의 일부분이 제거된다.　 일부 실시예에서, 게이트 구조체(300a)와 게이트 구조체(300b)는 상이한 문턱 전압들을 갖는 트랜지스터들 또는 상이한 유형들의 트랜지스터들을 형성하기 위해 사용되고, 그러므로, 게이트 구조체(300a)와 게이트 구조체(300b)는 상이한 개수들의 일함수 금속층들을 가진다. 일부 실시예에서, 게이트 구조체(300a)가 제3 일함수 금속층(350)을 포함하지 않는 반면에, 게이트 구조체(300b)는 제3 일함수 금속층(350)을 포함한다. 일부 실시예에서, 게이트 구조체(300a)는 p형 게이트 전극이고, 게이트 구조체(300b)는 n형 게이트 전극이다. n형 장치 및 p형 장치를 위해 설계된 문턱 전압은 상이한 조합의 일함수 금속층들을 통해 조정될 수 있다. 원하는 문턱 전압을 달성하도록, 상이한 개수들 또는 조합의 일함수 금속층들 때문에, 상이한 패턴들이 게이트 구조체들(300a 및 300b) 사이에서 발생한다. 제3 일함수 금속층(350)은 패딩된 리세스(312b)에 부합(conform)하고, 제1 일함수 금속층(330)과 제2 일함수 금속층(340b)은 하단 표면과 리세스(312b)의 측벽들을 라이닝한다. 제3 일함수 금속층(350)은 리세스(312b) 내의 제2 일함수 금속층(340b)의 경사진 에지들을 추월하고, 그러므로, 제2 일함수 금속층(340b)과 제3 일함수 금속층(350) 둘다는 제1 일함수 금속층(330)과 접촉한다. 또한, 제2 일함수 금속층(340b)이 에지들에서 수정되기 때문에, 제3 일함수 금속층(350)은 리세스(312b) 내의 반전된 계단형의 피라미드 토폴로지(inverted, stepped, pyramid topology)를 따른다.
이제 도 15를 참조하면, 제3 일함수 금속층(350)이 후퇴되어 경사진 에지들(352)을 생성한다. 제2 일함수 금속층들(340a 및 340b)과 유사하게, 제3 일함수 금속층(350)은 일련의 에칭을 거친다. 마스크층이 퇴적되고, 제1 에칭은 리세스(312b) 내의 제3 일함수 금속층(350) 위에 패터닝된 마스크층을 규정한다. 결과적으로, 제2 에칭은 리세스(312b) 내에 제3 일함수 금속층(350)의 후퇴와, 경사진 에지들(352)의 형성을 야기한다. 제3 일함수 금속층(350)은 하부의 제2 일함수 금속층(340b)을 덮는다. 제2 에칭 후에, 제3 일함수 금속층(350)은 다른 하나의 레벨을 리세스(312b)의 경사진 측벽들에 기여한다. 경사진 에지들(342b)은 제3 일함수 금속층(350) 내로 병진(translate)된다. 마찬가지로, 후퇴 프로세스는 에칭 선택도 때문에 특정 일함수 금속층을 목표로 하고, 제1 일함수 금속층(330)은 제2 및 제3 일함수 금속층의 후퇴 전체에 걸쳐 자신의 원상을 유지한다.
이제 도 16을 참조하면, 충전 금속(360)이 웨이퍼(300) 위에 퇴적된다(도 1의 동작(119)). 충전 금속(360)은 리세스들(312a 및 312b)의 잔여 부분을 충전하고, 스페이서들(320a 및 320b)과 ILD층(319)의 상단 표면상의 제1 일함수 금속층(330)을 덮도록 리세스들(312a 및 312)을 과잉충전한다. 충전 금속(360)의 물질은 예를 들면, 텅스텐(W)을 포함할 수 있다. 게이트 구조체들(300a 및 300b)은 상이한 개수들의 일함수 금속층들로부터 상이한 패턴 결과들을 가진다. 도 16에 도시된 바와 같이, 충전 금속(360)의 퇴적 후에, 리세스들(312a 및 312b)의 상이한 윤곽이 보다 더 현저하다. 게이트 구조체(300a)에서, 충전 금속(360)의 일부분이 제2 일함수 금속층(340a)에 의해 둘러싸이는 한편, 충전 금속(360)의 잔여 부분이 제1 일함수 금속층(330)과 접촉한다. 게이트 구조체(300b)에서, 충전 금속(360)은 리세스(312b)를 과잉충전하고, 제1 일함수 금속층(330)과 제3 일함수 금속층(350)을 덮는다(blanket). 제2 일함수 금속층(340b)이 제3 일함수 금속층(350) 아래에 놓여 있고 노출되지 않기 때문에, 리세스(312b) 내의 충전 금속(360)은 제2 일함수 금속층(340b)과 직접 접촉하지 않는다. 제2 일함수 금속층(340b)은 계단형 리세스(312b)의 토폴로지에 여전히 기여하고 자신의 의도된 기능, 즉, 전압 조작을 제공한다. 리세스(312a) 내에 2중의 일함수 금속층들(330 및 340a)과 비교해서, 3중의 일함수 금속층들(330, 340b, and 350)은　 리세스(312b) 내에 추가적인 레벨을 가진 테이퍼링된 측벽들을 공동으로(collectively) 생성한다.
이제 도 17을 참조한다. 리세스들(312a 및 312b) 내에 충전 금속(360)과 제1 일함수 금속층(330)을 붕괴시키도록 에칭백이 수행된다(도 1의 동작(121)). 보편적인 에칭백은 게이트 구조체들 내의 상이한 패턴들을 고려하지 않는다. 단지 충전 금속(360)과 제1 일함수 금속층들(330)만이 에칭백 프로세스에서 목표들일 때, 게이트 구조체들간의 변화가 최소화된다.
여전히 도 17을 참조하면, 충전 금속(360a)은 각각 리세스들(312a 및 312b) 내의 한 레벨로 낮추어지고, 레벨 간 유전층(319) 위의 제1 일함수 금속층(330)이 제거된다. 제1 일함수 금속층들(330a 및 330b)이 리세스(312a 및 312b) 내로 후퇴할 때까지, 에칭백이 계속된다. 제1 일함수 금속층들(330a 및 330b) 각각의 경사진 에지들(332a 및 332b)은 에칭백 동안 형성된다. 충전 금속들(360a 및 360b)은 리세스들(312a 및 312b) 내의 제1 일함수 금속층들(330a 및 330b)의 가장자리(brim)에 도달한다.　 결과적으로, 충전 금속들(360a 및 360b)은, 제1 일함수 금속층들(330a 및 330b)에 의해 둘 다 규정되는 표면 영역들을 가진다.　 보편적인 에칭백에서, 제1 일함수 금속층들(330)과 충전 금속(360)만이 제거된다. 그 이유는, 제2 및 제3 일함수 금속층들(340a, 340b, 및 350)이 각각 리세스들(312a 및 312b) 내에서 아래에 매립되기 때문이다.　 에칭백을 수행할 때, 상이한 개수들의 일함수 금속층들로부터 야기되는 로딩 패턴(loading pattern)이 생략될 수 있다.
이제 도 20 및 21을 참조하면, 게이트 구조체들(300a 및 300b)의 뷰에서 확대가 예증된다. 보편적 에칭백이 충전 금속(360)의 표면 레벨을 낮추기 위해 수행될 때, 충전 금속들(360a 및 360b)은 각각의 리세스들(312a 및 312b) 내의 동일 레벨로 있게 된다. 제1 일함수 금속층들(330)의 일부분들이 에칭백에서 제거되는 한편, 제2 및 제3 일함수 금속층들(340a 및 350)은 자신의 구성을 유지하고 노출되지 않는다.　 충전 금속들(360a 및 360b)의 하부 부분은 제2 일함수 금속층(340a) 또는 제3 일함수 금속층(350)과 접촉한다. 일함수 금속층들(330a, 330b, 340a, 340b, 및 350)이 자신의 의도된 기능을 수행하는 한편, 일함수 금속층들(340a, 340b, 및 350)은 충전 금속들(360a 및 360b) 뒤에 밀봉된다.　　 제2 및 제3 일함수 금속층들(340a, 340b, 및 350)이 충전 금속들(360a 및 360b) 아래에 매립되므로, 게이트 구조체들(300a 및 300b) 내의 로딩 패턴들(즉, 일함수 금속층들의 개수들)이 상이할지라도, 평면도로부터의 토폴로지는 유사하다.
도 20에 도시된 바와 같이, 제1 및 제2 일함수 금속층들(330a 및 340a)은 리세스들(312a) 내에 테이퍼링된 측벽들을 생성한다. 충전 금속(360a)은 리세스(312a)를 충전하고, 2레벨의 반전된 피라미드와 유사하다.　 제1 일함수 금속층(330a)은, 하나의 경사진 에지(332)로부터 다른 경사진 에지(332)까지 측정되는 제1 폭 W1을 규정한다. 제2 일함수 금속층(340a)은, 하나의 경사진 에지(342a)로부터 다른 경사진 에지(342a)까지 측정되는 제2 폭 W2을 규정한다. 충전 금속(360a)은 테이퍼링된 리세스(312a)를 충전하고, 충전 금속(360a)의 제1 부분(361a)은 반도체 기판(301)과 충전 금속(360a)의 제2 부분(362a) 사이에 있다. 충전 금속(360a)의 제1 부분(361a)은 제2 폭 W2을 가지고, 충전 금속(360a)의 제2 부분(362a)은 제1 폭 W1을 가진다. 제2 일함수 금속층(340a)이 아래에 매립되기 때문에, 충전 금속(360a)은 리세스(312a)의 하단 표면으로부터 펼쳐진다(fan out).　 더 넓은 제1 폭 W1이 충전 금속(360a)을 위해 유지되고, 자신의 더 좁은 제2 폭 W2과 함께 제2 일함수 금속층(340a)이 노출되지 않는다.
마찬가지로, 도 21에 도시된 바와 같이, 제1 및 제2 일함수 금속층들(330b 및 340b)에 의해 각각 규정되는 제1 폭 W1 및 제2 폭 W2에 추가적으로, 제3 일함수 금속층(350)은, 하나의 경사진 에지들(352)로부터 다른 경사 에지(352)까지 측정되는 제3 폭 W3을 규정한다. 제3 일함수 금속층(350)이 제2 일함수 금속층(340b)에 의해 남겨진 공간 내에서 더 압축되기 때문에, 제3 폭 W3은 3개의 폭들 중에 가장 좁다. 충전 금속(360b)은 테이퍼링된 리세스(312b)를 충전하고, 하단으로부터 상단까지 제1 부분(361b), 제2 부분(362b), 및 제3 부분(363b)이다. 충전 금속(360b)의 제3 부분(363b)은 가장 넓은 제1 폭 W1을 가진다. 제2 및 제3 일함수 금속층들(340b 및 350)이 충전 금속(360b) 아래에 매립되기 때문에, 충전 금속(360a)은 리세스(312b)의 하단 표면으로부터 펼쳐진다. 제1 폭 W1을 갖는 충전 금속의 더 넓은 제3 부분(363b)이 유지되고, 충전 금속(360b)의 더 좁은 제1 및 제2 부분들(361b 및 362b)이 아래에 매립된다.
실제에서는, 일함수 금속층들 각각의 폭의 상단 상에서, 일함수 금속층들은 리세스의 측벽들을 따라 변화되는 경사들을 가진다. 도 20에 도시된 리세스(312a)에서, 제1 일함수 금속층(330a)은, 제2 일함수 금속층(340a)과 비교해서 더 완만한 경사를 가진다. 제2 일함수 금속층(340a)은 리세스(312a)의 하단에서 거의 수직인 경사를 가진다. 리세스(312a)의 하단 부분을 충전하는 충전 금속(360a)의 제1 부분(361a)은 충전 금속(360a)의 제2 부분(362a)보다 가파른 경사를 가진다. 도 21에 도시된 바와 같이, 제3 일함수 금속층(350)은 리세스(312b)의 테이퍼링된 측벽들에 또 하나의 레벨을 추가하고, 리세스(312b)의 상단 표면으로부터 하단 표면까지의 경사가 점점 증가한다. 충전 금속(360b)의 제1 부분(361b)은 리세스(312b)의 하단에서 거의 수직인 경사를 가지고, 충전 금속(360b)의 제1 부분(361b)이 제2 부분(362b)에 도달할 때, 경사는 더 완만해 진다. 리세스(312b)의 상단 부분에 있는, 충전 금속(360b)의 제3 부분(363b)은 리세스(312b)에서 가장 덜 가파른 경사를 가진다.
계속 도 20 및 21을 참조하면, 리세스들(312a 및 312b) 내의 요소 배열과 상관없이, 게이트 구조체들(300a 및 300b)의 평면도는 발견될 충전 금속들(360a 및 360b)과 제1 일함수 금속층들(330a 및 330b)과만 유사하다. 상이한 게이트 구조체들 내의 더 유사한 노출된 요소들을 가지고, 평면도로부터의 구성도 또한 균일하다. 충전 금속들(360a 및 360b)은, 제1 일함수 금속층들(330a 및 330b) 각각의 테두리(lip) 부분에 의해 규정되는 동일한 폭을 가진다.　 평면도로부터 게이트 구조체들(300a 및 300b)의 균일한 토폴로지는 후속 프로세스에 대해 이로운 효과를 가진다.
이제 도 18을 참조하면, 보호층(370), 예컨대, 질화물층은 리세스들(312a 및 312b)의 잔여 부분을 충전한다. 보호층(370)은 일함수 금속층들과 같은 하부 컴포넌트들을 보호하도록 기능한다. 리세스(312a) 또는 리세스(312b)에서, 보호층(370)은 동일 레벨에 유지된다.　 또한, 하부 요소 배열은 균일하다. 보호층(370)은, 제1 일함수 금속층(330a 및 330b)의 경사진 에지들(332a 및 332b)과 충전 금속들(360a 및 360b)과 접촉한다. 제1 일함수 금속층(330a 및 330b)의 경사진 에지들(332a 및 332b)은 동일 높이에 있고, 충전 금속들(360a 및 360b)은 평면도로부터 동일 표면 면적과 크기를 가진다.
이제 도 19를 참조하면, 폴리싱 프로세스, 예를 들면, CMP가 수행되고, 게이트 구조체들(300a 및 300b)은 제1 일함수 금속층들(330a 및 330b)의 경사진 에지들(332a 및 332b) 근처의 레벨까지 낮추어진다. 리세스들(312a 및 312b) 내의 동일 토폴로지 때문에, 경사진 에지들(332a 및 332b)의 위치가 고려된다.　 즉, 일함수 금속층들의 개수와는 상관없이, 보호층(370)과 게이트 구조체들(300a 및 300b) 각각 내에서 사이의 계면 토폴로지가 유사하고 계면이 동일 레벨에 배치되기 때문에, 보호층(370) 폴리싱이 동일 파라미터들을 가지고 게이트 구조체들(300a 및 300b)에 보편적으로 적용된다. 이 경우에서, 일함수 금속층들의 에지들은 폴리싱 프로세스에서 보호층들(370a 및 370b)을 통과할 가능성이 적다.
보호층들(370a 및 370b)은 후속 에칭 프로세스에서 예를 들면, 산(acid)과 같은 화학제의　공격적인 침투를 방지한다. 결함이 보호층 내에 형성되는 경우에서, 외래 물질은 금속 게이트의 손실을 야기하거나 다른 컴포넌트들의 기능을 저해(compromise)할 수 있다. 심지어 상이한 로딩 패턴들을 갖는 동일 토폴로지를 가짐으로써, 보호층을 폴리싱할 때, 상이한 게이트 구조체들 내의 하부 일함수 금속층들에 대해 염려하지 않고 제1 일함수 금속층과 충전 금속에 주의가 기울여 진다.
이제 도 22를 참조하면, 게이트 구조체(300c)가 일함수 금속층들의 4개 층을 가진 것이 도시된다. 게이트 구조체(300c)는 제1, 제2, 제3 일함수 금속층들(330c, 340c, 및 350c)을 포함한다. 또한, 게이트 구조체(300c)는 제3 일함수 금속층(350c) 위에 형성된 제4 일함수 금속층(380)을 포함한다. 게이트 구조체(300b)와 비교해서, 게이트 구조체(300c)는 이 프로세스에서 하나 이상의 일함수 금속층의 후퇴를 거친다. 제4 일함수 금속층(380)은 리세스(312c) 내의 제3 일함수 금속층(350c)을 덮고, 경사진 에지들(342c 및 352c)은 제4 일함수 금속층(380) 내로 병진된다. 리세스(312c)의 측벽들은 하단부터 상단까지 점점 감소되는 경사를 가진 4레벨 반전 피라미드를 도시한다. 비록 일함수 금속층들의 개수가 4로 증가할지라도, 충전 금속(360c)은 충전 금속들(360a 및 360b)과 여전히 동일 표면 면적 및 토폴로지를 가진다.
제1 일함수 금속층들을 제외하고, 잔여 일함수 금속층들이 충전 금속 아래에 매립된다. 제1 일함수 금속층 외에, 잔여 일함수 금속층들이 에칭백 동안에 에칭되지 않기 때문에, 제1 일함수 금속층과 충전 금속의 에칭백은 훨씬 더 쉬울 것이다. 생성되는 구성은 상이한 게이트 구조체들 중에서 평면도로부터 유사한 토폴로지를 제공한다.
본 개시의 일부 실시예에서, 게이트 구조체는, 반도체 기판 위에 게이트 영역을 규정하는 적어도 하나의 스페이서, 반도체 기판 위에 게이트 영역 상에 배치된 게이트 유전층, 게이트 유전층 위에 배치되고 스페이서의 내부 측벽의 하단 표면을 라이닝하는 제1 일함수 금속층과, 제1 일함수 금속층에 의해 부분적으로 둘러싸인 충전 금속을 포함할 수 있다. 충전 금속은 제1 부분 및 제2 부분을 포함하고, 제1 부분은　제2 부분과 기판 사이에 있으며, 제2 부분은 제1 부분보다 넓을 수 있다.
본 개시의 일부 실시예에서, 충전 금속의 제2 부분은 제1 일함수 금속층의 적어도 하나의 상단 에지 위에 있을 수 있다. 제1 일함수 금속층의 적어도 하나의 상단 에지는 스페이서와 먼 쪽이 아래로 경사질 수 있다. 제1 일함수 금속층의 적어도 하나의 상단 에지는 약 15도 내지 약 45도의 범위를 갖는 경사를 가질 수 있다. 게이트 구조체는, 제1 일함수 금속층과 충전 금속 사이에 배치된 제2 일함수 금속층을 더 포함할 수 있다. 제2 일함수 금속층은 충전 금속 아래에 매립될 수 있다. 충전 금속은 제3 부분을 가지며, 충전 금속의 제2 부분은 충전 금속의 제1 부분과 충전 금속의 제3 부분 사이에 있고, 충전 금속의 제3 부분은 충전 금속의 제2 부분보다 넓을 수 있다. 충전 금속의 제3 부분은 제2 일함수 금속층의 적어도 하나의 상단 에지 위에 있을 수 있다. 충전 금속의 제1 부분의 적어도 하나의 측벽은, 충전 금속의 제2 부분의 적어도 하나의 측벽보다 더 경사질 수 있다.
본 개시의 일부 실시예에서, 게이트 구조체는, 기판 위에 게이트 영역을 규정하는 적어도 하나의 스페이서, 기판 위에 게이트 영역 상에 배치된 게이트 유전층, 게이트 유전층 위에 배치되고 스페이서의 내부 측벽의 일부분을 라이닝하는 제1 일함수 금속층을 포함할 수 있다. 제1 일함수 금속층은 적어도 하나의 경사진 에지를 가질 수 있다. 게이트 구조체는 제1 일함수 금속층에 의해 부분적으로 둘러싸인 충전 금속을 또한 포함할 수 있다. 제1 일함수 금속층의 경사진 에지는 충전 금속 아래에 매립될 수 있다.
본 개시의 일부 실시예에서, 충전 금속은 반전된 계단형 피라미드 형상일 수 있다. 게이트 구조체는, 제1 일함수 금속층을 둘러싸는 제2 일함수 금속층 및 충전 금속을 더 포함하고, 제2 일함수 금속층은 적어도 충전 금속의 상단 표면으로부터 돌출하는 일부분을 가질 수 있다. 게이트 구조체는, 충전 금속과, 충전 금속의 상단 표면으로부터 돌출하는 제2 일함수 금속층의 일부분을 캡핑하는 보호층을 더 포함할 수 있다. 제1 일함수 금속층과 제2 일함수 금속층은 상이한 물질들로 제조될 수 있다. 제2 일함수 금속층은, 제1 일함수 금속층과 게이트 유전층 사이에 있을 수 있다.
본 개시의 일부 실시예에서, 방법은, 게이트 유전층을 포함하는 적어도 하나의 더미 게이트 스택과 게이트 유전층 위에 놓인 더미 게이트 물질층을 형성하는 단계를 포함할 수 있다. 층간 유전(interlayer dielectric; ILD)층이 더미 게이트 스택 주위에 형성될 수 있다. 적어도 더미 게이트 물질층이 적어도 하나의 리세스를 형성하도록 더미 게이트 스택으로부터 제거될 수 있다. 적어도 하나의 일함수 금속층이 리세스의 하단 표면 및 적어도 하나의 측벽 상에 형성될 수 있다. 일함수 금속층의 제1 부분은 리세스의 측벽으로부터 제거될 수 있다. 이 제거 후에, 일함수 금속층의 제2 부분이 리세스의 측벽 상에 남아있을 수 있다. 그런 다음, 리세스의 잔여 부분이 충전 금속으로 충전될 수 있다.
본 개시의 일부 실시예에서, 제거하는 단계는, 리세스 위에 마스크층을 형성하는 단계; 마스크층을 패터닝하는 단계 - 마스크층의 표면 레벨은 패터닝 후에 리세스 내에 있어서, 일함수 금속층의 제1 부분이 패터닝된 마스크층에 의해 노출됨 -; 일함수 금속층의 제1 부분을 에칭하는 단계; 및 패터닝된 마스크층을 제거하는 단계를 포함할 수 있다. 일함수 금속층의 제1 부분을 에칭하는 단계는 습식 에칭을 포함할 수 있다. 마스크층을 패터닝하는 단계는 건식 에칭을 포함할 수 있다. 마스크층은 하단 반사방지 코팅(bottom anti-reflective coating; BARC)층을 포함할 수 있다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예들의 특징을 서술한다.　 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조체를 설계하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 당업자는, 이러한 등가의 구성이 본 개시의 정신과 범위를 이탈하지 않으며, 자신이 본 개시의 정신과 범위를 이탈하지 않고 본 명세서의 다양한 변화, 대체, 및 교체를 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 게이트 구조체에 있어서,
    반도체 기판 위에 게이트 영역을 규정하는 적어도 하나의 스페이서;
    상기 반도체 기판 위에 상기 게이트 영역 상에 배치된 게이트 유전층;
    상기 게이트 유전층 위에 배치되고 상기 스페이서의 내부 측벽의 하단 부분을 라이닝(lining)하는 제1 일함수(work function) 금속층; 및
    상기 제1 일함수 금속층에 의해 부분적으로 둘러싸여 있고 제1 부분 및 제2 부분을 포함하는 충전(filling) 금속
    을 포함하고,
    상기 제1 부분은 상기 제2 부분과 상기 반도체 기판 사이에 있으며, 상기 제2 부분은 상기 제1 부분보다 넓은 것인, 게이트 구조체.
  2. 제1항에 있어서, 상기 충전 금속의 제2 부분은 상기 제1 일함수 금속층의 적어도 하나의 상단 에지 위에 있는 것인, 게이트 구조체.
  3. 제1항에 있어서, 상기 제1 일함수 금속층의 적어도 하나의 상단 에지는 상기 스페이서와 먼 쪽이 아래로 경사진 것인, 게이트 구조체.
  4. 제1항에 있어서, 상기 제1 일함수 금속층의 적어도 하나의 상단 에지는 15도 내지 45도의 범위를 갖는 경사를 갖는 것인, 게이트 구조체.
  5. 제1항에 있어서,
    상기 제1 일함수 금속층과 상기 충전 금속 사이에 배치된 제2 일함수 금속층을 더 포함하는, 게이트 구조체.
  6. 제5항에 있어서, 상기 제2 일함수 금속층은 상기 충전 금속 아래에 매립되는 것인, 게이트 구조체.
  7. 제5항에 있어서, 상기 충전 금속은 제3 부분을 가지며, 상기 충전 금속의 제2 부분은 상기 충전 금속의 제1 부분과 상기 충전 금속의 제3 부분 사이에 있고, 상기 충전 금속의 제3 부분은 상기 충전 금속의 제2 부분보다 넓은 것인, 게이트 구조체.
  8. 제1항에 있어서, 상기 충전 금속의 제1 부분의 적어도 하나의 측벽은, 상기 충전 금속의 제2 부분의 적어도 하나의 측벽보다 더 경사진 것인, 게이트 구조체.
  9. 게이트 구조체에 있어서,
    반도체 기판 위에 게이트 영역을 규정하는 적어도 하나의 스페이서;
    상기 반도체 기판 위에 상기 게이트 영역 상에 배치된 게이트 유전층;
    상기 게이트 유전층 위에 배치되고 상기 스페이서의 내부 측벽의 일부분을 라이닝하는 제1 일함수 금속층으로서, 상기 제1 일함수 금속층은 적어도 하나의 경사진 에지를 갖는 것인, 상기 제1 일함수 금속층; 및
    상기 제1 일함수 금속층에 의해 부분적으로 둘러싸인 충전 금속
    을 포함하고,
    상기 제1 일함수 금속층의 경사진 에지는 상기 충전 금속 아래에 매립되는 것인, 게이트 구조체.
  10. 게이트 구조체를 형성하는 방법에 있어서,
    게이트 유전층을 포함하는 적어도 하나의 더미 게이트 스택과 상기 게이트 유전층 위에 놓인 더미 게이트 물질층을 형성하는 단계;
    상기 더미 게이트 스택 주위에 층간 유전(interlayer dielectric; ILD)층을 형성하는 단계;
    적어도 하나의 리세스를 형성하도록 상기 더미 게이트 스택으로부터 적어도 상기 더미 게이트 물질층을 제거하는 단계;
    상기 리세스의 하단 표면 및 적어도 하나의 측벽 상에 적어도 하나의 일함수 금속층을 형성하는 단계;
    상기 리세스의 측벽으로부터 상기 일함수 금속층의 제1 부분을 제거하는 단계로서, 상기 일함수 금속층의 제2 부분이 상기 제거 후에 상기 리세스의 측벽 상에 남는 것인, 상기 제1 부분을 제거하는 단계; 및
    상기 리세스의 잔여 부분을 충전 금속으로 충전하는 단계
    를 포함하는, 게이트 구조체를 형성하는 방법.
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