KR20150077543A - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

대체 금속 게이트 전극의 높이 변화를 경감시켜 동작 성능을 향상시킬 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 트렌치를 정의하고, 기판 상에 순차적으로 위치하는 제1 부분과 제2 부분을 포함하는 게이트 스페이서로, 상기 제1 부분의 내측면은 예각인 기울기를 갖고, 상기 제2 부분의 내측면은 직각 또는 둔각인 기울기를 갖는 게이트 스페이서, 및 상기 트렌치의 적어도 일부를 채우는 게이트 전극을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다.
반도체 장치의 동작 속도를 빠르게 하고 집적도를 높이기 위한 연구가 진행되고 있다. 반도체 장치는 모스 트랜지스터(MOS transistor)와 같은 개별 소자들(discrete devices)을 구비하는데, 반도체 장치의 집적화에 따라 모스 트랜지스터의 게이트는 점점 축소되고 있으며, 게이트의 하부 채널 영역 또한 점점 좁아지고 있다.
트랜지스터의 게이트간의 간격이 줄어들게 됨으로써, 트랜지스터의 게이트와 트랜지스터의 소오스/드레인 상에 형성되는 컨택 사이의 간격이 급격하게 감소되고 있다.
본 발명이 해결하려는 과제는, 대체 금속 게이트 전극의 높이 변화를 경감시켜 동작 성능을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 대체 금속 게이트 전극을 형성하는 과정에서 층간 절연막의 손실을 경감시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 트렌치를 정의하고, 기판 상에 순차적으로 위치하는 제1 부분과 제2 부분을 포함하는 게이트 스페이서로, 상기 제1 부분의 내측면은 예각인 기울기를 갖고, 상기 제2 부분의 내측면은 직각 또는 둔각인 기울기를 갖는 게이트 스페이서, 및 상기 트렌치의 적어도 일부를 채우는 게이트 전극을 포함한다.
상기 게이트 스페이서의 제1 부분의 내측면과 상기 게이트 스페이서의 제2 부분의 내측면의 프로파일은 연속된다.
상기 게이트 스페이서는 상기 게이트 스페이서의 제2 부분 상에 위치하는 제3 부분을 더 포함하고, 상기 게이트 스페이서의 제3 부분은 상기 게이트 스페이서의 제2 부분과 연결된다.
상기 게이트 스페이서의 제2 부분의 내측면과 상기 게이트 스페이서의 제3 부분의 내측면의 프로파일은 불연속된다.
상기 게이트 스페이서의 제2 부분과 상기 게이트 스페이서의 제3 부분이 만나는 경계에서, 상기 게이트 스페이서의 제3 부분에 의해서 정의되는 상기 트렌치의 폭은 상기 게이트 스페이서의 제2 부분에 의해서 정의되는 상기 트렌치의 폭보다 크다.
상기 게이트 스페이서의 제1 부분의 내측면과 상기 게이트 스페이서의 제2 부분의 내측면이 만나는 지점은 상기 게이트 스페이서의 내측면의 기울기 부호가 변하는 지점이다.
상기 게이트 스페이서의 제1 부분의 높이는 상기 게이트 스페이서의 제2 부분의 높이보다 높다.
상기 게이트 스페이서의 내측면은 상기 기판으로부터 순차적으로 멀어지는 제1 포인트, 제2 포인트 및 제3 포인트를 포함하고, 상기 제1 포인트에서 상기 트렌치의 폭은 상기 제2 포인트에서 상기 트렌치의 폭보다 크고, 상기 제3 포인트에서 상기 트렌치의 폭은 상기 제2 포인트에서 상기 트렌치의 폭보다 크다.
상기 기판으로부터 상기 게이트 스페이서의 상면까지의 높이는 상기 기판으로부터 상기 게이트 전극의 상면까지의 높이보다 높다.
상기 게이트 전극은 상기 트렌치의 일부를 채우고, 상기 게이트 전극 상에, 상기 트렌치의 나머지를 채우는 캡핑 패턴을 더 포함한다.
상기 캡핑 패턴은 상기 게이트 스페이서의 제1 부분의 내측면 및 상기 게이트 스페이서의 제2 부분의 내측면과 비오버랩된다.
상기 게이트 스페이서에 인접하여 형성되는 자기-정렬(Self-Aligned) 컨택을 더 포함한다.
상기 기판과 상기 게이트 전극 사이에, 상기 트렌치의 측면 및 바닥면을 따라서 형성되는 게이트 절연막을 더 포함하고, 상기 게이트 전극은 상기 게이트 절연막 상에 상기 게이트 절연막을 따라 형성되는 하부 게이트 전극과, 상기 하부 게이트 전극 상에 형성되는 상부 게이트 전극을 포함한다.
상기 하부 게이트 전극은 n형 일함수 조절막을 포함한다.
상기 하부 게이트 전극은 상기 게이트 절연막을 따라 형성되는 p형 일함수 조절막과, 상기 p형 일함수 조절막 상에 상기 p형 일함수 조절막을 따라 형성되는 n형 일함수 조절막을 포함한다.
상기 n형 일함수 조절막은 상기 p형 일함수 조절막의 최상면을 덮는다.
상기 게이트 전극은 리플레이스먼트(replacement) 금속 게이트 전극이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 트렌치를 정의하고, 기판 상에 순차적으로 위치하는 제1 부분, 제2 부분 및 제3 부분을 포함하는 게이트 스페이서로, 상기 게이트 스페이서의 제1 부분의 내측면은 예각인 기울기를 갖고, 상기 게이트 스페이서의 제2 부분의 내측면은 직각 또는 둔각인 기울기를 갖는 게이트 스페이서, 상기 트렌치의 측면의 일부 및 바닥면을 따라 형성되는 하부 게이트 전극, 상기 하부 게이트 전극 상에 상기 트렌치의 일부를 채우는 상부 게이트 전극으로, 상기 하부 게이트 전극의 최상면과 동일 평면에 놓이는 상면을 갖는 상부 게이트 전극, 및 상기 하부 게이트 전극 및 상기 상부 게이트 전극 상에, 상기 트렌치의 일부를 채우는 캡핑 패턴을 포함한다.
상기 게이트 스페이서의 제1 부분의 내측면과 상기 게이트 스페이서의 제2 부분의 내측면의 프로파일은 연속되고, 상기 게이트 스페이서의 제2 부분의 내측면과 상기 게이트 스페이서의 제3 부분의 내측면의 프로파일은 불연속된다.
상기 게이트 스페이서의 내측면은 계단 모양을 갖는다.
상기 게이트 스페이서에 인접하여 형성되는 자기-정렬 컨택을 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 필드 절연막 위로 돌출되는 핀형 액티브 패턴, 상기 핀형 액티브 패턴 상에, 상기 핀형 액티브 패턴과 교차하는 트렌치를 정의하고, 제1 부분과 제2 부분을 포함하는 게이트 스페이서로, 상기 게이트 스페이서의 제1 부분의 내측면은 예각인 기울기를 갖고, 상기 게이트 스페이서의 제2 부분의 내측면은 직각 또는 둔각인 기울기를 갖는 게이트 스페이서, 및 상기 트렌치의 적어도 일부를 채우는 리플레이스먼트 금속 게이트 전극을 포함한다.
상기 게이트 스페이서의 제1 부분 및 상기 게이트 스페이서의 제2 부분은 상기 필드 절연막 상에 순차적으로 위치하고, 상기 게이트 스페이서의 제1 부분의 내측면과 상기 게이트 스페이서의 제2 부분의 내측면의 프로파일은 연속된다.
상기 게이트 스페이서의 제1 부분의 높이는 상기 필드 절연막 상면으로부터 상기 핀형 액티브 패턴의 상면까지의 높이보다 높다.
상기 게이트 스페이서는 상기 게이트 스페이서의 제2 부분 상에 상기 게이트 스페이서의 제2 부분과 연결되는 제3 부분을 더 포함하고, 상기 게이트 스페이서의 제2 부분의 내측면과 상기 게이트 스페이서의 제3 부분의 내측면의 프로파일은 불연속된다.
상기 리플레이스먼트 금속 게이트 전극은 상기 트렌치의 일부를 채우고, 상기 리플레이스먼트 금속 게이트 전극 상에, 상기 트렌치를 채우고, 상기 게이트 스페이서의 상면과 동일 평면에 놓이는 상면을 갖는 캡핑 패턴을 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에, 트렌치를 정의하는 게이트 스페이서, 및 상기 트렌치의 측면을 따라서 형성되는 측면부과 상기 트렌치의 바닥면을 따라서 형성되는 바닥부를 포함하는 게이트 전극으로, 상기 게이트 전극의 측면부는 예각인 기울기를 갖는 제1 부분과 직각 또는 둔각인 기울기를 갖는 제2 부분을 포함하는 게이트 전극을 포함한다.
상기 측면부의 제1 부분은 상기 바닥부와 연결된다.
상기 게이트 전극의 측면부는 상기 기판으로부터 순차적으로 멀어지는 제1 포인트, 제2 포인트 및 제3 포인트를 포함하고, 상기 제1 포인트에서 상기 게이트 전극의 측면부 사이의 거리는, 상기 제2 포인트에서 상기 게이트 전극의 측면부 사이의 거리보다 크고, 상기 제3 포인트에서 상기 게이트 전극의 측면부 사이의 거리는, 상기 제2 포인트에서 상기 게이트 전극의 측면부 사이의 거리보다 크다.
상기 게이트 전극은 n형 일함수 조절막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 트렌치를 정의하고, 기판 상에 순차적으로 위치하는 제1 부분과 제2 부분을 포함하는 제1 게이트 스페이서로, 상기 제1 게이트 스페이서의 제1 부분의 내측면은 예각인 기울기를 갖고, 상기 제1 게이트 스페이서의 제2 부분의 내측면은 직각 또는 둔각인 기울기를 갖는 제1 게이트 스페이서, 제2 트렌치를 정의하고, 상기 기판 상에 순차적으로 제3 부분과 제4 부분을 포함하는 제2 게이트 스페이서로, 상기 제2 게이트 스페이서의 제3 부분의 내측면은 예각인 기울기를 갖고, 상기 제2 게이트 스페이서의 제4 부분의 내측면은 직각 또는 둔각인 기울기를 갖는 제2 게이트 스페이서, 상기 제1 트렌치의 적어도 일부를 채우고, 제1 n형 일함수 조절막을 포함하는 제1 게이트 전극, 및 상기 제2 트렌치의 적어도 일부를 채우고, 제2 n형 일함수 조절막과 p형 일함수 조절막을 포함하는 제2 게이트 전극을 포함한다.
상기 제1 게이트 전극 및 상기 제2 게이트 전극은 각각 상기 제1 트렌치 및 상기 제2 트렌치의 일부를 채우고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 상에, 상기 제1 트렌치의 나머지 및 상기 제2 트렌치의 나머지를 각각 채우는 제1 캡핑 패턴 및 제2 캡핑 패턴을 더 포함한다.
상기 제1 게이트 스페이서의 제1 부분의 내측면과 상기 제1 게이트 스페이서의 제2 부분의 내측면의 프로파일은 연속되고, 상기 제2 게이트 스페이서의 제3 부분의 내측면과 상기 제2 게이트 스페이서의 제4 부분의 내측면의 프로파일은 연속된다.
상기 제1 n형 일함수 조절막은 상기 제1 트렌치의 측면의 적어도 일부와 바닥면을 따라서 형성되고, 상기 제1 게이트 전극은 상기 제1 n형 일함수 조절막 상에 제1 트렌치의 적어도 일부를 채우는 제1 필링(filling) 게이트 전극을 포함하고, 상기 p형 일함수 조절막은 상기 제2 트렌치의 측면의 적어도 일부와 바닥면을 따라 형성되고, 상기 제2 n형 일함수 조절막은 상기 p형 일함수 조절막을 따라서 상기 p형 일함수 조절막 상에 형성되고, 상기 제2 게이트 전극은 상기 제2 n형 일함수 조절막 상에 제2 트렌치의 적어도 일부를 채우는 제2 필링 게이트 전극을 포함한다.
상기 제2 n형 일함수 조절막은 상기 p형 일함수 조절막의 최상면을 덮는다.
상기 제1 게이트 전극은 상기 p형 일함수 조절막을 비포함한다.
상기 제1 n형 일함수 조절막은 상기 제1 트렌치의 측면의 적어도 일부와 바닥면을 따라 형성되고,
상기 제1 게이트 전극은 상기 제1 n형 일함수 조절막 상에 상기 제1 트렌치의 적어도 일부를 채우는 필링 게이트 전극을 포함하고,
상기 p형 일함수 조절막은 상기 제2 트렌치의 측면의 적어도 일부와 바닥면을 따라 형성되고, 상기 제2 n형 일함수 조절막은 상기 p형 일함수 조절막 상에 상기 제2 트렌치의 적어도 일부를 채우고, 상기 제2 게이트 전극은 상기 필링 게이트 전극을 비포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 기판 상에 더미 실리콘 게이트와, 상기 더미 실리콘 게이트 측벽에 상부와 하부를 포함하는 게이트 스페이서를 형성하고, 상기 더미 실리콘 게이트 및 상기 게이트 스페이서를 감싸고, 상기 더미 실리콘 게이트의 상면을 노출시키는 층간 절연막을 형성하고, 상기 층간 절연막 상에, 상기 더미 실리콘 게이트 및 상기 게이트 스페이서를 노출시키는 개구부를 포함하는 식각 방지막을 형성하고, 상기 식각 방지막을 마스크로 이용하여, 상기 더미 실리콘 게이트를 제거하여, 상기 기판을 노출시키는 트렌치를 형성하는 것을 포함한다.
상기 식각 방지막을 형성하는 것은 상기 층간 절연막의 상면, 상기 게이트 스페이서 및 상기 더미 실리콘 게이트의 상면을 덮는 프리 식각 방지막을 형성하고, 상기 프리 식각 방지막을 패터닝하여, 상기 게이트 스페이서 및 상기 더미 실리콘 게이트를 노출시키는 것을 포함한다.
상기 식각 방지막을 형성하는 것은 상기 층간 절연막의 일부를 리세스하여, 상기 층간 절연막의 상면 위로 상기 게이트 스페이서의 일부 및 상기 더미 실리콘 게이트의 일부를 돌출시키고, 돌출된 상기 게이트 스페이서 및 상기 더미 실리콘 게이트와, 상기 층간 절연막의 상면을 덮는 프리 식각 방지막을 컨포말하게 형성하고, 상기 게이트 스페이서 및 상기 더미 실리콘 게이트와 오버랩되는 상기 프리 식각 방지막을 식각하는 것을 포함한다.
상기 프리 식각 방지막과 식각 선택비를 갖는 마스크막을 상기 프리 식각 방지막 상에 형성하고, 상기 마스크막을 평탄화하여, 상기 게이트 스페이서 및 상기 더미 실리콘 게이트와 오버랩되는 상기 프리 식각 방지막 부분을 노출시키는 것을 더 포함한다.
상기 트렌치를 형성하는 것은 상기 식각 방지막을 식각 마스크로 이용하여 상기 게이트 스페이서의 상부의 일부를 제거함으로써, 상기 게이트 스페이서의 상부의 두께를 얇게 하는 것을 포함한다.
상기 게이트 스페이서의 내측면은 계단 모양을 갖는다.
두께가 얇아진 상기 게이트 스페이서의 상부를 형성하는 것은 상기 게이트 스페이서의 내측면 상에서 상기 게이트 스페이서의 상부와 오버랩되는 더미 실리콘 게이트를 식각하여, 상기 게이트 스페이서의 상부의 내측면을 노출시키는 것을 더 포함한다.
상기 식각 방지막은 상기 더미 실리콘 게이트 및 상기 게이트 스페이서와 식각 선택비를 갖는 물질을 포함한다.
상기 식각 방지막은 C, N, O 및 H로 이루어진 그룹에서 선택된 적어도 하나와 Si로 이루어진 물질을 포함한다.
상기 식각 방지막은 상기 기판의 두께 방향으로 물질의 조성이 변하는 그레이딩(grading) 막이고, 상기 층간 절연막과 인접한 부분의 상기 식각 방지막은 상기 층간 절연막과 식각 선택비를 갖는 물질을 포함하고, 상기 층간 절연막과 떨어져 있는 부분의 상기 식각 방지막은 식각 내성 물질을 포함한다.
상기 식각 방지막은 순차적으로 형성된 하부 식각 방지막 및 상부 식각 방지막을 포함하고, 상기 하부 식각 방지막은 금속 산화막, 금속 질화막, 게르마늄막 및 이들의 조합 중 하나를 포함하고, 상기 상부 식각 방지막은 C, N, O 및 H로 이루어진 그룹에서 선택된 적어도 하나와 Si로 이루어진 물질을 포함한다.
상기 층간 절연막의 상면과, 상기 트렌치의 측면 및 바닥면을 따라 하부 전극막을 형성하고, 상기 하부 전극막 상에, 상기 트렌치를 채우고 상기 층간 절연막의 상면을 덮는 상부 전극막을 형성하고, 상기 하부 전극막 및 상기 상부 전극막을 평탄화하여, 상기 식각 방지막을 노출시키는 것을 더 포함한다.
상기 식각 정지막을 노출시킨 후, 상기 트렌치 내의 상기 하부 전극막 및 상기 상부 전극막의 일부를 제거하여, 리세스를 형성하고, 상기 리세스를 채우고 상기 층간 절연막의 상면을 덮는 캡핑막을 형성하고, 상기 캡핑막을 평탄화하여, 상기 트렌치 내에 캡핑 패턴을 형성하는 것을 더 포함한다.
상기 하부 전극막을 형성하기 전에, 상기 층간 절연막의 상면과, 상기 트렌치의 측면 및 바닥면을 따라 프리 p형 일함수 조절막을 형성하고, 상기 프리 p형 일함수 조절막 상에, 상기 트렌치의 일부를 채우는 희생막을 형성하고, 상기 희생막을 마스크로 상기 프리 p형 일함수 조절막을 에치백하여, 상기 트렌치의 측면 일부 및 바닥면을 따라서 p형 일함수 조절막을 형성하는 것을 더 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 도 1의 게이트 스페이서를 도시한 도면이다.
도 3a 및 도 3b는 도 2의 게이트 스페이서에 게이트 전극을 형성한 모양을 도시한 도면이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 13는 도 12의 A-A를 따라 절단한 단면도이다.
도 14는 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 15는 도 14의 A-A를 따라 절단한 단면도이다.
도 16은 본 발명의 제12 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 17은 도 16의 A-A를 따라 절단한 단면도이다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 19 및 도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
도 21 내지 도 29는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 30 및 도 31은 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 32 및 도 33은 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 34 내지 도 36은 본 발명의 제4 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 37 및 도 38은 본 발명의 제5 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1a 내지 도 3b를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명한다.
도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2는 도 1의 게이트 스페이서를 도시한 도면이다. 도 3a 및 도 3b는 도 2의 게이트 스페이서에 게이트 전극을 형성한 모양을 도시한 도면이다. 구체적으로, 도 1b는 도 1a의 게이트 스페이서 사이에 컨택을 형성한 도면이다. 도 3a는 하부 게이트 전극을 형성한 도면이고, 도 3b는 하부 게이트 전극 및 상부 게이트 전극을 형성한 도면이다. 도 1a 및 도 1b에서는 설명의 편의를 위해 기판 내에 형성되는 소오스/드레인 영역, STI(shallow trench isolation)와 같은 소자 분리막 등의 도시는 생략한다.
도 1a 및 도 1b를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 게이트 스페이서(140), 제1 트렌치(145), 제1 하부 게이트 전극(120), 제1 상부 게이트 전극(130), 제1 캡핑 패턴(150) 및 제1 컨택(180) 등을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 게르마늄, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 스페이서(140) 기판(100) 상에 형성된다. 제1 게이트 스페이서(140)는 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 스페이서(140)는 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있으므로, 이후에 설명되는 제1 및 제2 층간 절연막(182, 184)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 게이트 스페이서(140)는 제1 층간 절연막(182)과 인접하는 외측면과, 제1 하부 게이트 전극(120)과 인접하는 내측면을 포함한다. 제1 게이트 스페이서(140)의 내측면은 여러 가지 각도를 가지고 있는 측면들의 조합일 수 있다. 본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 게이트 스페이서(140)의 내측면은 계단 모양을 가질 수 있다. 다시 말하면, 제1 게이트 스페이서(140)은 벤치(bench) 모양을 가질 수 있다.
제1 게이트 스페이서(140)는 기판(100) 상에 순차적으로 위치하는 제1 부분(140a)과, 제2 부분(140b)과 제3 부분(140c)을 포함할 수 있다. 제1 게이트 스페이서(140)의 형상에 관한 설명은 도 2를 참조하여 자세히 설명한다.
제1 트렌치(145)는 제1 게이트 스페이서(140)에 의해 정의된다. 제1 트렌치(145)는 제1 게이트 스페이서(140)의 내측면을 트렌치의 측면으로 하고, 기판(100)의 상면을 트렌치의 바닥면으로 할 수 있다.
제1 층간 절연막(182)은 기판(100) 상에 형성된다. 제1 층간 절연막(182)은 제1 트렌치(145)를 정의하는 제1 게이트 스페이서(140)의 외측면을 둘러싸고 있다. 제1 층간 절연막(182)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있으나, 이에 제한되는 것은 아니다. 상술한 것과 같이, 제1 층간 절연막(182)은 제1 게이트 스페이서(140)와 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 게이트 절연막(110)은 제1 게이트 스페이서(140)의 내측면 및 기판(100) 상에 형성될 수 있다. 제1 게이트 절연막(110)은 제1 트렌치(145)의 측면 및 바닥면을 따라 형성될 수 있다. 본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 트렌치(145)의 측면을 따라 형성되는 제1 게이트 절연막(110)은 제1 게이트 스페이서의 제1 부분(140a) 및 제1 게이트 스페이서의 제2 부분(140b)을 따라 형성되고, 제1 게이트 스페이서(140)의 제3 부분(140c)의 일부까지 연장되어 형성될 수 있다. 즉, 제1 게이트 절연막(110)은 제1 트렌치(145)의 측면의 일부와 바닥면을 따라 형성될 수 있다.
제1 게이트 절연막(110)은 고유전율 유전막을 포함할 수 있다. 고유전율 유전막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다.
도 1a 및 도 1b에서, 제1 게이트 절연막(110)은 제1 트렌치(145)의 측면 및 바닥면을 따라 형성되는 것으로 도시하지만, 이에 제한되는 것은 아니다. 즉, 제1 게이트 절연막(110)은 제1 트렌치(145)의 바닥면 상에만 형성될 수도 있다. 이 후 설명에서, 제1 게이트 절연막(110)은 제1 트렌치(145)의 측면 및 바닥면을 따라 형성되는 것으로 설명한다.
제1 하부 게이트 전극(120)은 제1 게이트 절연막(110)이 형성된 제1 트렌치(145) 내에 형성된다. 제1 하부 게이트 전극(120)은 제1 트렌치(145)의 측면 및 바닥면을 따라 형성되고, 예를 들어, 제1 게이트 절연막(110)을 따라 형성될 수 있다. 제1 트렌치(145)의 측면을 따라 형성되는 제1 하부 게이트 전극(120, 도 3a의 120s)은 제1 게이트 스페이서의 제1 부분(140a) 및 제2 부분(140b)을 지나, 제1 게이트 스페이서(140)의 제3 부분(140c)의 일부까지 연장되어 형성될 수 있다. 즉, 제1 하부 게이트 전극(120)은 제1 트렌치(145)의 측면의 일부 및 바닥면을 따라서 형성될 수 있다.
반도체 장치(1)가 NMOS인 경우, 제1 하부 게이트 전극(120)은 n형 일함수 조절막을 포함할 수 있다. n형 일함수 조절막은 예를 들어, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaC, TaCN, TaSiN, Mn, Zr 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
반도체 장치(1)이 PMOS인 경우, 제1 하부 게이트 전극(120)은 p형 일함수 조절막을 포함할 수 있다. p형 일함수 조절막은 예를 들어, TiN, WN, TaN, Ru 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
덧붙여, 반도체 장치(1)이 PMOS인 경우, 제1 하부 게이트 전극(120)은 p형 일함수 조절막과 n형 일함수 조절막을 포함할 수 있다. 이와 같이, 제1 하부 게이트 전극이 2중막을 포함할 경우, p형 일함수 조절막은 제1 트렌치(145)의 측면 및 바닥면을 따라 형성되고, n형 일함수 조절막은 p형 일함수 조절막 상에 제1 트렌치(145)의 측면 및 바닥면을 따라 형성될 수 있다.
제1 트렌치(145)의 측면 및 바닥면을 따라 형성되는 제1 하부 게이트 전극(120)의 형상에 대해서는 도 3a을 참고하여 자세히 설명한다.
제1 상부 게이트 전극(130)은 제1 하부 게이트 전극(120) 상에 형성된다. 제1 상부 게이트 전극(130)은 제1 트렌치(145)의 일부를 채울 수 있다. 제1 상부 게이트 전극(130)은 제1 하부 게이트 전극(120)이 형성되고 남을 공간을 채워주는 필링(filling) 게이트 전극일 수 있다. 제1 상부 게이트 전극(130)은 제1 하부 게이트 전극(120)에 의해 둘러싸일 수 있다.
제1 상부 게이트 전극(130)은 예를 들어, 텅스텐(W), 알루미늄(Al) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 트렌치(145)의 일부를 채우는 제1 상부 게이트 전극(130)의 형상에 대해서는 도 3b를 참고하여 자세히 설명한다.
반도체 장치(1)의 제1 게이트 전극(120, 130)은 제1 하부 게이트 전극(120)과 제1 상부 게이트 전극(130)을 포함한다. 제1 게이트 전극(120, 130)은 제1 트렌치(145)의 적어도 일부를 채울 수 있다. 본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 게이트 전극(120, 130)은 제1 트렌치(145)의 일부를 채울 수 있다.
제1 상부 게이트 전극(130)의 최상면과 제1 하부 게이트 전극(120)의 최상면은 동일 평면에 놓일 수 있다. 즉, 제1 게이트 전극(120, 130)의 상면은 평평한 면일 수 있다.
제1 게이트 전극(120, 130)의 상면은 제1 게이트 스페이서(140)의 상면보다 기판(100)의 상면에 인접해 있다. 다시 말하면, 기판(100)의 상면으로부터 제1 게이트 스페이서(140)의 상면까지의 높이는 기판(100)의 상면으로부터 제1 게이트 전극(120, 130)의 상면까지의 높이보다 높다. 즉, 제1 게이트 전극(120, 130)은 제1 게이트 스페이서(140)의 상면으로부터 리세스되어 있다.
이 후에, 반도체 장치 제조 방법에서 상술하지만, 제1 상부 게이트 전극(130) 및 제1 하부 게이트 전극(120)은 더미 게이트 전극을 제거하여 제1 트렌치(145)를 형성한 후, 제1 트렌치(145)를 채워서 형성된다. 따라서, 제1 상부 게이트 전극(130) 및 제1 하부 게이트 전극(120)은 리플레이스먼트(replacement) 금속 게이트 전극일 수 있다.
제1 캡핑 패턴(150)은 제1 상부 게이트 전극(130) 및 제1 하부 게이트 전극(120) 상에 형성된다. 제1 캡핑 패턴(150)은 제1 트렌치(145)의 일부를 채워서 형성된다. 즉, 제1 게이트 전극(120, 130)은 제1 트렌치(145)의 일부를 채우고 있기 때문에, 제1 캡핑 패턴(150)은 제1 게이트 전극(120, 130)이 채우지 않은 제1 트렌치(145)의 나머지를 채우고 있다.
제1 캡핑 패턴(150)은 제1 게이트 전극(120, 130) 상의 제1 트렌치(145)의 일부를 채워서 형성되므로, 제1 캡핑 패턴(150)의 상면은 제1 게이트 스페이서(140)의 상면과 동일 평면 상에 놓일 수 있다.
제1 캡핑 패턴(150)은 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있으므로, 제1 및 제2 층간 절연막(182, 184)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 캡핑 패턴(150)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 탄화 산질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 캡핑 패턴(150)은 제1 게이트 스페이서의 제1 부분(140a)의 내측면 및 제1 게이트 스페이서의 제2 부분(140b)의 내측면과 오버랩되지 않는다. 즉, 제1 캡핑 패턴(150)의 측면은 제1 게이트 스페이서의 제3 부분(140c)의 내측면과 대면될 수 있다.
덧붙여, 제1 트렌치(145)의 측면에 형성되는 제1 게이트 절연막(110) 및 제1 하부 게이트 전극(120)은 제1 게이트 스페이서의 제3 부분(140c)의 일부까지 연장되어 형성된다. 따라서, 제1 게이트 절연막(110) 및 제1 하부 게이트 전극(120)은 제1 캡핑 패턴(150)과 제1 게이트 스페이서(140) 사이에 개재되지 않는다.
제2 층간 절연막(184)은 제1 층간 절연막(182) 상에 형성된다. 제2 층간 절연막(184)은 제1 캡핑 패턴(150) 및 제1 게이트 스페이서(140)를 덮는다. 제1 층간 절연막(182)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 제2 층간 절연막(184)은 제1 게이트 스페이서(140) 및 제1 캡핑 패턴(150)과 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 컨택(180)은 제1 층간 절연막(182) 및 제2 층간 절연막(184) 내에 형성될 수 있다. 제1 컨택(180)은 예를 들어, 자기 정렬 컨택(Self-Aligned Contact)일 수 있다. 즉, 제1 컨택(180)은 제1 층간 절연막(182) 및 제2 층간 절연막(184)에 대해 식각 내성을 가지고 있는 제1 캡핑 패턴(150) 및 제1 게이트 스페이서(140)에 의해 정렬될 수 있다.
제1 컨택(180)은 제1 게이트 스페이서(140)에 인접하여 형성될 수 있다. 도 1b에서, 제1 컨택(180)과 제1 게이트 스페이서(140)가 인접하는 면은 경사면으로 도시하였지만, 설명의 편이를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 컨택(180)은 제1 게이트 스페이서(140)와 적어도 일부 오버랩될 수 있다.
제1 컨택(180)은 예를 들어, 알루미늄(Al), 텅스텐(W), 구리(Cu) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 2는 제1 게이트 스페이서의 모양을 설명하기 위한 도면이다. 설명의 편이성을 위해, 제1 게이트 스페이서(140)와 기판(100)을 도시하였다.
도 2를 참고하면, 기판(100) 상에 제1 트렌치(145)를 정의하는 제1 게이트 스페이서(140)가 위치한다. 제1 게이트 스페이서(140)는 제1 부분(140a)과, 제2 부분(140b)을 포함할 수 있다.
제1 게이트 스페이서의 제1 부분(140a)과, 제1 게이트 스페이서의 제2 부분(140b)은 기판(100) 상에 순차적으로 위치한다. 즉, 제1 게이트 스페이서의 제1 부분(140a)은 기판(100)에 가장 인접한 부분이고, 제1 게이트 스페이서의 제2 부분(140b)은 제1 게이트 스페이서의 제1 부분(140a)보다 기판(100)에서 떨어진 부분이다.
제1 게이트 스페이서의 제1 부분(140a)은 제1 층간 절연막(182)과 인접하는 외측면과, 제1 트렌치(145)의 측면을 구성하는 내측면을 포함한다. 제1 게이트 스페이서의 제1 부분(140a)의 내측면은 θ1의 기울기를 갖는다. 여기에서, "내측면의 기울기"라 함은 내측면과 기판(100)의 상면이 이루는 각을 의미한다. 본 발명의 실시예들에 따른 반도체 장치에서, 제1 게이트 스페이서의 제1 부분(140a)의 내측면의 기울기(θ1)는 예각이다. 즉, 제1 게이트 스페이서(140) 중 기판(100)과 가장 인접한 부분의 내측면과 기판(100)의 상면이 이루는 각(θ1)은 예각이다.
제1 게이트 스페이서의 제2 부분(140b)은 제1 층간 절연막(182)과 인접하는 외측면과, 제1 트렌치(145)의 측면을 구성하는 내측면을 포함한다. 제1 게이트 스페이서의 제2 부분(140b)의 내측면은 θ2의 기울기를 갖는다. 제1 게이트 스페이서의 제2 부분(140b)의 내측면의 기울기(θ2)는 직각 또는 둔각일 수 있다. 본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 게이트 스페이서의 제2 부분(140b)의 내측면과 기판(100)의 상면이 이루는 각(θ2)은 둔각이다.
제1 게이트 스페이서의 제1 부분(140a)과 제1 게이트 스페이서의 제2 부분(140b)은 연결되어 있다. 따라서, 제1 게이트 스페이서의 제1 부분(140a)의 내측면과 제1 게이트 스페이서의 제2 부분(140b)의 내측면이 만나는 지점은 제1 게이트 스페이서(140)의 내측면의 기울기가 예각에서 둔각으로 변하는 지점이다. 본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 게이트 스페이서의 제1 부분(140a)의 내측면과 제1 게이트 스페이서의 제2 부분(140b)의 내측면이 만나는 지점은 제1 게이트 스페이서(140)의 내측면의 기울기의 부호가 변하는 지점이다.
제1 게이트 스페이서의 제1 부분(140a)의 내측면과 제1 게이트 스페이서의 제2 부분(140b)의 내측면이 만나는 지점에서, 제1 게이트 스페이서(140)의 내측면의 기울기는 변하지만, 제1 게이트 스페이서의 제1 부분(140a)의 내측면과 제1 게이트 스페이서의 제2 부분(140b)의 내측면의 프로파일은 연속된다.
제1 게이트 스페이서의 제1 부분(140a)의 높이는 h1이고, 제1 게이트 스페이서의 제2 부분(140b)의 높이는 h2이다. 본 발명의 실시예들에 따른 반도체 장치에서, 제1 게이트 스페이서의 제1 부분(140a)의 높이(h1)은 제1 게이트 스페이서의 제2 부분(140b)의 높이(h2)보다 높다.
제1 게이트 스페이서의 제1 부분(140a)의 내측면은 예각인 기울기를 가지므로, 제1 게이트 스페이서의 제1 부분(140a)에 의해서 정의되는 제1 트렌치(145)의 폭은 기판(100)에서 멀어질수록 좁아진다.
반대로, 제1 게이트 스페이서의 제2 부분(140b)의 내측면은 둔각인 기울기를 가지므로, 제1 게이트 스페이서의 제2 부분(140b)에 의해서 정의되는 제1 트렌치(145)의 폭은 기판(100)에서 멀어질수록 넓어진다.
도 2를 참고하면, 제1 게이트 스페이서(140)는 제1 게이트 스페이서의 제2 부분(140b) 상에 위치하는 제3 부분(140c)을 더 포함할 수 있다. 즉, 제1 게이트 스페이서의 제1 내지 제3 부분(140a, 140b, 140c)는 기판(100) 상에 순차적으로 위치한다.
제1 게이트 스페이서의 제2 부분(140b) 및 제1 게이트 스페이서의 제3 부분(140c)은 연결되어 있을 수 있다. 하지만, 제1 게이트 스페이서의 제2 부분(140b)의 내측면과 제1 게이트 스페이서의 제3 부분(140c)의 내측면의 프로파일은 불연속이다.
제1 게이트 스페이서의 제2 부분(140b) 및 제1 게이트 스페이서의 제3 부분(140c)은 단구(terrace) 형상을 가질 수 있다. 단구면(terrace surface)에 의해, 제1 게이트 스페이서의 제2 부분(140b)의 내측면과 제1 게이트 스페이서의 제3 부분(140c)의 내측면은 불연속이 된다.
제1 게이트 스페이서의 제2 부분(140b)의 내측면과 제1 게이트 스페이서의 제3 부분(140c)의 내측면의 프로파일은 불연속이므로, 제1 게이트 스페이서의 제2 부분(140b) 및 제3 부분(140c)이 만나는 경계에서, 제1 게이트 스페이서의 제2 부분(140b)에 의해 정의되는 제1 트렌치(145)의 폭은 제1 게이트 스페이서의 제3 부분(140c)에 의해 정의되는 제1 트렌치(145)의 폭과 다르다. 본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 게이트 스페이서의 제3 부분(140c)에 의해 정의되는 제1 트렌치(145)의 폭은 제1 게이트 스페이서의 제2 부분(140b)에 의해 정의되는 제1 트렌치(145)의 폭보다 크다.
제1 게이트 스페이서(140)의 내측면은 기판(100)으로부터 순차적으로 멀어지는 제1 포인트, 제2 포인트 및 제3 포인트를 포함한다. 제1 포인트는 제1 게이트 스페이서의 제1 부분(140a)의 내측면 상에 위치한다. 제2 포인트는 제1 게이트 스페이서의 제1 부분(140a)과 제1 게이트 스페이서의 제2 부분(140b)이 연결되는 지점이다. 즉, 제2 포인트는 제1 게이트 스페이서(140)의 내측면의 기울기가 예각에서 둔각으로 변하는 지점이다. 제3 포인트는 제1 게이트 스페이서의 제2 부분(140b)의 내측면 또는 제3 부분(140c)의 내측면 상에 위치한다. 도 2에서, 제3 포인트는 제1 게이트 스페이서의 제3 부분(140c)의 내측면 상에 위치하는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 포인트에서, 제1 트렌치(145)의 폭은 w1이다. 제2 포인트에서, 제1 트렌치(145)의 폭은 w2이다. 제3 포인트에서, 제1 트렌치(145)의 폭은 w3이다. 본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 포인트에서 제1 트렌치(145)의 폭(w1)은 제2 포인트에서 제1 트렌치(145)의 폭(w2)보다 크다. 또한, 제3 포인트에서 제1 트렌치(145)의 폭(w3)은 제2 포인트에서 제1 트렌치(145)의 폭(w2)보다 크다. 즉, 제1 게이트 스페이서(140)의 내측면의 기울기가 예각에서 둔각으로 변하는 제2 포인트에서, 제1 트렌치(145)의 폭(w2)은 가장 좁다. 제2 포인트에서, 제1 게이트 스페이서(140)의 내측면은 가장 인접한다.
도 3a를 참고하면, 제1 하부 게이트 전극(120)은 제1 게이트 스페이서(140)에 의해 정의되는 제1 트렌치(145)의 측면 및 바닥면을 따라 형성된다.
제1 하부 게이트 전극(120)은 제1 트렌치(145)의 바닥면에 형성되는 바닥부(120b)와 제1 트렌치(145)의 측면에 형성되는 측면부(120s)를 포함한다. 제1 하부 게이트 전극의 바닥부(120b)는 기판(100)의 상면을 따라 형성되고, 제1 하부 게이트 전극의 측면부(120s)는 제1 게이트 스페이서(140)의 내측면을 따라 형성된다. 제1 하부 게이트 전극의 측면부(120s)는 제1 하부 게이트 전극의 바닥부(120b)와 연결되어 있다.
제1 하부 게이트 전극의 측면부(120s)는 제1 부분(120s-1)과 제2 부분(120s-2)과 제3 부분(120s-3)을 포함한다. 제1 하부 게이트 전극의 측면부의 제1 부분(120s-1)은 기판(100)과 가장 인접하여 위치한다. 즉, 제1 부분(120s-1)은 제1 하부 게이트 전극의 바닥부(120b)와 연결된다.
제1 하부 게이트 전극의 측면부(120s) 중 제1 부분(120s-1)은 예각인 기울기(θ3)를 가지고, 제2 부분(120s-2)은 둔각인 기울기(θ4)를 갖는다. 제1 부분(120s-1)은 제1 게이트 스페이서의 제1 부분(140a)의 내측면을 따라서 형성되므로, 제1 부분(120s-1)은 예각인 기울기를 갖는다. 이에 반하여, 제2 부분(120s-2)은 제1 게이트 스페이서의 제2 부분(140b)의 내측면을 따라서 형성되므로, 제2 부분(120s-2)은 둔각인 기울기를 갖는다. 제3 부분(120s-3)은 제1 게이트 스페이서의 제3 부분(140c)을 따라서 형성된다.
제1 하부 게이트 전극의 측면부(120s)는 제1 게이트 스페이서(140)의 내측면을 따라 형성되므로, 제1 하부 게이트 전극의 측면부(120s)는 서로 마주보고 있다.
제1 하부 게이트 전극의 측면부(120s)는 기판(100)으로부터 순차적으로 멀어지는 제4 포인트, 제5 포인트 및 제6 포인트를 포함한다. 제4 포인트는 제1 부분(120s-1) 상에 위치한다. 제5 포인트는 제1 부분(120s-1)과 제2 부분(120s-2)이 연결되는 지점이다. 즉, 제5 포인트는 제1 하부 게이트 전극의 측면부(120s)의 기울기가 예각에서 둔각으로 변하는 지점이다. 제6 포인트는 제2 부분(120s-2) 또는 제3 부분(120s-3) 상에 위치한다. 도 2에서, 제6 포인트는 제1 하부 게이트 전극의 측면부의 제3 부분(120s-3) 상에 위치하는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제4 포인트에서, 마주보는 제1 하부 게이트 전극의 측면부(120s) 사이의 거리는 L1이다. 제5 포인트에서, 마주보는 제1 하부 게이트 전극의 측면부(120s) 사이의 거리는 L2이다. 제6 포인트에서, 마주보는 제1 하부 게이트 전극의 측면부(120s) 사이의 거리는 L3이다. 본 발명의 제1 실시예에 따른 반도체 장치에서, 제4 포인트에서 제1 하부 게이트 전극의 측면부(120s) 사이의 거리(L1)은 제5 포인트에서 제1 하부 게이트 전극의 측면부(120s) 사이의 거리(L2)보다 크다. 또한, 제6 포인트에서 제1 하부 게이트 전극의 측면부(120s) 사이의 거리(L3)은 제5 포인트에서 제1 하부 게이트 전극의 측면부(120s) 사이의 거리(L2)보다 크다. 즉, 제1 하부 게이트 전극의 측면부(120s)의 기울기가 예각에서 둔각으로 변하는 제5 포인트에서, 마주보는 제1 하부 게이트 전극의 측면부(120s)는 가장 인접한다.
도 3b를 참고하면, 제1 상부 게이트 전극(130)은 제1 게이트 스페이서(140)에 의해 정의되는 제1 트렌치(145)의 적어도 일부를 채운다.
제1 상부 게이트 전극(130)의 측면의 모양은 제1 트렌치(145)의 측면에 형성된 제1 하부 게이트 전극(120)의 모양과 실질적으로 동일할 수 있다. 즉, 제1 상부 게이트 전극(130)의 측면은 예각인 기울기를 갖는 부분과 둔각인 기울기를 갖는 부분을 포함할 수 있다.
제1 상부 게이트 전극(130)은 제1 부분(130a)과, 제2 부분(130b)을 포함할 수 있다. 제1 상부 게이트 전극의 제1 부분(130a)은 제1 상부 게이트 전극의 제2 부분(130b)보다 기판(100)에 가깝다.
제1 상부 게이트 전극의 제1 부분(130a)은 제1 게이트 스페이서의 제1 부분(140a) 사이에 위치한다. 제1 상부 게이트 전극의 제2 부분(130b)은 제1 하부 게이트 전극(120)의 측면부의 기울기가 예각에서 둔각으로 변하는 지점 사이에 위치한다.
제1 상부 게이트 전극의 제1 부분(130a)의 폭은 제1 상부 게이트 전극의 제2 부분(130b)의 폭보다 크다.
제1 상부 게이트 전극(130)은 제3 부분(130c)을 더 포함한다. 제1 상부 게이트 전극의 제2 부분(130b)은 제1 상부 게이트 전극의 제3 부분(130c)보다 기판(100)에 가깝다.
제1 상부 게이트 전극의 제3 부분(130c)의 폭은 제1 상부 게이트 전극의 제2 부분(130b)의 폭보다 크다.
결론적으로, 제1 상부 게이트 전극의 제1 부분(130a)의 폭은 제1 상부 게이트 전극의 제2 부분(130b)의 폭보다 크고, 제1 상부 게이트 전극의 제3 부분(130c)의 폭은 제1 상부 게이트 전극의 제2 부분(130b)의 폭보다 크다. 다시 말하면, 제1 상부 게이트 전극(130)의 폭은 일정 지점까지 좁아졌다가 다시 넓어진다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 게이트 전극(120, 130)은 기판(100)으로부터 일정 높이까지 제1 게이트 전극(120, 130)의 폭은 점점 줄어든다. 하지만, 제1 게이트 전극(120, 130)의 폭이 최소가 되는 지점을 지난 후, 제1 게이트 전극(120, 130)의 폭은 다시 증가하게 된다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 게이트 전극(120, 130)은 사다리꼴 모양을 갖는 부분과 역사다리꼴 모양을 갖는 부분을 동시에 포함할 수 있다.
도 4 내지 도 6을 통해 설명하는 실시예는 층간 절연막을 관통하여 형성되는 컨택을 제외하고 설명한다.
도 4를 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의상, 도 1a를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4를 참고하면, 제1 게이트 절연막(110)은 제1 트렌치(145)의 측면 일부 및 바닥면을 따라 형성된다. 제1 하부 게이트 전극(120)은 제1 게이트 절연막(110) 상에 제1 게이트 절연막(110)을 따라 형성된다. 제1 하부 게이트 전극(120)은 제1 막(122)과 제2 막(124)을 포함할 수 있다.
제1 트렌치(145)의 측면 상에 형성되는 제1 게이트 절연막(110)은 제1 게이트 스페이서의 제1 부분(140a)으로부터 제1 게이트 스페이서의 제2 부분(140b)까지 연장되어 형성될 수 있다. 제1 트렌치(145)의 측면 상에 형성되는 제1 게이트 절연막(110)은 제1 캡핑 패턴(150)과 접하지 않고, 기판(100)의 두께 방향으로 이격되어 있을 수 있다. 도 4에서, 제1 게이트 절연막(110)은 제1 게이트 스페이서의 제3 부분(140c)까지 연장되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제1 트렌치(145)의 측면 상에 형성되는 제1 게이트 절연막(110)의 일부는 제1 게이트 스페이서의 제3 부분(140c)의 일부와 오버랩될 수 있다.
제1 하부 게이트 전극(120)에 포함되는 제1 막(122) 및 제2 막(124)은 제1 게이트 절연막(110) 상에 순차적으로 적층된다. 제1 하부 게이트 전극의 제1 막(122)은 예를 들어, p형 일함수 조절막일 수 있고, 제1 하부 게이트 전극의 제2 막(124)은 예를 들어, n형 일함수 조절막일 수 있다.
제1 하부 게이트 전극의 제1 막(122) 중 제1 트렌치(145)의 측면에 형성되는 부분은 제1 게이트 스페이서의 제1 부분(140a)으로부터 제1 게이트 스페이서의 제2 부분(140b)까지 연장될 수 있다. 제1 하부 게이트 전극의 제1 막(122)은 제1 캡핑 패턴(150)과 접하지 않고, 기판(100)의 두께 방향으로 이격되어 있다. 도 4에서, 제1 하부 게이트 전극의 제1 막(122)은 제1 게이트 스페이서의 제3 부분(140c)까지 연장되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제1 트렌치(145)의 측면 상에 형성되는 제1 하부 게이트 전극의 제1 막(122)의 일부는 제1 게이트 스페이서의 제3 부분(140c)의 일부와 오버랩될 수 있다 하지만, 제1 캡핑 패턴(150)과 접하지 않고, 이격되어 있으면 된다. 다시 말하면, 제1 하부 게이트 전극의 제1 막(122)의 최상면(122u)는 제1 캡핑 패턴(150)과 이격되어 있다.
제1 하부 게이트 전극의 제2 막(124) 중 제1 트렌치(145)의 측면에 형성되는 부분은 제1 게이트 스페이서의 제1 부분(140a)으로부터 제1 게이트 스페이서의 제3 부분(140c)의 일부까지 연장될 수 있다. 즉, 제1 트렌치(145)의 측면 상에 형성되는 제1 하부 게이트 전극의 제2 막(124)은 제1 게이트 스페이서의 제3 부분(140c)의 일부와 오버랩된다. 제1 하부 게이트 전극의 제1 막(122)이 형성된 부분에서는, 제1 하부 게이트 전극의 제2 막(124)은 제1 하부 게이트 전극의 제1 막(122)을 따라서 형성된다. 하지만, 제1 하부 게이트 전극의 제1 막(122)이 형성되지 않은 부분에서는, 제1 하부 게이트 전극의 제2 막(124)은 제1 게이트 스페이서(140)의 측면을 따라서 형성된다.
제1 하부 게이트 전극의 제2 막(124)은 제1 하부 게이트 전극의 제1 막(122)을 전체적으로 덮는다. 다시 말하면, 제1 하부 게이트 전극의 제2 막(124)은 제1 하부 게이트 전극의 제1 막(122)의 최상면(122u)을 덮는다.
도 5를 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의상, 도 1a를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5를 참고하면, 제1 게이트 스페이서(140)는 기판(100) 상에 순차적으로 위치하는 제1 부분(140a)과, 제2 부분(140b)과 제3 부분(140c)을 포함한다.
제1 게이트 스페이서의 제1 부분(140a)의 내측면은 예각인 기울기를 갖는다. 제1 게이트 스페이서의 제2 부분(140b)의 내측면은 직각이 기울기를 갖는다. 즉, 제1 게이트 스페이서의 제2 부분(140b)의 내측면은 기판(100)의 법선과 평행하다.
도 5에서, 내측면의 기울기가 직각인 제1 게이트 스페이서의 제2 부분(140b)은 제1 게이트 스페이서의 제3 부분(140c)과 직접 연결되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제1 게이트 스페이서의 제2 부분(140b)과 제1 게이트 스페이서의 제3 부분(140c) 사이에, 내측면의 기울기가 둔각인 제1 게이트 스페이서(140) 부분이 더 포함될 수 있음은 물론이다.
본 발명의 제3 실시예에 따른 반도체 장치에서, 제1 게이트 스페이서의 제2 부분(140b)에 의해서 정의되는 제1 트렌치(145)의 폭은 일정할 수 있다.
본 발명의 제3 실시예에 따른 반도체 장치에서, 제1 게이트 스페이서의 제2 부분(140b)을 따라 형성되는 제1 하부 게이트 전극(120) 사이의 거리는 일정할 수 있다.
도 6을 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의상, 도 1a를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6을 참고하면, 제1 게이트 스페이서(140)는 기판 상에 순차적으로 위치하는 제1 부분(140a) 및 제2 부분(140b)을 포함한다.
제1 게이트 스페이서의 제1 부분(140a)의 내측면과 제1 게이트 스페이서의 제2 부분(140b)의 내측면의 프로파일은 연속된다. 또한, 제1 게이트 스페이서(140)의 내측면의 프로파일은 전체적으로 연속된다. 즉, 제1 게이트 스페이서(140)의 내측면은 단구면(terrace surface)가 형성되지 않는다.
제1 트렌치(145)의 측면 상에 형성되는 제1 게이트 절연막(110) 및 제1 하부 게이트 전극(120)은 제1 게이트 스페이서의 제1 부분(140a)으로부터 제1 게이트 스페이서의 제2 부분(140b)의 일부까지 연장된다.
제1 캡핑 패턴(150)은 제1 게이트 전극(120, 130)에 의해 일부 채워진 제1 트렌치(145)의 나머지를 채운다. 제1 게이트 스페이서(140)의 내측면 상에서, 제1 캡핑 패턴(150)은 제1 게이트 스페이서의 제1 부분(140a)과 오버랩되지 않고, 제1 게이트 스페이서의 제2 부분(140b)의 일부와 오버랩된다.
도 7을 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의상, 도 1a 및 도 1b를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 7은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7을 참고하면, 제1 상부 게이트 전극(130)의 상면과 제1 하부 게이트 전극(120)의 최상면은 제1 층간 절연막(182)의 상면과 동일 평면에 놓인다. 즉, 제1 상부 게이트 전극(130) 및 제1 하부 게이트 전극(120) 상에 제1 트렌치(145)의 일부를 채우는 제1 캡핑 패턴(도 1a의 150)이 형성되지 않는다.
제1 하부 게이트 전극(120)은 제1 트렌치(145)의 측면 및 바닥면을 따라 형성된다. 제1 트렌치(145)의 측면 상에 형성되는 제1 하부 게이트 전극(120)은 제1 게이트 스페이서의 제1 부분(140a)으로부터 제1 게이트 스페이서의 제3 부분(140c)까지 연장된다. 즉, 제1 게이트 스페이서(140)의 내측면 상에서, 제1 하부 게이트 전극(120)은 제1 게이트 스페이서(140)과 전체적으로 오버랩될 수 있다.
또한, 도 1b에서 설명한 것과 달리, 본 발명의 제5 실시예에 따른 반도체 장치에서, 제1 게이트 전극(120, 130) 및 제1 게이트 스페이서(140)가 가이드 역할을 하는 자기 정렬 컨택이 형성되지 않을 수 있다.
도 8을 참조하여, 본 발명의 제6 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의상, 도 1a 내지 도 7을 통해 설명한 본 발명의 제1 내지 제5 실시예와 중복되는 부분은 간략히 설명하거나 생략한다.
도 8은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8을 참고하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)는 제2 게이트 스페이서(240), 제3 게이트 스페이서(340), 제2 트렌치(245), 제3 트렌치(345), 제2 하부 게이트 전극(220), 제3 하부 게이트 전극(320), 제2 상부 게이트 전극(230), 제3 상부 게이트 전극(330), 제2 캡핑 패턴(250) 및 제3 캡핑 패턴(350) 등을 포함한다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 본 발명의 제6 실시예에 따른 반도체 장치에서, 제1 영역(I)은 NMOS가 형성되는 영역이고, 제2 영역(II)은 PMOS가 형성되는 영역일 수 있다.
제2 게이트 스페이서(240) 및 제3 게이트 스페이서(340)는 각각 기판(100)의 제1 영역(I) 및 제2 영역(II) 상에 형성된다. 따라서, 제2 게이트 스페이서(240)에 의해 정의되는 제2 트렌치(245)는 제1 영역(I)에 위치하고, 제3 게이트 스페이서(340)에 의해 정의되는 제3 트렌치(345)는 제2 영역(II)에 위치한다.
제2 게이트 스페이서(240)는 제1 영역(I)의 기판(100) 상에 순차적으로 위치하는 제1 부분(240a), 제2 부분(240b) 및 제3 부분(240c)을 포함한다. 제3 게이트 스페이서(340)는 제2 영역(II)의 기판(100) 상에 순차적으로 위치하는 제1 부분(340a), 제2 부분(340b) 및 제3 부분(340c)을 포함한다.
제2 게이트 스페이서의 제1 부분(240a)의 내측면 및 제3 게이트 스페이서의 제1 부분(340a)의 내측면은 예각인 기울기를 갖는다. 하지만, 제2 게이트 스페이서의 제2 부분(240b)의 내측면 및 제3 게이트 스페이서의 제2 부분(340b)의 내측면은 둔각 또는 직각의 기울기를 갖는다. 도 8에서, 제2 게이트 스페이서의 제2 부분(240b)의 내측면 및 제3 게이트 스페이서의 제2 부분(340b)의 내측면은 둔각의 기울기를 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제2 게이트 스페이서의 제1 부분(240a)의 내측면과 제2 게이트 스페이서의 제2 부분(240b)의 내측면의 프로파일은 연속이다. 하지만, 제2 게이트 스페이서의 제2 부분(240b)의 내측면과 제2 게이트 스페이서의 제3 부분(240c)의 내측면의 프로파일은 불연속된다. 제2 게이트 스페이서(240)의 내측면의 프로파일은 연속되는 부분과 불연속되는 부분을 포함한다.
마찬가지로, 제3 게이트 스페이서의 제2 부분(340b)의 내측면의 프로파일은 제3 게이트 스페이서의 제1 부분(340a)의 내측면의 프로파일과 연속이지만, 제3 게이트 스페이서의 제3 부분(340c)의 내측면의 프로파일과는 불연속된다.
제2 게이트 절연막(210)은 제2 트렌치(245)의 측면의 일부 및 바닥면을 따라서 형성되고, 제3 게이트 절연막(310)은 제3 트렌치(345)의 측면의 일부 및 바닥면을 따라서 형성된다. 제2 트렌치(245)의 측면 및 제3 트렌치(345)의 측면 상에 각각 형성된 제2 게이트 절연막(210) 및 제3 게이트 절연막(310)은 제2 게이트 스페이서의 제3 부분(240c)의 일부 및 제3 게이트 스페이서의 제3 부분(340c)의 일부와 오버랩된다.
제2 하부 게이트 전극(220)은 제2 트렌치(245)의 측면의 일부 및 바닥면을 따라서 제2 게이트 절연막(210) 상에 형성된다. 즉, 제2 트렌치(245)의 측면 상에 형성된 제2 하부 게이트 전극(220)은 제2 게이트 스페이서의 제3 부분(240c)의 일부와 오버랩된다.
제2 하부 게이트 전극(220)은 제1 n형 일함수 조절막을 포함할 수 있다. 하지만, 제2 하부 게이트 전극(220)은 p형 일함수 조절막을 포함하지 않는다.
제3 하부 게이트 전극(320)은 제1 막(322) 및 제2 막(324)을 포함할 수 있다. 제3 하부 게이트 전극의 제1 막(322)은 p형 일함수 조절막을 포함할 수 있고, 제3 하부 게이트 전극의 제2 막(324)은 제2 n형 일함수 조절막을 포함할 수 있다. 제2 하부 게이트 전극(220)에 포함되는 제1 n형 일함수 조절막과 제3 하부 게이트 전극(320)에 포함되는 제2 n형 일함수 조절막은 동일 레벨에서 형성된다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
제3 하부 게이트 전극의 제1 막(322)은 제2 트렌치(245)의 측면의 일부 및 바닥면을 따라서 제3 게이트 절연막(310) 상에 형성된다. 제3 하부 게이트 전극의 제2 막(324)은 제3 하부 게이트 전극의 제1 막(322)을 따라서 제3 하부 게이트 전극의 제1 막(322) 상에 형성된다. 즉, 제3 트렌치(345)의 측면 상에 형성된 제3 하부 게이트 전극의 제1 막(322) 및 제2 막(324)은 제3 게이트 스페이서의 제3 부분(340c)의 일부와 오버랩된다.
제3 하부 게이트 전극의 제2 막(324)은 제3 하부 게이트 전극의 제1 막(322)의 최상면을 덮지 않는다. 제3 하부 게이트 전극의 제2 막(324)은 제3 하부 게이트 전극의 제1 막(322)을 전체적으로 덮지 않는다.
제3 트렌치(345)의 측면 및 바닥면을 따라서 형성된 제3 하부 게이트 전극(320)의 두께는 제2 하부 게이트 전극(220)보다 제3 하부 게이트 전극의 제1 막(322)의 두께만큼 두껍다.
제2 상부 게이트 전극(230) 및 제3 상부 게이트 전극(330)은 각각 제2 하부 게이트 전극(220) 및 제3 하부 게이트 전극(320) 상에 형성된다. 제2 상부 게이트 전극(230) 및 제3 상부 게이트 전극(330)은 제2 트렌치(245)의 일부 및 제3 트렌치(345)의 적어도 일부를 각각 채울 수 있다. 즉, 제2 상부 게이트 전극(230) 및 제3 상부 게이트 전극은 각각 제1 필링(filling) 게이트 전극 및 제2 필링 게이트 전극일 수 있다.
결론적으로, 제2 게이트 전극(220, 230) 및 제3 게이트 전극(320, 330)은 각각 제2 트렌치(245) 및 제3 트렌치의 적어도 일부를 채운다.
본 발명의 제6 실시예에 따른 반도체 장치에서, 제2 게이트 전극(220, 230) 및 제3 게이트 전극(320, 330)은 제2 트렌치(245) 및 제3 트렌치(345)의 일부를 채운다.
제2 캡핑 패턴(250) 및 제3 캡핑 패턴(350)은 제2 게이트 전극(220, 230) 및 제3 게이트 전극(320, 330) 상에 각각 형성된다. 제2 캡핑 패턴(250) 및 제3 캡핑 패턴(350)은 제2 트렌치(245) 및 제3 트렌치(345)의 일부를 채워 각각 형성된다. 즉, 제2 캡핑 패턴(250)은 제2 게이트 전극(220, 230)이 제2 트렌치(245)를 채우고 남은 나머지 부분을 채울 수 있다.
반도체 장치(6)은 제2 게이트 스페이서(240) 및 제3 게이트 스페이서(340)에 각각 인접하는 자기 정렬 컨택(Self Aligned Contact)을 더 포함할 수 있음은 물론이다.
도 9를 참조하여, 본 발명의 제7 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의상, 도 8을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 9는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9를 참고하면, 제2 게이트 절연막(210)은 제2 트렌치(245)의 측면의 일부와 바닥면을 따라서 형성된다. 제3 게이트 절연막(310)은 제3 트렌치(345)의 측면의 일부와 바닥면을 따라서 형성된다.
제2 트렌치(245)의 측면 상에 형성되는 제2 게이트 절연막(210)은 제2 게이트 스페이서의 제1 부분(240a)으로부터 제2 게이트 스페이서의 제2 부분(240b)까지 연장되어 형성될 수 있다. 제3 트렌치(345)의 측면 상에 형성되는 제3 게이트 절연막(310)은 제3 게이트 스페이서의 제1 부분(340a)으로부터 제3 게이트 스페이서의 제2 부분(340b)까지 연장되어 형성될 수 있다. 도 9에서 도시된 것과 달리, 제2 트렌치(245) 및 제3 트렌치(345)의 측면 상에 형성된 제2 게이트 절연막(210) 및/또는 제3 게이트 절연막(310)은 각각 제2 게이트 스페이서의 제3 부분(240c)의 일부 및 제3 게이트 스페이서의 제3 부분(340c)의 일부와 오버랩될 수 있다.
제3 하부 게이트 전극의 제1 막(322) 중 제3 트렌치(345)의 측면에 형성되는 부분은 제3 게이트 스페이서의 제1 부분(340a)으로부터 제3 게이트 스페이서의 제2 부분(340b)까지 연장될 수 있다. 제3 하부 게이트 전극의 제1 막(322)은 제3 캡핑 패턴(350)과 접하지 않고, 기판(100)의 두께 방향으로 이격되어 있다.
제3 하부 게이트 전극의 제2 막(324)은 제3 하부 게이트 전극의 제1 막(322)을 전체적으로 덮는다. 다시 말하면, 제3 하부 게이트 전극의 제2 막(324)은 제3 하부 게이트 전극의 제1 막(322)의 최상면(322u)를 덮는다.
도 10을 참조하여, 본 발명의 제8 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의상, 도 8을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 10은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10을 참고하면, 제2 상부 게이트 전극(230)의 최상면과 제2 하부 게이트 전극(220)의 최상면은 제1 층간 절연막(182)의 최상면과 동일 평면에 놓인다. 또한, 제3 상부 게이트 전극(330)의 최상면과 제3 하부 게이트 전극(320)의 최상면은 제1 층간 절연막(182)의 최상면과 동일 평면에 놓인다.
제2 게이트 전극(220, 230)의 최상면 및 제3 게이트 전극(320, 330)의 최상면은 제1 층간 절연막(182)의 상면에 대해서 리세스되지 않는다. 따라서, 제2 게이트 전극(220, 230) 및 제3 게이트 전극(320, 330)는 각각 제2 트렌치(245) 및 제3 트렌치(345)를 전체적으로 채울 수 있다.
제2 게이트 전극(220, 230) 및 제3 게이트 전극(320, 330) 상에 각각 제2 트렌치(245)의 일부 및 제3 트렌치(345)의 일부를 채우는 제2 캡핑 패턴(도 8의 250) 및 제3 캡핑 패턴(도 8의 350)이 형성되지 않는다.
도 11을 참조하여, 본 발명의 제9 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의상, 도 8을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 11은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11을 참고하면, 제1 영역(I)에서, 제2 게이트 전극(220, 230)은 제2 트렌치(245)의 측면의 적어도 일부 및 바닥면을 따라서 형성되는 제2 하부 게이트 전극(220)과, 제2 하부 게이트 전극(220) 상에 제2 트렌치(245)의 적어도 일부를 채우는 제2 상부 게이트 전극(230)을 포함한다.
즉, 제1 영역(I)에는 필링 게이트 전극인 제2 상부 게이트 전극(230)이 형성된다.
제2 영역(II)에서, 제3 게이트 전극(320)은 제3 트렌치(345)의 측면의 적어도 일부 및 바닥면을 따라서 형성되는 제2 하부 게이트 전극의 제1 막(322)과, 제2 하부 게이트 전극의 제1 막(322) 상에 제2 트렌치(245)의 적어도 일부를 채우는 제2 하부 게이트 전극의 제2 막(324)을 포함한다.
하지만, 제2 영역(II)에 배치되는 제3 게이트 전극(320)은 제1 영역(I)의 제2 게이트 전극(220, 230)에 포함되는 제2 상부 게이트 전극(230) 즉, 필링 게이트 전극이 포함되지 않는다.
도 12 및 도 13을 참조하여, 본 발명의 제10 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의상, 도 1a을 통해 설명한 실시예와 중복되는 부분은 간략히 설명하거나 생략한다.
도 12는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 13dms 도 12의 A-A를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 12에서는 제1 층간 절연막(182)을 도시하지 않았고, 도 13에서는 제2 컨택(480)을 도시하지 않았다.
도 12 및 도 13을 참고하면, 본 발명의 제9 실시예에 따른 반도체 장치(9)는 기판(100), 핀형 액티브 패턴(405), 제4 게이트 스페이서(440), 제4 트렌치(445), 제4 하부 게이트 전극(420), 제4 상부 게이트 전극(430), 제4 캡핑 패턴(450) 및 제2 컨택(480) 등을 포함한다.
핀형 액티브 패턴(405)은 기판(100)으로부터 돌출되어 있을 수 있다. 필드 절연막(105)은 핀형 액티브 패턴(405)의 측면 일부를 덮고 있기 때문에, 핀형 액티브 패턴(405)은 기판(100) 상에 형성된 필드 절연막(105) 위로 돌출되어 있을 수 있다.
핀형 액티브 패턴(405)은 제1 방향(X)을 따라서 길게 연장될 수 있다. 핀형 액티브 패턴(405)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
핀형 액티브 패턴(405)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 액티브 패턴(405)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 핀형 액티브 패턴(405)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 핀형 액티브 패턴(405)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 제10 실시예에 따른 반도체 장치에서, 핀형 액티브 패턴(405)은 실리콘을 포함하는 것으로 설명한다.
제4 게이트 스페이서(440)는 필드 절연막(105) 상으로 돌출된 핀형 액티브 패턴(405) 상에 형성된다. 제4 게이트 스페이서(440)는 제2 방향(Y)을 따라서 길게 연장될 수 있고, 핀형 액티브 패턴(405)과 교차할 수 있다.
제4 게이트 스페이서(440)는 필드 절연막(105) 상에 순차적으로 위치하는 제1 부분(440a)과, 제2 부분(440b)과, 제3 부분(440c)을 포함할 수 있다.
제4 게이트 스페이서의 제1 부분(440a)의 내측면은 예각인 기울기를 갖는다. 하지만, 제4 게이트 스페이서의 제2 부분(440b)의 내측면은 둔각 또는 직각의 기울기를 갖는다. 도 12 및 도 13에서, 제4 게이트 스페이서의 제2 부분(440b)의 내측면은 둔각의 기울기를 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제4 게이트 스페이서의 제1 부분(440a)의 내측면과 제4 게이트 스페이서의 제2 부분(440b)의 내측면의 프로파일은 연속이다. 하지만, 제4 게이트 스페이서의 제2 부분(440b)의 내측면과 제4 게이트 스페이서의 제3 부분(440c)의 내측면의 프로파일은 불연속된다. 제4 게이트 스페이서(440)의 내측면의 프로파일은 연속되는 부분과 불연속되는 부분을 포함한다.
제4 게이트 스페이서의 제1 부분(440a)의 높이는 필드 절연막(105)의 상면으로부터 핀형 액티브 패턴(405)의 상면까지의 높이보다 높다. 즉, 제4 게이트 스페이서의 제1 부분(440a)의 높이는 필드 절연막(105) 위로 돌출된 핀형 액티브 패턴(405)의 높이보다 높다.
핀형 액티브 패턴(405) 상에 위치하는 제4 게이트 스페이서의 제1 부분(440a)의 높이는 필드 절연막(105) 상에 위치하는 제4 게이트 스페이서의 제1 부분(440a)의 높이보다 낮다. 예를 들어, 핀형 액티브 패턴(405) 상에 위치하는 제4 게이트 스페이서의 제1 부분(440a)의 높이와 필드 절연막(105) 상에 위치하는 제4 게이트 스페이서의 제1 부분(440a)의 높이의 차이는 필드 절연막(405) 위로 돌출된 핀형 액티브 패턴(405)의 높이와 실질적으로 동일할 수 있다.
제4 트렌치(445)는 제4 게이트 스페이서(440)에 정의되므로, 제2 방향(Y)을 따라 길게 연장될 수 있다.
제4 게이트 절연막(410)은 제4 트렌치(445)의 측면의 적어도 일부 및 바닥면을 따라 형성된다. 제4 트렌치(445)의 바닥면을 따라 형성되는 제4 게이트 절연막(410)은 필드 절연막(105) 및 핀형 액티브 패턴(405)을 프로파일을 따라 형성될 수 있다.
제4 하부 게이트 전극(420)은 제4 게이트 절연막(410) 상에 형성된다. 제4 하부 게이트 전극(420)은 제4 게이트 절연막(410)을 따라서 형성된다. 제4 트렌치(445)의 측면 상에 형성되는 제4 하부 게이트 전극(420)은 제4 게이트 스페이서의 제3 부분(440c)의 일부와 오버랩된다.
제4 하부 게이트 전극(420)은 n형 일함수 조절막을 포함하거나, p형 일함수 조절막 및 n형 일함수 조절막의 적층막을 포함할 수 있다.
제4 상부 게이트 전극(430)은 제4 하부 게이트 전극(420) 상에 형성된다. 제4 상부 게이트 전극(430)은 제4 트렌치(445)의 적어도 일부를 채운다. 제4 상부 게이트 전극(430)의 상면과 제4 하부 게이트 전극(420)의 최상면을 동일 평면 상에 놓일 수 있다.
제4 게이트 전극(420, 430)은 제4 하부 게이트 전극(420) 및 제4 상부 게이트 전극(430)을 포함한다. 제4 게이트 전극(420, 430)의 상면은 제1 층간 절연막(182)의 상면보다 리세스되어 있다. 즉, 제4 게이트 전극(420, 430)은 제4 트렌치(445)의 적어도 일부를 채운다. 제4 게이트 전극(420, 430)은 리플레이스먼트 금속 게이트 전극일 수 있다.
제4 캡핑 패턴(450)은 제4 상부 게이트 전극(430) 및 제4 하부 게이트 전극(420) 상에 형성된다. 본 발명의 제9 실시예에 따른 반도체 장치에서, 제4 게이트 전극(420, 430)은 제4 트렌치(445)의 일부를 채우고 있다. 따라서, 제4 캡핑 패턴(450)은 제4 트렌치(445)의 일부를 채워 형성된다. 제4 캡핑 패턴(450)의 상면은 제4 게이트 스페이서(440)의 상면과 동일 평면 상에 놓일 수 있다.
상승된 소오스/드레인(407)은 제4 상부 게이트 전극(430)의 양측에, 핀형 액티브 패턴(405) 상에 형성될 수 있다. 즉, 상승된 소오스/드레인(407)은 제4 게이트 스페이서(440) 측면에 형성될 수 있다.
상승된 소오스/드레인(407)은 다양한 형상일 수 있다. 예를 들어, 상승된 소오스/드레인(407)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 12에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
반도체 소자(10)가 PMOS 핀형 트랜지스터인 경우, 상승된 소오스/드레인(407)은 압축 스트레스 물질을 포함할 수 있다. 핀형 액티브 패턴(405)이 실리콘인 경우, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 핀형 액티브 패턴(405)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 반도체 소자(10)가 NMOS 핀형 트랜지스터인 경우, 상승된 소오스/드레인(407)은 핀형 액티브 패턴(405)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 핀형 액티브 패턴(405)이 실리콘일 때, 상승된 소오스/드레인(407)은 실리콘이거나, 실리콘보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
제2 컨택(480)은 제4 게이트 스페이서(440)에 인접하여 형성될 수 있다. 제2 컨택(480)은 상승된 소오스/드레인(407)과 전기적으로 연결될 수 있다. 제2 컨택(480)은 예를 들어, 자기 정렬 컨택일 수 있지만, 이에 제한되는 것은 아니다.
도 14 및 도 15를 참조하여, 본 발명의 제11 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의상, 도 12 및 도 13을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 14는 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 15는 도 14의 A-A를 따라 절단한 단면도이다.
도 14 및 도 15를 참고하면, 제4 하부 게이트 전극(420)은 제4 게이트 절연막(410) 상에 순차적으로 형성된 제1 막(422) 및 제2 막(424)을 포함한다.
제4 하부 게이트 전극의 제1 막(422)은 제4 게이트 절연막(410)을 따라 형성된다. 제4 트렌치(445)의 측면 상에 형성된 제4 하부 게이트 전극의 제1 막(422)은 제4 캡핑 패턴(450)과 접하지 않고, 기판(100)의 두께 방향으로 이격되어 있다. 도 14 및 도 15에서, 제4 트렌치(445)의 측면 상에 형성된 제4 하부 게이트 전극의 제1 막(422)은 제4 게이트 스페이서의 제1 부분(440a) 및 제4 게이트 스페이서의 제2 부분(440b)에 연장되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제4 트렌치(445)의 측면 상에 형성된 제4 하부 게이트 전극의 제1 막(422)은 제4 게이트 스페이서의 제3 부분(440c)의 일부와 오버랩될 수 있음은 물론이다.
제4 하부 게이트 전극의 제2 막(424)은 제4 하부 게이트 전극의 제1 막(422) 및 제4 게이트 스페이서의 제3 부분(440c)을 따라 형성될 수 있다. 제4 하부 게이트 전극의 제2 막(424)은 제4 하부 게이트 전극의 제1 막(422)의 최상면(422u)을 덮는다.
도 14 및 도 15에서, 제4 트렌치(445)의 측면 상에 형성되는 제4 게이트 절연막(410)은 제4 게이트 스페이서의 제1 부분(440a)으로부터 제4 게이트 스페이서의 제2 부분(440b)까지 연장되고, 제4 캡핑 패턴(450)과 기판(100)의 두께 방향으로 이격되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 16 및 도 17을 참조하여, 본 발명의 제12 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의상, 도 12 및 도 13을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 16은 본 발명의 제12 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 17은 도 16의 A-A를 따라 절단한 단면도이다.
도 16 및 도 17을 참고하면, 본 발명의 제12 실시예에 따른 반도체 장치(12)는 제4 캡핑 패턴(도 12의 450)을 포함하지 않는다. 제4 상부 게이트 전극(430)의 상면과 제4 하부 게이트 전극(120)의 최상면은 제1 층간 절연막(182)의 상면과 동일 평면에 놓인다. 즉, 제4 게이트 전극(420, 430)의 상면은 제1 층간 절연막(182)의 상면에 대해 리세스되지 않는다.
제4 하부 게이트 전극(420)은 제4 트렌치(445)의 측면 및 바닥면을 따라 형성된다. 제4 트렌치(445)의 측면 상에 형성되는 제4 하부 게이트 전극(420)은 제4 게이트 스페이서의 제1 부분(440a)으로부터 제4 게이트 스페이서의 제3 부분(440c)까지 연장된다. 즉, 제4 게이트 스페이서(440)의 내측면 상에서, 제4 하부 게이트 전극(420)은 제4 게이트 스페이서(440)과 전체적으로 오버랩될 수 있다.
또한, 도 12에서 설명한 것과 달리, 본 발명의 제12 실시예에 따른 반도체 장치에서, 제4 게이트 전극(420, 430) 및 제4 게이트 스페이서(440)가 가이드 역할을 하는 자기 정렬 컨택이 형성되지 않을 수 있지만, 이에 제한되는 것은 아니다.
이어서, 도 1a 내지 도 17을 이용하여 설명한 반도체 장치를 이용하는 전자 시스템의 예를 설명한다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 18을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 19 및 도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 19는 태블릿 PC이고, 도 20은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 소자는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
도 21 내지 도 29를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다. 이를 통해, 본 발명의 제5 실시예에 따른 반도체 장치가 제조될 수 있다.
도 21 내지 도 29는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 21을 참고하면, 기판(100) 상에 더미 게이트 절연막(111)과 더미 게이트 전극(112)을 형성한다. 더미 게이트 절연막(111)과 더미 게이트 전극(112)은 기판(100) 상에 순차적으로 적층될 수 있다.
더미 게이트 절연막(111)은 실리콘 산화물, 실리콘 산질화물 및 이들의 조합을 포함할 수 있다. 더미 게이트 전극(112)은 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다. 더미 게이트 전극(112)은 불순물이 도핑되지 않을 수도 있고, 또는 불순물로 도핑될 수도 있다.
이어서, 더미 게이트 절연막(111) 및 더미 게이트 전극(112)의 적층체 측면에 제1 게이트 스페이서(140)를 형성한다. 제1 게이트 스페이서(140)는 상부(도 25의 140y)와 하부(도 25의 140x)를 포함할 수 있다
제1 게이트 스페이서(140)를 형성한 후, 더미 게이트 전극(112)의 양측에 각각 소오스/드레인 영역을 형성한다.
이어서, 기판(100) 상에 더미 게이트 전극(112)과 제1 게이트 스페이서(140)를 덮는 제1 층간 절연막(182)을 형성한다. 제1 층간 절연막(182)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
이어서, 제1 층간 절연막(182)을 평탄화하여, 더미 게이트 전극(112)의 상면 및 제1 게이트 스페이서(140)가 노출되도록 한다. 예를 들어, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정을 이용할 수 있다. 이를 통해, 제1 게이트 스페이서(140) 및 더미 게이트 전극(112)을 감싸는 제1 층간 절연막(182)이 형성된다.
도 22를 참고하면, 제1 층간 절연막(182)의 일부를 리세스하여, 제1 층간 절연막(182)의 상면 위로 제1 게이트 스페이서(140) 및 더미 게이트 전극(112)이 돌출되도록 한다.
제1 층간 절연막(182)의 일부를 리세스하는 것은 제1 게이트 스페이서(140) 및 더미 게이트 전극(112)에 대해 충분한 식각 선택비를 갖는 물질을 이용할 수 있다.
이어서, 돌출된 제1 게이트 스페이서(140) 및 더미 게이트 전극(112)과 제1 층간 절연막(182)의 상면을 덮는 프리 식각 방지막(22)을 컨포말하게 형성한다.
프리 식각 방지막(22)은 더미 게이트 전극(112) 및 제1 게이트 스페이서(140)와 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 프리 식각 방지막(22)은 탄소(C), 질소(N), 산소(O) 및 수소(H)로 이루어진 그룹에서 선택된 적어도 하나의 원소와 실리콘(Si)으로 이루어진 물질을 포함할 수 있다.
프리 식각 방지막(22)은 전체적으로 동일한 조성비를 갖는 물질로 이루어진 단일막일 수 있다. 또는, 프리 식각 방지막(22)은 기판(100)의 두께 방향으로 물질의 조성이 변하는 그레이딩막(grading layer)일 수 있다. 프리 식각 방지막(22)이 그레이딩막인 경우, 제1 층간 절연막(182)에 인접하는 프리 식각 방지막(22) 부분은 제1 층간 절연막(182)과 식각 선택비를 갖는 물질을 포함할 수 있다. 그리고, 제1 층간 절연막(182)과 떨어져 있는 프리 식각 방지막(22) 부분, 즉, 프리 식각 방지막(22)의 상면 부분은 식각 내성 물질을 포함할 수 있다.
이어서, 프리 식각 방지막(22) 상에, 마스크막(25)을 형성한다. 마스크막(25)은 프리 식각 방지막(22)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 마스크막(25)은 탄소(C), 산소(O), 수소(H) 및 불소(F)로 이루어진 그룹에서 선택된 적어도 하나의 원소와 실리콘(Si)으로 이루어진 물질을 포함할 수 있다.
마스크막(25)은 예를 들어, 화학적 기상 증착법(Chemical Vapor Deposition, CVD), 원자층 증착법(Atomic Layer Deposition, ALD), 열적 증착법(Thermal Deposition) 등을 이용하여 형성할 수 있지만, 이에 제한되는 것은 아니다.
도 23을 참고하면, 마스크막(25)을 평탄화하여, 프리 식각 방지막(22)을 노출시킨다.
마스크막(25)에 의해 노출되는 프리 식각 방지막(22) 부분은 제1 게이트 스페이서(140) 및 더미 게이트 전극(112)과 오버랩되는 부분이다.
제1 층간 절연막(182)의 일부를 리세스한 후, 프리 식각 방지막(22) 및 마스크막(25)을 순차적으로 형성한다. 이 후, 프리 식각 방지막(22)이 노출되도록 마스크막(25)을 평탄화할 경우, 제1 게이트 스페이서(140) 및 더미 게이트 전극(112)과 오버랩되는 프리 식각 방지막(22) 부분을 노출시키기 위한 추가적인 마스크 공정을 생략할 수 있다. 평탄화된 마스크막(25)이 셀프 마스크 역할을 하기 때문이다.
도 24를 참고하면, 제1 층간 절연막(182) 상에 식각 방지막(20)을 형성한다. 식각 방지막(20)은 더미 게이트 전극(112) 및 제1 게이트 스페이서(140)을 노출시키는 개구부(23)를 포함한다.
식각 방지막(20)을 형성하기 위한 공정에서, 제1 게이트 스페이서(140) 및 더미 게이트 전극(112)과 오버랩되는 프리 식각 방지막(도 23의 22)은 제거되어, 더미 게이트 전극(112) 및 제1 게이트 스페이서(140)을 노출시킨다.
식각 방지막(20)을 형성하는 것은 예를 들어, 식각 공정을 이용할 수 있다.
식각 방지막(20)을 형성하는 동안, 제1 게이트 스페이서(140)의 일부 및 더미 게이트 전극(112)의 일부가 제거되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 또한, 식각 방지막(20)을 형성하는 동안, 식각 방지막(20) 상의 마스크막(25)이 전부 제거되는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 25를 참고하면, 식각 방지막(20)에 의해 노출되는 더미 게이트 전극(112)의 일부를 제거하여, 제1 게이트 스페이서의 상부(140y)의 내측면을 노출시킨다. 구체적으로, 게이트 스페이서의 내측면 상에서, 제1 게이트 스페이서의 상부(140y)와 오버랩되는 더미 게이트 전극(112)을 식각하여, 제1 게이트 스페이서의 상부(140y)의 내측면을 노출시킨다.
따라서, 제1 게이트 스페이서(140)의 내측면 상에서, 더미 게이트 전극(112)은 제1 게이트 스페이서의 하부(140x)와 오버랩되고, 제1 게이트 스페이서의 상부(140y)와 오버랩되지 않는다.
더미 게이트 전극(112)의 일부를 제거하는 것은 예를 들어, 건식 식각 공정 등을 이용할 수 있지만, 이에 제한되는 것은 아니다.
도 26을 참고하면, 식각 방지막(20)을 식각 마스크로 이용하여, 제1 게이트 스페이서의 상부(140y)의 일부를 제거한다. 제1 게이트 스페이서의 상부(140y)의 일부를 식각하여, 제1 게이트 스페이서의 상부(140y)의 두께를 얇게 한다.
제1 게이트 스페이서의 상부(140y)의 두께가 얇아짐으로써, 제1 게이트 스페이서의 제3 부분(140c)이 형성된다. 이를 통해, 제1 게이트 스페이서(140)의 내측면은 계단 모양을 가질 수 있고, 제1 게이트 스페이서(140)의 모양은 벤치 모양일 수 있다.
도 27을 참고하면, 식각 방지막(20)을 마스크로 이용하여, 제1 게이트 스페이서의 하부(140x)와 오버랩되는 더미 게이트 전극(112) 및 더미 게이트 절연막(111)을 제거한다.
이를 통해, 기판(100)의 상면을 노출시키는 제1 트렌치(145)를 형성한다.
제1 트렌치(145)를 형성하는 과정에서, 제1 게이트 스페이서의 하부(140x) 중 일부는 식각되어, 제1 게이트 스페이서의 제2 부분(140b)이 형성된다. 또한, 제1 게이트 스페이서의 하부(140x) 중 나머지는 제1 게이트 스페이서의 제1 부분(140a)이 된다.
도 28을 참고하면, 제1 층간 절연막(182)의 상면과, 제1 트렌치(145)의 측면 및 바닥면을 따라 절연막(110p) 및 하부 전극막(120p)을 순차적으로 형성한다. 하부 전극막(120p) 상에, 제1 트렌치(145)를 채우고, 제1 층간 절연막(182)의 상면을 덮는 상부 전극막(130p)을 형성한다.
절연막(110p)은 예를 들어, 고유전율 유전막을 포함할 수 있지만, 이에 제한되는 것은 아니다. 하부 전극막(120p)은 예를 들어, n형 일함수 조절막, 또는 p형 일함수 조절막 및 n형 일함수 조절막의 적층막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
상부 전극막(130p)은 예를 들어, 텅스텐(W), 알루미늄(Al) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 29를 참고하면, 절연막(110p)과, 하부 전극막(120p)과 상부 전극막(130p)을 평탄화하여, 식각 방지막(20)을 노출시킨다.
이를 통해, 제1 트렌치(145) 내에, 제1 게이트 절연막(110p)과, 제1 하부 게이트 전극(120)과, 제1 상부 게이트 전극(130)을 형성한다.
이어서, 평탄화 공정을 통해 식각 방지막(20)을 제거함으로써, 제1 층간 절연막(182)의 상면을 노출시킨다.
도 21 내지 도 31을 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다. 이를 통해, 본 발명의 제1 실시예에 따른 반도체 장치가 제조될 수 있다.
도 30 및 도 31은 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 30을 참고하면, 제1 게이트 절연막(110p)과, 제1 하부 게이트 전극(120)과, 제1 상부 게이트 전극(130)의 일부를 제거하여, 리세스(140r)을 형성한다.
리세스(140r)의 바닥면은 제1 게이트 절연막(110p)과, 제1 하부 게이트 전극(120)과, 제1 상부 게이트 전극(130)이고, 리세스(140r)의 측면은 제1 게이트 스페이서(140)이다.
도 31을 참고하면, 리세스(140r)를 채우고, 식각 방지막(20)의 상면을 덮는 캡핑막(152)을 형성한다.
캡핑막(152)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 탄화 산질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
이어서, 제1 층간 절연막(182)의 상면 상에 형성된 캡핑막(152)과, 식각 방지막(20)을 제거하여, 제1 층간 절연막(182)의 상면을 노출시킨다. 캡핑막(152)과, 식각 방지막(20)은 평탄화 공정을 통해 제거될 수 있다.
이를 통해, 제1 트렌치(145)의 일부를 채우는 제1 캡핑 패턴(150)이 형성된다.
도 21, 도 23 내지 도 28, 도 30 내지 도 33을 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다. 이를 통해, 본 발명의 제1 실시예에 따른 반도체 장치가 제조될 수 있다. 설명의 편의상, 전술한 실시예와 차이점을 중심으로 설명한다.
도 32 및 도 33은 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 32를 참고하면, 제1 층간 절연막(182)의 일부를 리세스하여, 제1 층간 절연막(182)의 상면 위로 제1 게이트 스페이서(140) 및 더미 게이트 전극(112)이 돌출되도록 한다.
이어서, 이어서, 돌출된 제1 게이트 스페이서(140) 및 더미 게이트 전극(112)과 제1 층간 절연막(182)의 상면을 덮는 프리 식각 방지막(22)을 컨포말하게 형성한다.
프리 식각 방지막(22)은 제1 층간 절연막(182) 상에 순차적으로 형성된 하부 프리 식각 방지막(22a) 및 상부 프리 식각 방지막(22b)을 포함한다.
하부 프리 식각 방지막(22a)은 캡핑막(152) 및 상부 프리 식각 방지막(22b)과 식각 선택비를 갖는 물질을 포함할 수 있다. 상부 프리 식각 방지막(22b)은 더미 게이트 전극(112) 및 제1 게이트 스페이서(140)와 식각 선택비를 갖는 물질을 포함할 수 있다. 하부 프리 식각 방지막(22a)은 예를 들어, 금속 산화막, 금속 질화막, 게르마늄막 및 이들의 조합 중 하나를 포함할 수 있다. 상부 프리 식각 방지막(22b)은 예를 들어, 탄소(C), 질소(N), 산소(O) 및 수소(H)로 이루어진 그룹에서 선택된 적어도 하나의 원소와 실리콘(Si)으로 이루어진 물질을 포함할 수 있다.
이어서, 도 23 및 도 28에서 설명한 과정을 진행한다.
도 33을 참고하면, 절연막(110p)과, 하부 전극막(120p)과 상부 전극막(130p)을 평탄화하여, 하부 식각 방지막(20a)이 노출시킨다.
이어서, 제1 게이트 절연막(110p)과, 제1 하부 게이트 전극(120)과, 제1 상부 게이트 전극(130)의 일부를 제거하여, 리세스(140r)을 형성한다.
이어서, 리세스(140r)를 채우고, 식각 방지막(20)의 상면을 덮는 캡핑막(152)을 형성한다.
이어서, 제1 층간 절연막(182)의 상면 상에 형성된 캡핑막(152)과, 하부 식각 방지막(20a)을 제거하여, 제1 층간 절연막(182)의 상면을 노출시킨다.
도 21 내지 도 27, 도 30, 도 31, 도 34 내지 도 36을 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다. 이를 통해, 본 발명의 제2 실시예에 따른 반도체 장치가 제조될 수 있다.
도 34 내지 도 36은 본 발명의 제4 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 34를 참고하면, 제1 층간 절연막(182)의 상면과, 제1 트렌치(145)의 측면 및 바닥면을 따라 절연막(110p) 및 하부 전극막의 제1 막(122p)을 순차적으로 형성한다.
하부 전극막의 제1 막(122p)은 예를 들어, p형 일함수 조절막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
이어서, 하부 전극막의 제1 막(122p) 상에 제1 트렌치(145)을 채우고, 제1 층간 절연막(182)의 상면을 덮는 프리 희생막을 형성한다. 프리 희생막은 제1 트렌치(145)를 잘 채울 수 있도록 갭-필(gap-fill) 능력이 좋은 물질을 포함할 수 있다. 프리 희생막은 예를 들어, SOH(Spin on Hardmask)를 포함할 수 있지만, 이에 제한되는 것은 아니다.
이어서, 프리 희생막을 에치백(etch back)하여, 제1 트렌치(145)의 일부를 채우는 희생막(30)을 형성한다.
도 35를 참고하면, 희생막(30)을 마스크로 에치백하여, 제1 층간 절연막(182)의 상면 상에 형성된 절연막(110p)과 하부 전극막의 제1 막(122p)를 제거한다. 또한, 희생막(30)에 의해 노출되는 제1 트렌치(145)의 측면 상에 형성된 절연막(110p)과 하부 전극막의 제1 막(122p)을 제거한다.
이를 통해, 제1 트렌치(145)의 측면의 일부 및 바닥면을 따라서 형성되는 제1 게이트 절연막(110p) 및 제1 하부 게이트 전극의 제1 막(122)을 형성한다.
이어서, 희생막(30)을 제거한다.
도 36을 참고하면, 제1 층간 절연막(182)의 상면과, 제1 트렌치(145)의 측면의 일부와, 제1 하부 게이트 전극의 제1 막(122)을 따라서 하부 전극막의 제2 막(124p)을 형성한다.
하부 전극막의 제2 막(124p)은 예를 들어, n형 일함수 조절막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
이어서, 하부 전극막의 제2 막(124p) 상에, 제1 트렌치(145)를 채우고, 제1 층간 절연막(182)의 상면을 덮는 상부 전극막(130p)을 형성한다.
이어서, 하부 전극막의 제2 막(124p) 및 상부 전극막(130p)을 CMP를 통해 평탄화하여, 식각 방지막(20)을 노출시킨다.
이어서, 제1 하부 게이트 전극의 제2 막(124)과, 제1 상부 게이트 전극(130)의 일부를 제거하여, 리세스(140r)을 형성한다.
이어서, 리세스(140r)를 채우고, 식각 방지막(20)의 상면을 덮는 캡핑막(152)을 형성한다.
이어서, 제1 층간 절연막(182)의 상면 상에 형성된 캡핑막(152)과, 식각 방지막(20)을 제거하여, 제1 층간 절연막(182)의 상면을 노출시킨다.
도 21, 도 37 및 도 38을 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다.
도 37 및 도 38은 본 발명의 제5 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 37을 참고하면, 제1 층간 절연막(182)의 상면, 제1 게이트 스페이서(140) 및 더미 게이트 전극(112)의 상면을 덮는 프리 식각 방지막(22)을 형성한다.
도 38을 참고하면, 프리 식각 방지막(22) 상에 제1 게이트 스페이서(140) 및 더미 게이트 전극(112)과 오버랩되는 프리 식각 방지막(22) 부분을 노출시키는 감광막 패턴을 형성한다.
이어서, 감광막 패턴을 마스크로 프리 식각 방지막(22)을 패터닝하여, 제1 게이트 스페이서(140) 및 더미 게이트 전극(112)의 상면을 노출시키는 식각 방지막(20)을 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
20: 식각 방지막 25: 마스크막
100: 기판 110,210,310,410: 게이트 절연막
120,220,320,420:하부 게이트 전극 130,230,330,430: 상부 게이트 전극
140,240,340,440: 게이트 스페이서 150,250,350,450: 캡핑 패턴
405: 핀형 액티브 패턴

Claims (20)

  1. 트렌치를 정의하고, 기판 상에 순차적으로 위치하는 제1 부분과 제2 부분을 포함하는 게이트 스페이서로, 상기 제1 부분의 내측면은 예각인 기울기를 갖고, 상기 제2 부분의 내측면은 직각 또는 둔각인 기울기를 갖는 게이트 스페이서; 및
    상기 트렌치의 적어도 일부를 채우는 게이트 전극을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 게이트 스페이서의 제1 부분의 내측면과 상기 게이트 스페이서의 제2 부분의 내측면의 프로파일은 연속되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 게이트 스페이서는 상기 게이트 스페이서의 제2 부분 상에 위치하는 제3 부분을 더 포함하고,
    상기 게이트 스페이서의 제3 부분은 상기 게이트 스페이서의 제2 부분과 연결되는 반도체 장치.
  4. 제3 항에 있어서,
    상기 게이트 스페이서의 제2 부분의 내측면과 상기 게이트 스페이서의 제3 부분의 내측면의 프로파일은 불연속되는 반도체 장치.
  5. 제3 항에 있어서,
    상기 게이트 스페이서의 제2 부분과 상기 게이트 스페이서의 제3 부분이 만나는 경계에서,
    상기 게이트 스페이서의 제3 부분에 의해서 정의되는 상기 트렌치의 폭은 상기 게이트 스페이서의 제2 부분에 의해서 정의되는 상기 트렌치의 폭보다 큰 반도체 장치.
  6. 제1 항에 있어서,
    상기 게이트 스페이서의 내측면은 상기 기판으로부터 순차적으로 멀어지는 제1 포인트, 제2 포인트 및 제3 포인트를 포함하고,
    상기 제1 포인트에서 상기 트렌치의 폭은 상기 제2 포인트에서 상기 트렌치의 폭보다 크고,
    상기 제3 포인트에서 상기 트렌치의 폭은 상기 제2 포인트에서 상기 트렌치의 폭보다 큰 반도체 장치.
  7. 제1 항에 있어서,
    상기 기판으로부터 상기 게이트 스페이서의 상면까지의 높이는 상기 기판으로부터 상기 게이트 전극의 상면까지의 높이보다 높은 반도체 장치.
  8. 제7 항에 있어서,
    상기 게이트 전극은 상기 트렌치의 일부를 채우고,
    상기 게이트 전극 상에, 상기 트렌치의 나머지를 채우는 캡핑 패턴을 더 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 기판과 상기 게이트 전극 사이에, 상기 트렌치의 측면 및 바닥면을 따라서 형성되는 게이트 절연막을 더 포함하고,
    상기 게이트 전극은 상기 게이트 절연막 상에 상기 게이트 절연막을 따라 형성되는 하부 게이트 전극과, 상기 하부 게이트 전극 상에 형성되는 상부 게이트 전극을 포함하는 반도체 장치.
  10. 트렌치를 정의하고, 기판 상에 순차적으로 위치하는 제1 부분, 제2 부분 및 제3 부분을 포함하는 게이트 스페이서로, 상기 게이트 스페이서의 제1 부분의 내측면은 예각인 기울기를 갖고, 상기 게이트 스페이서의 제2 부분의 내측면은 직각 또는 둔각인 기울기를 갖는 게이트 스페이서;
    상기 트렌치의 측면의 일부 및 바닥면을 따라 형성되는 하부 게이트 전극;
    상기 하부 게이트 전극 상에 상기 트렌치의 일부를 채우는 상부 게이트 전극으로, 상기 하부 게이트 전극의 최상면과 동일 평면에 놓이는 상면을 갖는 상부 게이트 전극; 및
    상기 하부 게이트 전극 및 상기 상부 게이트 전극 상에, 상기 트렌치의 일부를 채우는 캡핑 패턴을 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 게이트 스페이서에 인접하여 형성되는 자기-정렬 컨택을 더 포함하는 반도체 장치.
  12. 필드 절연막 위로 돌출되는 핀형 액티브 패턴;
    상기 핀형 액티브 패턴 상에, 상기 핀형 액티브 패턴과 교차하는 트렌치를 정의하고, 제1 부분과 제2 부분을 포함하는 게이트 스페이서로, 상기 게이트 스페이서의 제1 부분의 내측면은 예각인 기울기를 갖고, 상기 게이트 스페이서의 제2 부분의 내측면은 직각 또는 둔각인 기울기를 갖는 게이트 스페이서; 및
    상기 트렌치의 적어도 일부를 채우는 리플레이스먼트 금속 게이트 전극을 포함하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 게이트 스페이서의 제1 부분 및 상기 게이트 스페이서의 제2 부분은 상기 필드 절연막 상에 순차적으로 위치하고,
    상기 게이트 스페이서의 제1 부분의 내측면과 상기 게이트 스페이서의 제2 부분의 내측면의 프로파일은 연속되는 반도체 장치.
  14. 제13 항에 있어서,
    상기 게이트 스페이서는 상기 게이트 스페이서의 제2 부분 상에 상기 게이트 스페이서의 제2 부분과 연결되는 제3 부분을 더 포함하고,
    상기 게이트 스페이서의 제2 부분의 내측면과 상기 게이트 스페이서의 제3 부분의 내측면의 프로파일은 불연속되는 반도체 장치.
  15. 제12 항에 있어서,
    상기 리플레이스먼트 금속 게이트 전극은 상기 트렌치의 일부를 채우고,
    상기 리플레이스먼트 금속 게이트 전극 상에, 상기 트렌치를 채우고, 상기 게이트 스페이서의 상면과 동일 평면에 놓이는 상면을 갖는 캡핑 패턴을 더 포함하는 반도체 장치.
  16. 기판 상에, 트렌치를 정의하는 게이트 스페이서; 및
    상기 트렌치의 측면을 따라서 형성되는 측면부과 상기 트렌치의 바닥면을 따라서 형성되는 바닥부를 포함하는 게이트 전극으로, 상기 게이트 전극의 측면부는 예각인 기울기를 갖는 제1 부분과 직각 또는 둔각인 기울기를 갖는 제2 부분을 포함하는 게이트 전극을 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 게이트 전극의 측면부는 상기 기판으로부터 순차적으로 멀어지는 제1 포인트, 제2 포인트 및 제3 포인트를 포함하고,
    상기 제1 포인트에서 상기 게이트 전극의 측면부 사이의 거리는, 상기 제2 포인트에서 상기 게이트 전극의 측면부 사이의 거리보다 크고,
    상기 제3 포인트에서 상기 게이트 전극의 측면부 사이의 거리는, 상기 제2 포인트에서 상기 게이트 전극의 측면부 사이의 거리보다 큰 반도체 장치.
  18. 제1 트렌치를 정의하고, 기판 상에 순차적으로 위치하는 제1 부분과 제2 부분을 포함하는 제1 게이트 스페이서로, 상기 제1 게이트 스페이서의 제1 부분의 내측면은 예각인 기울기를 갖고, 상기 제1 게이트 스페이서의 제2 부분의 내측면은 직각 또는 둔각인 기울기를 갖는 제1 게이트 스페이서;
    제2 트렌치를 정의하고, 상기 기판 상에 순차적으로 제3 부분과 제4 부분을 포함하는 제2 게이트 스페이서로, 상기 제2 게이트 스페이서의 제3 부분의 내측면은 예각인 기울기를 갖고, 상기 제2 게이트 스페이서의 제4 부분의 내측면은 직각 또는 둔각인 기울기를 갖는 제2 게이트 스페이서;
    상기 제1 트렌치의 적어도 일부를 채우고, 제1 n형 일함수 조절막을 포함하는 제1 게이트 전극; 및
    상기 제2 트렌치의 적어도 일부를 채우고, 제2 n형 일함수 조절막과 p형 일함수 조절막을 포함하는 제2 게이트 전극을 포함하는 반도체 장치.
  19. 기판 상에 더미 실리콘 게이트와, 상기 더미 실리콘 게이트 측벽에 상부와 하부를 포함하는 게이트 스페이서를 형성하고,
    상기 더미 실리콘 게이트 및 상기 게이트 스페이서를 감싸고, 상기 더미 실리콘 게이트의 상면을 노출시키는 층간 절연막을 형성하고,
    상기 층간 절연막 상에, 상기 더미 실리콘 게이트 및 상기 게이트 스페이서를 노출시키는 개구부를 포함하는 식각 방지막을 형성하고,
    상기 식각 방지막을 마스크로 이용하여, 상기 더미 실리콘 게이트를 제거하여, 상기 기판을 노출시키는 트렌치를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  20. 제19 항에 있어서,
    상기 식각 방지막을 형성하는 것은
    상기 층간 절연막의 일부를 리세스하여, 상기 층간 절연막의 상면 위로 상기 게이트 스페이서의 일부 및 상기 더미 실리콘 게이트의 일부를 돌출시키고,
    돌출된 상기 게이트 스페이서 및 상기 더미 실리콘 게이트와, 상기 층간 절연막의 상면을 덮는 프리 식각 방지막을 컨포말하게 형성하고,
    상기 게이트 스페이서 및 상기 더미 실리콘 게이트와 오버랩되는 상기 프리 식각 방지막을 식각하는 것을 포함하는 반도체 장치 제조 방법.
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