JP2012134376A - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2012134376A
JP2012134376A JP2010286101A JP2010286101A JP2012134376A JP 2012134376 A JP2012134376 A JP 2012134376A JP 2010286101 A JP2010286101 A JP 2010286101A JP 2010286101 A JP2010286101 A JP 2010286101A JP 2012134376 A JP2012134376 A JP 2012134376A
Authority
JP
Japan
Prior art keywords
trench
silicon carbide
forming
base region
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010286101A
Other languages
English (en)
Other versions
JP5510309B2 (ja
Inventor
Tomohiro Mimura
智博 三村
Shinichiro Miyahara
真一朗 宮原
Hideshi Takatani
秀史 高谷
Masahiro Sugimoto
雅裕 杉本
Shigemasa Soejima
成雅 副島
Takeshi Ishikawa
剛 石川
Yukihiko Watanabe
行彦 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Original Assignee
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp, Toyota Central R&D Labs Inc filed Critical Denso Corp
Priority to JP2010286101A priority Critical patent/JP5510309B2/ja
Priority to DE102011088867.5A priority patent/DE102011088867B4/de
Priority to US13/330,835 priority patent/US8575689B2/en
Priority to CN201110435840.7A priority patent/CN102569367B/zh
Publication of JP2012134376A publication Critical patent/JP2012134376A/ja
Application granted granted Critical
Publication of JP5510309B2 publication Critical patent/JP5510309B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】トレンチゲート構造を形成する場合において、高チャネル移動度を得つつ、プロセスウィンドウが広く取れ、かつ、ゲート酸化膜の信頼性が得られるようにする。
【解決手段】Ｓｉ面を主表面とするｎ+型基板１を用いると共にトレンチゲート構造を構成するためのトレンチ６を逆テーパ形状となるようにする。これにより、Ｃ面を主面とした場合においてトレンチ６の側壁がテーパ形状になる場合と同じ状態となり、トレンチ６の側壁角度にバラツキが生じたとしても、チャネル移動度の低下を少なくすることができる。したがって、高チャネル移動度を得ることが可能となる。また、トレンチ６の底部やトレンチ６の外部（ｎ+型ソース領域４およびｐ+型コンタクト層５）の表面がＳｉ面となるため、ゲート酸化膜７は、劣化を抑制できる信頼性の高い膜となる。
【選択図】図１

Description

本発明は、炭化珪素（以下、ＳｉＣという）で構成されるトレンチゲート構造の縦型半導体素子が形成されるＳｉＣ半導体装置およびその製造方法に関する。
従来、ＳｉＣ基板を用いて形成するトレンチゲート構造の縦型半導体素子として、特許文献１、２に示される縦型ＭＯＳＦＥＴがある。このようなＳｉＣ基板を用いたトレンチゲート構造の縦型ＭＯＳＦＥＴにおいて、オン抵抗を小さくするにはチャネル移動度を高くすることが必要である。ＳｉＣではチャネル移動度の面方位依存性があるため、トレンチゲート構造の縦型ＭＯＳＦＥＴでは、トレンチ側壁が高チャネル移動度の得られる結晶面と一致するように、ＳｉＣ基板の主表面やトレンチ側壁の面方位を設定している。具体的には、ＳｉＣ基板の主表面としてＳｉ面（（０００１）Ｓｉ面）やＣ面（（０００−１）Ｃ面）を選択し、Ｓｉ面やＣ面から異方性エッチングを行うことで、トレンチ側壁が（１１−２０）面となるようにしている。
特開２００９−１８８２２１号公報 特開２００９−２８９９８７号公報
しかしながら、ＳｉＣ基板の主表面にＳｉ面やＣ面を選択し、異方性エッチングによってトレンチ側壁を（１１−２０）面となるようにしようとしても、トレンチ側壁はトレンチの入口側が底部側よりも広がるテーパ形状となるため、トレンチ側壁を正確に（１１−２０）面とすることは難しい。そして、トレンチ側壁が（１１−２０）面とならない場合には、チャネル移動度を低下させてしまう。これについて調べたところ、次のような結果となった。これについて、図６および図７を参照して説明する。
図６は、トレンチゲート構造のＭＯＳＦＥＴにおけるトレンチ近傍の断面図である。また、図７は、Ｓｉ面とＣ面それぞれについてトレンチ側壁の角度（以下、側壁角度という）に対するチャネル移動度の関係を調べた結果を示すグラフである。
図６に示すように、ＳｉＣからなるｎ+型基板Ｊ１の上にｎ-型ドリフト層Ｊ２とｐ型ベース領域Ｊ３およびｎ+型ソース領域Ｊ４を形成すると共に、ｐ型ベース領域Ｊ３に繋がるｐ+型コンタクト層Ｊ５を形成してある。そして、この基板の表面からトレンチＪ６を形成し、さらにこのトレンチＪ６内にゲート酸化膜Ｊ７およびゲート電極Ｊ８を形成してある。このような構造において、トレンチＪ６の傾斜角度、つまり基板水平方向に対してトレンチＪ６の側壁がなす角度を側壁角度と定義している。そして、図７に示されるように、側壁角度が低下すると、それに従ってチャネル移動度が低下していき、特にＳｉ面ではチャネル移動度の低下が顕著となる。
このため、トレンチＪ６の形成のプロセスウィンドウ、つまり側壁角度の製造バラツキを考慮すると、チャネル移動度の低下を比較的少なくできることから、Ｓｉ面よりもＣ面をｎ+型基板Ｊ１の主表面として用いることが好ましい。
ところが、ゲート酸化によってＣ面上に酸化膜を形成した場合、Ｓｉ面上に酸化膜を形成した場合と比較して劣化が顕著であることが確認されている。このため、Ｃ面をｎ+型基板Ｊ１の主表面として用いる場合には、ゲート酸化によりゲート酸化膜Ｊ７を形成したときに、トレンチＪ６の底面やトレンチＪ６の外部の表面においてＣ面上にゲート酸化膜Ｊ７が形成されることになり、信頼性が十分に得られない。
本発明は上記点に鑑みて、トレンチゲート構造を形成する場合において、高チャネル移動度を得つつ、プロセスウィンドウが広く取れ、かつ、ゲート酸化膜の信頼性を得ることができるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、ゲート電極（８）への印加電圧を制御することでトレンチ（６）の側面に位置するベース領域（３）の表面部にチャネル領域を形成し、ソース領域（４）およびドリフト層（２）を介して、ソース電極（９）およびドレイン電極（１１）の間に電流を流すＭＯＳＦＥＴを備えたＳｉＣ半導体装置において、Ｓｉ面を主表面とする第１または第２導電型のＳｉＣからなる基板（１）を用い、トレンチ（６）のうち少なくともベース領域（３）の部分において、トレンチ（６）の入口側がトレンチ（６）の底部側よりも幅が狭くされた逆テーパ形状となるようにすることを特徴としている。
このように、Ｓｉ面を主表面とする基板（１）を用いつつ、トレンチゲート構造を構成するためのトレンチ（６）を逆テーパ形状となるようにしている。これにより、Ｃ面を主面とした場合においてトレンチ（６）の側壁がテーパ形状になる場合と同じ状態となり、トレンチ（６）の側壁角度にバラツキが生じたとしても、チャネル移動度の低下を少なくすることができる。したがって、高チャネル移動度を得ることが可能となる。また、トレンチ（６）の底部やトレンチ（６）の外部、つまりソース領域（４）などの表面がＳｉ面となるため、ゲート酸化膜（７）は、劣化を抑制できる信頼性の高い膜となる。これにより、トレンチゲート構造を形成する場合において、高チャネル移動度を得つつ、プロセスウィンドウが広く取れ、かつ、ゲート酸化膜の信頼性を得ることができるＳｉＣ半導体装置にできる。
好ましくは、請求項２に記載したように、トレンチ（６）の側壁がＳｉ面に対してなす角度を側壁角度として、該トレンチ（６）のうち少なくともベース領域（３）の部分の側壁角度が９０度より大きく、かつ、１０２度以下となるようにすると良い。
このように、トレンチ（６）の側壁角度を９０度より大きく、かつ、１０２度以下となるようにすれば、Ｃ面を主表面とした場合において側壁角度が９０度未満かつ７８度以上となる場合と同じ面方位となる。このため、Ｓｉ面を主表面とした場合において側壁角度が８５度以上とした場合と同等のチャネル移動度を得ることができる。したがって、高チャネル移動度を得ることが可能となる。
請求項３に記載の発明では、トレンチ（６）の入口側では該トレンチ（６）の側壁が基板垂直方向に対して平行とされていることを特徴としている。
このような構造とすれば、トレンチ（６）の入口側の幅を広くできるため、ゲート電極（８）を形成する際のトレンチ（６）内への埋込みを容易に行うことが可能となり、埋込不良が発生することを抑制することもできる。
以上のようなＳｉＣ半導体装置は、例えば以下に示す製造方法によって製造される。
例えば、請求項４に記載したように、Ｓｉ面を主表面とするＳｉＣからなる第１または第２導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型のＳｉＣからなるドリフト層（２）をエピタキシャル成長にて形成する工程と、ドリフト層（２）の上に第２導電型のＳｉＣからなるベース領域（３）をエピタキシャル成長にて形成する工程と、ベース領域（３）内における該ベース領域（３）の表層部に第１導電型不純物をイオン注入することにより、ドリフト層（２）よりも高濃度の第１導電型のＳｉＣにて構成されたソース領域（４）を形成する工程と、ソース領域（４）の表面からベース領域（３）を貫通してドリフト層（２）に達するようにエッチングを行い、一方向を長手方向とするトレンチ（６）を形成する工程と、トレンチ（６）の表面にゲート酸化によりゲート酸化膜（７）を形成する工程と、トレンチ（６）内において、ゲート酸化膜（７）の上にゲート電極（８）を形成する工程と、ソース領域（４）およびベース領域（３）に電気的に接続されるソース電極（９）を形成する工程と、基板（１）の裏面側にドレイン電極（１１）を形成する工程と、を含み、トレンチ（６）を形成する工程では、トレンチ（６）のうち少なくともベース領域（３）の部分において、該トレンチ（６）の入口側が該トレンチ（６）の底部側よりも幅が狭くなる逆テーパ形状にトレンチ（６）を形成するという製造方法により、請求項１に示したＳｉＣ半導体装置を製造できる。
この場合において、請求項５に記載したように、トレンチ（６）を形成する工程では、トレンチ（６）を形成する際のエッチング時に、トレンチ（６）の入口側を保護膜で覆った状態とすることで、トレンチ（６）の入口側においてトレンチ（６）の側壁が基板垂直方向に対して平行となるようにすることで、請求項３に記載のＳｉＣ半導体装置を製造できる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面構成を示す図である。 図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。 図２に続くＳｉＣ半導体装置の製造工程を示した断面図である。 本発明の第２実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面構成を示す図である。 本発明の第３実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面構成を示す図である。 トレンチゲート構造のＭＯＳＦＥＴにおけるトレンチ近傍の断面図である。 Ｓｉ面とＣ面それぞれについてトレンチ側壁の角度（以下、側壁角度という）に対するチャネル移動度の関係を調べた結果を示すグラフである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
図１は、本実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。以下、この図を参照して、本実施形態のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置について説明する。
図１に示す縦型ＭＯＳＦＥＴは、半導体基板として主表面がＳｉ面（（０００１）Ｓｉ面）のＳｉＣからなるｎ+型基板１を用いて形成されている。ｎ+型基板１は、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3とされ、厚さが３００μｍ程度とされている。このｎ+型基板１の表面には、リン等のｎ型不純物濃度が例えば５．０×１０15／ｃｍ3〜２．０×１０16／ｃｍ3で厚さ８〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２が形成されている。このｎ-型ドリフト層２の表層部にはｐ型ベース領域３が形成されており、さらに、ｐ型ベース領域３の上層部分にはｎ+型ソース領域４およびｐ+型コンタクト層５が形成されている。
ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型コンタクト層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。
ｐ型ベース領域３やｎ+型ソース領域４は、ｎ-型ドリフト層２の上にエピタキシャル成長もしくはｎ-型ドリフト層２の表層部に対してイオン注入を行うことによって形成されているが、いずれの場合であってもｎ-型ドリフト層２と同じく、ｎ+型基板１の主表面の面方位であるＳｉ面を受け継いでおり、表面がＳｉ面となっている。
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が１．４〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）のトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。
トレンチ６は、入口側の幅が底部の幅よりも狭くなった逆テーパ形状とされている。そして、本実施形態では、トレンチ６の側壁角度が９０度より大きく、かつ、１０２度以下となるようにしている。このようなトレンチ６は、トレンチ６の底部やトレンチ６の外部の表面がＳｉ面となり、側壁は（１１−２０）面に対してある程度傾斜した状態になる。しかしながら、トレンチ６を逆テーパ形状にしていることから、Ｃ面を主面とした場合においてトレンチ６の側壁がテーパ形状になる場合と同じことになる。このため、図７に示したように、トレンチ６の側壁角度にバラツキが生じたとしても、チャネル移動度の低下を少なくすることができる。特に、本実施形態のように、トレンチ６の側壁角度が９０度より大きく、かつ、１０２度以下となるようにすれば、トレンチ６の側壁は、Ｃ面を主表面とした場合において側壁角度が９０度未満かつ７８度以上となる場合と同じ面方位となり、Ｓｉ面を主表面とした場合において側壁角度が８５度以上とした場合と同等のチャネル移動度を得ることができる。したがって、高チャネル移動度を得ることが可能となる。
さらに、トレンチ６の内壁面はゲート酸化膜７にて覆われており、ゲート酸化膜７の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されるゲート電極８により、トレンチ６内が埋め尽くされている。ゲート酸化膜７は、トレンチ６の内壁面をゲート酸化（熱酸化）することで形成されており、ゲート酸化膜７の厚みはトレンチ６の側面側と底部側共に１００ｎｍ程度となっている。上述したように、トレンチ６の底部やトレンチ６の外部（ｎ+型ソース領域４およびｐ+型コンタクト層５）の表面がＳｉ面となっているため、ゲート酸化膜７は、劣化を抑制できる信頼性の高い膜となる。
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１の紙面垂直方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図１の紙面左右方向において平行に並べられることで複数セルが構成されている。
また、ｎ+型ソース領域４およびｐ+型コンタクト層５の表面やゲート電極８の表面には、ソース電極９やゲート配線（図示せず）が形成されている。ソース電極９およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極８）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層５やｐドープの場合のゲート電極８）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極９およびゲート配線は、層間絶縁膜１０上に形成されることで電気的に絶縁されており、層間絶縁膜１０に形成されたコンタクトホールを通じてソース電極９はｎ+型ソース領域４およびｐ+型コンタクト層５と電気的に接触させられ、ゲート配線はゲート電極８と電気的に接触させられている。
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１１が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。
次に、図１に示すトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について説明する。図２〜図３は、図１に示すトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。以下、これらの図を参照して説明する。
〔図２（ａ）に示す工程〕
まず、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度で、主表面がＳｉ面もしくはＳｉ面に対して所定のオフ角を有した面とされたｎ+型基板１を用意する。このｎ+型基板１の表面に、リン等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させる。
〔図２（ｂ）に示す工程〕
ｎ-型ドリフト層２の表面に、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０15〜５．０×１０16／ｃｍ3、厚さ２．０μｍ程度となるｐ型不純物層をエピタキシャル成長させることにより、ｐ型ベース領域３を形成する。
〔図２（ｃ）に示す工程〕
ｐ型ベース領域３の上に、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜したのち、フォトリソグラフィ工程を経て、ｎ+型ソース領域４の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物（例えば窒素）をイオン注入する。さらに、先程使用したマスクを除去した後、再びマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｐ+型コンタクト層５の形成予定領域上においてマスクを開口させる。その後、ｐ型不純物（例えばボロンやアルミニウム）をイオン注入する。
そして、注入されたイオンを活性化することで、リン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｎ+型ソース領域４を形成すると共に、ボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｐ+型コンタクト層５を形成する。その後、マスクを除去する。
〔図３（ａ）に示す工程〕
ｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型コンタクト層５の上に、エッチングマスク２０を成膜したのち、トレンチ６の形成予定領域においてエッチングマスク２０を開口させる。そして、エッチングマスク２０を用いた異方性エッチングを行う。このとき、例えば、誘導結合型反応性イオンエッチング（ＩＣＰ（Inductive Coupled Plasma）−ＲＩＥ）で行いつつ、ケミカル反応がより強く起こるエッチング条件にて異方性エッチングが行われるようにしている。例えば、フッ素系のエッチングガスであるＳＦ6ガスを１０〜２０［ｓｃｃｍ］、Ｏ2ガスを０〜２０［ｓｃｃｍ］、不活性ガスであるＡｒガスを２０［ｓｃｃｍ］、ＩＣＰパワーを８００〜１０００［Ｗ］、バイアスを１０〜３０［Ｗ］、雰囲気圧力を０．７から１．０［Ｐａ］としたエッチング条件としている。
このような条件にて異方性エッチングを行い、トレンチ６を形成する。このとき、トレンチ６の入口側の幅が底部の幅よりも狭くなり、トレンチ６の側壁角度が９０度より大きく、かつ、１０２度以下となる逆テーパ形状となるようにエッチング時間などを調整する。これにより、トレンチ６の側壁は（１１−２０）面に対してある程度傾斜した状態になるが、図７に示したように、高チャネル移動度を得ることが可能な側壁にできる。そして、ケミカル反応がより強く起こるエッチング条件としているため、横方向へのエッチング量が生じ易くすることができ、より逆テーパ形状となることを促進することができる。この後、必要に応じて犠牲酸化処理などを行った後、エッチングマスク２０を除去する。
〔図３（ｂ）に示す工程〕
ゲート酸化膜形成工程を行うことにより、トレンチ６内を含む基板表面全面にゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート酸化膜７を形成する。このとき、トレンチ６の底部やトレンチ６の外部（ｎ+型ソース領域４およびｐ+型コンタクト層５）の表面がＳｉ面となるため、ゲート酸化膜７は、劣化を抑制できる信頼性の高い膜となる。
続いて、ゲート酸化膜７の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、エッチバック工程等を行うことにより、トレンチ６内にゲート酸化膜７およびゲート電極８を残す。
この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜１０を成膜したのち、層間絶縁膜１０をパターニングしてｎ+型ソース領域４やｐ+型コンタクト層５に繋がるコンタクトホールを形成すると共に、ゲート電極８に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極９やゲート配線を形成する。また、ｎ+型基板１の裏面にドレイン電極１１を形成する。これにより、図１に示したＭＯＳＦＥＴが完成する。
以上説明したように、本実施形態では、Ｓｉ面を主表面とするｎ+型基板１を用いると共にトレンチゲート構造を構成するためのトレンチ６を逆テーパ形状となるようにしている。これにより、Ｃ面を主面とした場合においてトレンチ６の側壁がテーパ形状になる場合と同じ状態となり、トレンチ６の側壁角度にバラツキが生じたとしても、チャネル移動度の低下を少なくすることができる。したがって、高チャネル移動度を得ることが可能となる。また、トレンチ６の底部やトレンチ６の外部（ｎ+型ソース領域４およびｐ+型コンタクト層５）の表面がＳｉ面となるため、ゲート酸化膜７は、劣化を抑制できる信頼性の高い膜となる。
これにより、トレンチゲート構造を形成する場合において、高チャネル移動度を得つつ、プロセスウィンドウが広く取れ、かつ、ゲート酸化膜の信頼性を得ることができるＳｉＣ半導体装置にできる。
さらに、本実施形態では、トレンチ６の側壁角度を９０度より大きく、かつ、１０２度以下となるようにしている。これにより、Ｃ面を主表面とした場合において側壁角度が９０度未満かつ７８度以上となる場合と同じ面方位となり、Ｓｉ面を主表面とした場合において側壁角度が８５度以上とした場合と同等のチャネル移動度を得ることができる。したがって、高チャネル移動度を得ることが可能となる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してトレンチ６の形状を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図４は、本実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示すように、本実施形態では、トレンチ６の底部のコーナー部が丸められた構造とされている。このような構造のＳｉＣ半導体装置は、基本的には第１実施形態で説明した製造方法を用いて製造され、図３（ａ）に示す工程においてトレンチ６を形成する際のエッチング条件を変えたり、トレンチ６の形成後の犠牲酸化や丸め用の加熱処理を行うことにより、トレンチ６の底部のコーナー部を丸めた構造にできる。
このような構造とされていても、チャネルを形成するためのｐ型ベース領域３の側壁が逆テーパ形状となっていれば第１実施形態と同様の効果を得ることができ、さらに、側壁角度が９０度より大きく、かつ、１０２度以下となるようにすれば、より高チャネル移動度を得ることができる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第２実施形態に対してトレンチ６の形状を変更したものであり、その他に関しては第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
図５は、本実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示すように、本実施形態でも、トレンチ６の底部のコーナー部を丸めた構造としているが、トレンチ６の入口側ではトレンチ６の側面が基板垂直方向と平行となるようにし、トレンチ６の入口側の幅が第２実施形態よりも広くなるようにしている。このような構造のＳｉＣ半導体装置は、基本的には第２実施形態で説明した製造方法を用いて製造され、図３（ａ）に示す工程においてトレンチ６を形成する際に、ＢＯＳＣＨプロセスのようにトレンチ６の入口側の側壁を保護膜で覆った状態のままエッチングを進めることにより、トレンチ６の入口側の幅を広くした構造にできる。
このような構造とされていても、チャネルを形成するためのｐ型ベース領域３の側壁が逆テーパ形状となっていれば第１実施形態と同様の効果を得ることができ、さらに、側壁角度が９０度より大きく、かつ、１０２度以下となるようにすれば、より高チャネル移動度を得ることができる。また、トレンチ６の入口側の幅を広くしていることから、ゲート電極８を形成する際のドープトＰｏｌｙ−Ｓｉのトレンチ６内への埋込みを容易に行うことが可能となり、埋込不良が発生することを抑制することもできる。
（他の実施形態）
上記各実施形態では、トレンチ６を形成する際に、基板垂直方向への異方性エッチングを行いつつ、多少横方向へのエッチングも行われるようにすることでトレンチ６を逆テーパ形状としている。これに対して、基板垂直方向ではなくトレンチ６の側壁角度に合わせた方向への異方性エッチングを行うことで、トレンチ６が逆テーパ形状となるようにしても良い。
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
１ ｎ+型基板
２ ｎ-型ドリフト層
３ ｐ型ベース領域
４ ｎ+型ソース領域
５ ｐ+型コンタクト層
６ トレンチ
７ ゲート酸化膜
８ ゲート電極
９ ソース電極
１０ 層間絶縁膜
１１ ドレイン電極
２０ エッチングマスク

Claims (5)

  1. 炭化珪素からなりＳｉ面を主表面とする第１または第２導電型の基板（１）と、
    前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
    前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
    前記ベース領域（３）の上層部に形成され、表面がＳｉ面であり、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、
    前記ソース領域（４）の表面から前記ベース領域（３）よりも深くまで形成され、一方向を長手方向として形成されていると共に底部がＳｉ面とされたトレンチ（６）と、
    前記トレンチ（６）の内壁面に形成されたゲート酸化膜（７）と、
    前記トレンチ（６）内において、前記ゲート酸化膜（７）の上に形成されたゲート電極（８）と、
    前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（９）と、
    前記基板（１）の裏面側に形成されたドレイン電極（１１）とを備え、
    前記ゲート電極（８）への印加電圧を制御することで前記トレンチ（６）の側面に位置する前記ベース領域（３）の表面部にチャネル領域を形成し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記ソース電極（９）および前記ドレイン電極（１１）の間に電流を流すＭＯＳＦＥＴを備えた炭化珪素半導体装置であって、
    前記トレンチ（６）は、該トレンチ（６）のうち少なくとも前記ベース領域（３）の部分において、該トレンチ（６）の入口側が該トレンチ（６）の底部側よりも幅が狭くされた逆テーパ形状とされていることを特徴とする炭化珪素半導体装置。
  2. 前記トレンチ（６）の側壁がＳｉ面に対してなす角度を側壁角度として、該トレンチ（６）のうち少なくとも前記ベース領域（３）の部分の側壁角度が９０度より大きく、かつ、１０２度以下となっていることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記トレンチ（６）の入口側では該トレンチ（６）の側壁が基板垂直方向に対して平行とされていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. Ｓｉ面を主表面とする炭化珪素からなる第１または第２導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）をエピタキシャル成長にて形成する工程と、
    前記ドリフト層（２）の上へのエピタキシャル成長もしくは表層部へのイオン注入により、第２導電型の炭化珪素からなるベース領域（３）を形成する工程と、
    前記ベース領域（３）内における該ベース領域（３）の表層部に第１導電型不純物をイオン注入することにより、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）を形成する工程と、
    前記ソース領域（４）の表面から前記ベース領域（３）を貫通して前記ドリフト層（２）に達するようにエッチングを行い、一方向を長手方向とするトレンチ（６）を形成する工程と、
    前記トレンチ（６）の表面にゲート酸化によりゲート酸化膜（７）を形成する工程と、
    前記トレンチ（６）内において、前記ゲート酸化膜（７）の上にゲート電極（８）を形成する工程と、
    前記ソース領域（４）および前記ベース領域（３）に電気的に接続されるソース電極（９）を形成する工程と、
    前記基板（１）の裏面側にドレイン電極（１１）を形成する工程と、を含み、
    前記トレンチ（６）を形成する工程では、前記トレンチ（６）のうち少なくとも前記ベース領域（３）の部分において、該トレンチ（６）の入口側が該トレンチ（６）の底部側よりも幅が狭くなる逆テーパ形状に前記トレンチ（６）を形成することを特徴とする炭化珪素半導体装置の製造方法。
  5. 前記トレンチ（６）を形成する工程では、該トレンチ（６）を形成する際のエッチング時に、該トレンチ（６）の入口側を保護膜で覆った状態とすることで、該トレンチ（６）の入口側において該トレンチ（６）の側壁が基板垂直方向に対して平行となるようにすることを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。
JP2010286101A 2010-12-22 2010-12-22 炭化珪素半導体装置およびその製造方法 Active JP5510309B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2010286101A JP5510309B2 (ja) 2010-12-22 2010-12-22 炭化珪素半導体装置およびその製造方法
DE102011088867.5A DE102011088867B4 (de) 2010-12-22 2011-12-16 Siliziumkarbidhalbleitervorrichtung und herstellungsverfahren hierfür
US13/330,835 US8575689B2 (en) 2010-12-22 2011-12-20 Silicon carbide semiconductor device and manufacturing method of the same
CN201110435840.7A CN102569367B (zh) 2010-12-22 2011-12-22 碳化硅半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010286101A JP5510309B2 (ja) 2010-12-22 2010-12-22 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2012134376A true JP2012134376A (ja) 2012-07-12
JP5510309B2 JP5510309B2 (ja) 2014-06-04

Family

ID=46315562

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010286101A Active JP5510309B2 (ja) 2010-12-22 2010-12-22 炭化珪素半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US8575689B2 (ja)
JP (1) JP5510309B2 (ja)
CN (1) CN102569367B (ja)
DE (1) DE102011088867B4 (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101360070B1 (ko) 2012-12-27 2014-02-12 현대자동차 주식회사 반도체 소자 및 그 제조 방법
WO2014024469A1 (ja) * 2012-08-07 2014-02-13 株式会社デンソー 炭化珪素半導体装置およびその製造方法
KR101371495B1 (ko) 2012-12-28 2014-03-10 현대자동차주식회사 반도체 소자 및 그 제조 방법
KR101427954B1 (ko) 2012-12-27 2014-08-08 현대자동차 주식회사 반도체 소자 및 그 제조 방법
WO2014141472A1 (ja) * 2013-03-15 2014-09-18 トヨタ自動車株式会社 半導体装置およびその製造方法
WO2014178094A1 (ja) * 2013-04-30 2014-11-06 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
KR20150077543A (ko) * 2013-12-27 2015-07-08 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN104871320A (zh) * 2012-12-28 2015-08-26 三菱电机株式会社 碳化硅半导体装置及其制造方法
JP2016012637A (ja) * 2014-06-27 2016-01-21 株式会社東芝 半導体装置
WO2018030440A1 (ja) * 2016-08-12 2018-02-15 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2020120072A (ja) * 2019-01-28 2020-08-06 株式会社デンソー 半導体装置

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130118215A (ko) 2010-08-03 2013-10-29 스미토모덴키고교가부시키가이샤 반도체 장치 및 그 제조 방법
JP5817204B2 (ja) * 2011-04-28 2015-11-18 トヨタ自動車株式会社 炭化珪素半導体装置
US8912595B2 (en) * 2011-05-12 2014-12-16 Nanya Technology Corp. Trench MOS structure and method for forming the same
JP5699878B2 (ja) 2011-09-14 2015-04-15 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2013069964A (ja) 2011-09-26 2013-04-18 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5764046B2 (ja) 2011-11-21 2015-08-12 住友電気工業株式会社 炭化珪素半導体装置の製造方法
KR20140022517A (ko) * 2012-08-13 2014-02-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP5807653B2 (ja) * 2013-03-26 2015-11-10 トヨタ自動車株式会社 半導体装置の製造方法
JP6131689B2 (ja) * 2013-04-16 2017-05-24 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6036603B2 (ja) * 2013-08-21 2016-11-30 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US10903330B2 (en) 2013-11-27 2021-01-26 General Electric Company Tapered gate electrode for semiconductor devices
US10211304B2 (en) 2013-12-04 2019-02-19 General Electric Company Semiconductor device having gate trench in JFET region
JP6279927B2 (ja) * 2014-02-17 2018-02-14 トヨタ自動車株式会社 絶縁ゲート型スイッチング素子を製造する方法及び絶縁ゲート型スイッチング素子
JP6357869B2 (ja) * 2014-05-20 2018-07-18 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9893176B2 (en) 2014-12-26 2018-02-13 Fairchild Semiconductor Corporation Silicon-carbide trench gate MOSFETs
US9466709B2 (en) * 2014-12-26 2016-10-11 Fairchild Semiconductor Corporation Silicon-carbide trench gate MOSFETs
CN106257627A (zh) * 2015-06-18 2016-12-28 中芯国际集成电路制造(上海)有限公司 沟槽栅igbt制作方法、沟槽栅igbt及电子装置
EP3318001B1 (en) * 2015-06-30 2019-08-14 Telefonaktiebolaget LM Ericsson (PUBL) Methods and devices for handling hash-tree based data signatures
JP6475142B2 (ja) * 2015-10-19 2019-02-27 トヨタ自動車株式会社 半導体装置とその製造方法
JP6658406B2 (ja) * 2016-08-31 2020-03-04 株式会社デンソー 炭化珪素半導体装置の製造方法
CN108037439B (zh) * 2017-12-18 2020-06-02 中国电子科技集团公司第四十六研究所 一种碳化硅晶体导电类型的无损判定方法
US10522620B2 (en) * 2018-02-02 2019-12-31 Kabushiki Kaisha Toshiba Semiconductor device having a varying length conductive portion between semiconductor regions
CN111048417B (zh) * 2018-10-12 2023-09-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
JP7319072B2 (ja) * 2019-03-28 2023-08-01 ローム株式会社 半導体装置
US11031281B2 (en) * 2019-06-04 2021-06-08 Globalfoundries Singapore Pte. Ltd. Semiconductor devices and methods of fabricating a deep trench isolation structure
US11810940B2 (en) * 2020-10-26 2023-11-07 Omnivision Technologies, Inc. Pointed-trench pixel-array substrate and associated fabrication method
JP7438918B2 (ja) 2020-11-12 2024-02-27 株式会社東芝 半導体装置
CN114068683B (zh) * 2022-01-17 2022-04-22 深圳市威兆半导体有限公司 屏蔽栅极金氧半场效晶体管元胞结构、晶体管及制造方法
CN117410322B (zh) * 2023-12-15 2024-05-28 深圳天狼芯半导体有限公司 一种沟槽型超结硅mosfet及制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0992828A (ja) * 1995-09-27 1997-04-04 Hitachi Ltd 絶縁ゲート型バイポーラトランジスタ及びその製造方法
JPH11195784A (ja) * 1997-12-26 1999-07-21 Toyota Central Res & Dev Lab Inc 絶縁ゲート形半導体素子
JP2001127290A (ja) * 1999-10-29 2001-05-11 Nec Corp 縦型電界効果トランジスタ及びその作製方法
JP2006324488A (ja) * 2005-05-19 2006-11-30 Nec Electronics Corp 半導体装置及びその製造方法
JP2009188221A (ja) * 2008-02-07 2009-08-20 Fuji Electric Device Technology Co Ltd 炭化珪素半導体基板のトレンチエッチング方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3158973B2 (ja) 1995-07-20 2001-04-23 富士電機株式会社 炭化けい素縦型ｆｅｔ
GB9916868D0 (en) * 1999-07-20 1999-09-22 Koninkl Philips Electronics Nv Trench-gate field-effect transistors and their manufacture
SE527205C2 (sv) * 2004-04-14 2006-01-17 Denso Corp Förfarande för tillverkning av halvledaranordning med kanal i halvledarsubstrat av kiselkarbid
CN1877856A (zh) * 2005-06-08 2006-12-13 上海华虹Nec电子有限公司 一种深沟槽大功率mos器件及其制造方法
DE102007003812B4 (de) * 2007-01-25 2011-11-17 Infineon Technologies Ag Halbleiterbauelement mit Trench-Gate und Verfahren zur Herstellung
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4450245B2 (ja) * 2007-06-07 2010-04-14 株式会社デンソー 半導体装置の製造方法
JP5589263B2 (ja) 2008-05-29 2014-09-17 富士電機株式会社 炭化珪素半導体基板のトレンチ形成方法
US8188484B2 (en) * 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0992828A (ja) * 1995-09-27 1997-04-04 Hitachi Ltd 絶縁ゲート型バイポーラトランジスタ及びその製造方法
JPH11195784A (ja) * 1997-12-26 1999-07-21 Toyota Central Res & Dev Lab Inc 絶縁ゲート形半導体素子
JP2001127290A (ja) * 1999-10-29 2001-05-11 Nec Corp 縦型電界効果トランジスタ及びその作製方法
JP2006324488A (ja) * 2005-05-19 2006-11-30 Nec Electronics Corp 半導体装置及びその製造方法
JP2009188221A (ja) * 2008-02-07 2009-08-20 Fuji Electric Device Technology Co Ltd 炭化珪素半導体基板のトレンチエッチング方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014024469A1 (ja) * 2012-08-07 2014-02-13 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2014053595A (ja) * 2012-08-07 2014-03-20 Denso Corp 炭化珪素半導体装置およびその製造方法
KR101427954B1 (ko) 2012-12-27 2014-08-08 현대자동차 주식회사 반도체 소자 및 그 제조 방법
KR101360070B1 (ko) 2012-12-27 2014-02-12 현대자동차 주식회사 반도체 소자 및 그 제조 방법
CN104871320A (zh) * 2012-12-28 2015-08-26 三菱电机株式会社 碳化硅半导体装置及其制造方法
KR101371495B1 (ko) 2012-12-28 2014-03-10 현대자동차주식회사 반도체 소자 및 그 제조 방법
WO2014141472A1 (ja) * 2013-03-15 2014-09-18 トヨタ自動車株式会社 半導体装置およびその製造方法
WO2014178094A1 (ja) * 2013-04-30 2014-11-06 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
US9130036B2 (en) 2013-04-30 2015-09-08 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method for manufacturing same
KR102125749B1 (ko) * 2013-12-27 2020-07-09 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
KR20150077543A (ko) * 2013-12-27 2015-07-08 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP2016012637A (ja) * 2014-06-27 2016-01-21 株式会社東芝 半導体装置
WO2018030440A1 (ja) * 2016-08-12 2018-02-15 富士電機株式会社 半導体装置および半導体装置の製造方法
JPWO2018030440A1 (ja) * 2016-08-12 2018-12-06 富士電機株式会社 半導体装置および半導体装置の製造方法
US10847640B2 (en) 2016-08-12 2020-11-24 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US11552185B2 (en) 2016-08-12 2023-01-10 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US11923444B2 (en) 2016-08-12 2024-03-05 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
JP2020120072A (ja) * 2019-01-28 2020-08-06 株式会社デンソー 半導体装置
JP7092057B2 (ja) 2019-01-28 2022-06-28 株式会社デンソー 半導体装置

Also Published As

Publication number Publication date
DE102011088867B4 (de) 2015-10-29
JP5510309B2 (ja) 2014-06-04
US20120161154A1 (en) 2012-06-28
US8575689B2 (en) 2013-11-05
DE102011088867A1 (de) 2012-06-28
CN102569367B (zh) 2015-01-28
CN102569367A (zh) 2012-07-11

Similar Documents

Publication Publication Date Title
JP5510309B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6572423B2 (ja) 半導体装置および半導体装置の製造方法
JP4877286B2 (ja) 炭化珪素半導体装置およびその製造方法
JP5884617B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6428489B2 (ja) 炭化珪素半導体装置およびその製造方法
JP5732790B2 (ja) 炭化珪素半導体装置およびその製造方法
JP5776610B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6179409B2 (ja) 炭化珪素半導体装置の製造方法
JP6950290B2 (ja) 半導体装置および半導体装置の製造方法
JP2017092368A (ja) 半導体装置および半導体装置の製造方法
JP2018060924A (ja) 半導体装置および半導体装置の製造方法
JP5767857B2 (ja) トレンチ型ｍｏｓｆｅｔ及びその製造方法
JP6766512B2 (ja) 半導体装置および半導体装置の製造方法
WO2016042738A1 (ja) 炭化珪素半導体装置およびその製造方法
JP6651894B2 (ja) 化合物半導体装置およびその製造方法
JP5884357B2 (ja) 炭化珪素半導体装置
JP5767869B2 (ja) 半導体装置の製造方法
JP5817204B2 (ja) 炭化珪素半導体装置
WO2012172988A1 (ja) 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
JP6207627B2 (ja) 半導体装置
JP5037103B2 (ja) 炭化珪素半導体装置
JP2013214660A (ja) 炭化珪素半導体装置およびその製造方法
JP2018206872A (ja) 半導体装置
JP2021082689A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2013042225A1 (ja) 炭化珪素半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130301

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140225

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140228

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140310

R150 Certificate of patent or registration of utility model

Ref document number: 5510309

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250