CN106257627A - 沟槽栅igbt制作方法、沟槽栅igbt及电子装置 - Google Patents

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Abstract

本发明提供一种沟槽栅IGBT制作方法、沟槽栅IGBT及电子装置，所述制作方法包括提供正面形成有漂移区的半导体衬底，所述漂移区具有第一导电类型；在所述半导体衬底的正面形成沟槽；形成覆盖所述沟槽底部和侧壁的栅极氧化层；形成完全填充所述沟槽的栅电极层；在所述沟槽两侧的半导体衬底中形成位于所述漂移区内的基极区，所述基极区具有第二导电类型；在所述基极区内形成具有第一导电类型的源区；在所述半导体衬底背面形成具有第二导电类型的注入区，其中，所述第一导电类型和第二导电类型相反，所述沟槽的底部宽度大于顶部宽度。本发明提供的沟槽栅IGBT及制作方法，基极层和沟道掺杂浓度变高，IGBT阈值电压升高，饱和电流下降，进而使得抗短路时间更长。

Description

沟槽栅IGBT制作方法、沟槽栅IGBT及电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件制作方法、沟槽栅IGBT及电子装置。
背景技术
IGBT(Insu1ated Gate Bipo1ar Transistor，绝缘栅双极型晶体管)是一种常见的功率型器件，理想的IGBT具有高击穿电压、低导通压降、关断时间短、抗短路时间长等优点。IGBT是一种垂直结构器件，可分为平面栅结构和沟槽栅结构。
图1为常见沟槽栅IGBT单元的结构示意图。在图1所示例子中，沟槽栅IGBT100是在N－掺杂型衬底上形成，衬底部分地用于形成漂移区140；在N－衬底的背面掺杂形成注入区120，从注入区120的一面引出金属电极，即集电极110；注入区120之上依次形成了缓冲区130和漂移区140，该缓冲区130和漂移区140为低N(N－)掺杂；在漂移区140的上部通过构图刻蚀形成沟槽190，在沟槽190内生长栅极氧化物并淀积栅极材料形成栅极200，随后通过离子注入等工艺在栅极200两侧或一侧形成P型的基极区150，P型的基极区150之上形成相对高掺杂的P+型的基极区160，二者共同组成基极区。在基极区上形成N+掺杂的源区170，以及同时与源区170和基极区电接触的发射极180。图1中仅示出了其中一个IGBT单元的结构，本领域技术人员理解的是，在漂移区140上可以形成多个沟槽190、基极区以及发射极区170，也即在同一衬底上可以形成多个IGBT单元。
然而随着应用场景对IGBT器件的要求越来越高，比如更高的耐压，更长的抗短路时间等，上述结构的IGBT器件已经无法满足要求。
因此，有必要提出一种新的制作方法，以解决上述存在的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明一方面提供一种沟槽栅IGBT的制作方法，其包括：提供正面形成有漂移区的半导体衬底，所述漂移区具有第一导电类型；在所述半导体衬底的正面形成沟槽；形成覆盖所述沟槽底部和侧壁的栅极氧化层；形成完全填充所述沟槽的栅电极层；在所述沟槽两侧的半导体衬底中形成位于所述漂移区内的基极区，所述基极区具有第二导电类型；在所述基极区内形成具有第一导电类型的源区；在所述半导体衬底背面形成具有第二导电类型的注入区，其中，所述第一导电类型和第二导电类型相反，所述沟槽的底部宽度大于顶部宽度。
优选地，所述沟槽的宽度从底部向顶部逐渐减小。
优选地，所述沟槽侧壁与底部的夹角为30～85度。
优选地，所述基极区的掺杂浓度自上而下逐渐增大。
优选地，形成所述基极区的步骤包括：通过第一次离子注入形成相对低掺杂的第一基极区；通过第二次离子注入在所述第一基极区内形成相对高掺杂的第二基极区。
本发明提出的沟槽栅IGBT的制作方法，用于形成栅极的沟槽底部宽度大于顶宽度，即所述沟槽的宽度从底部向顶部逐渐减小，因而使得栅极两侧的基极区宽度自顶部向底部逐渐减小，基极区呈下窄上宽状，与等宽的沟槽栅IGBT相比，这样使得基极区掺杂浓度自顶部向底部逐渐增大，并且相对地沟道长度增加，沟道浓度增大，从而使得IGBT阈值电压升高，饱和电流下降，进而使得IGBT的抗短路时间更长
本发明另一方面提供一种沟槽栅IGBT，其包括：正面形成有漂移区的半导体衬底，所述漂移区具有第一导电类型；在所述半导体衬底正面形成的沟槽；覆盖所述沟槽底部和侧壁的栅极氧化层；完全填充所述沟槽的栅电极层；在所述沟槽两侧的半导体衬底中形成的位于所述漂移区内的基极区，所述基极区具有第二导电类型；在所述基极区内形成的具有第一导电类型的源区；
在所述半导体衬底背面形成的具有第二导电类型的注入区，
其中，所述第一导电类型和第二导电类型相反，所述沟槽的底部宽度大于顶部宽度。
优选地，所述沟槽的宽度从底部向顶部逐渐减小。
优选地，所述沟槽侧壁与底部的夹角为30～85度。
优选地，所述基极区的掺杂浓度自上而下逐渐增大。
优选地，其特征在于，所述基极区包括：通过第一次离子注入形成的相对低掺杂的第一基极区；通过第二次离子注入在所述第一基极区内形成的相对高掺杂的第二基极区。
本发明提供的沟槽栅IGBT，用于形成栅极的沟槽底部宽度大于上部宽度，即下宽上窄，因而使得栅极两侧的基极层下窄上宽，与等宽的沟槽栅IGBT相比，这样使得基极层和沟道掺杂浓度变高，IGBT阈值电压升高，饱和电流下降，进而使得抗短路时间更长。
本发明再一方面提供一种电子装置，其包括本发明提供的上述沟槽栅IGBT。
本发明提出的电子装置，由于具有上述沟槽栅IGBT，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为常见沟槽栅IGBT的单元结构示意图。
图2示出了根据本发明一实施方式的制作方法的步骤流程图；
图3A～图3G示出了本发明一实施方式的制作方法依次实施各步骤所获得器件的剖面示意图；
图4示出了根据本发明一实施方式的半导体器件结构示意图；
图5～图10示出了不同形状的沟槽栅IGBT性能指标对比图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚和绘图方便，层和区的尺寸以及相对尺寸可能被夸大或缩小。自始至终相同附图标记表示相同的元件。并且，由于刻蚀引起的圆润等特征未在附图中示出。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
本发明提供一种沟槽栅IGBT制作方法，如图2所示具体地包括：步骤S201，提供正面形成有漂移区的半导体衬底，所述漂移区具有第一导电类型；步骤S202，在所述半导体衬底的正面形成沟槽；步骤S203，形成覆盖所述沟槽底部和侧壁的栅极氧化层；步骤S204，形成完全填充所述沟槽的栅电极层；步骤S205，在所述沟槽两侧的半导体衬底中形成位于所述漂移区内的基极区，所述基极区具有第二导电类型；步骤S206，在所述基极区内形成具有第一导电类型的源区；步骤S207，在所述半导体衬底背面形成具有第二导电类型的注入区，其中，其中，所述第一导电类型和第二导电类型相反，所述沟槽的底部宽度大于顶部宽度。
需要说明的是，本文中第一导电类型和第二导电类型泛指P型或N型，比如第一导电类型是P型，低掺杂P-型，高掺杂P+型其中之一，第二导电类型是N型，低掺杂N-型，高掺杂N+型其中之一。或者相反地，第一导电类型是N型，低掺杂N-型，高掺杂N+型其中之一，第二导电类型是P型，低掺杂P-型，高掺杂P+型其中之一。
本发明提供的沟槽栅IGBT制作方法，用于形成栅极的沟槽底部宽度大于顶宽度，即所述沟槽的宽度从底部向顶部逐渐减小，因而使得栅极两侧的基极区宽度自顶部向底部逐渐减小，基极区呈下窄上宽状，与等宽的沟槽栅IGBT相比，这样使得基极区掺杂浓度自顶部向底部逐渐增大，并且相对地沟道长度增加，沟道浓度增大，从而使得IGBT阈值电压升高，饱和电流下降，进而使得IGBT的抗短路时间更长。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，在该实施例中以N沟道的沟槽栅IGBT为例对本发明的沟槽栅IGBT的制作方法及其结构进行说明，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面结合图3A～图3G对本发明的半导体器件的制作方法做详细描述。
首先，如图3A所示，提供正面形成有漂移区的半导体衬底300。半导体衬底300可以是以下所提到的材料中的至少一种：硅、锗。在本实施例中，半导体衬底300示例性采用N型低掺杂的衬底，即N-衬底，其掺杂浓度为1×1014/cm3～2×1014/cm3。半导体衬底300中的部分区域被用来形成IGBT的漂移区307，所述漂移区307的掺杂类型，也即导电类型为N-。半导体衬底300的厚度可以是120微米。
接着，如图3B所示，在所述半导体衬底300的正面形成沟槽301。沟槽301通过光刻构图，然后刻蚀形成。沟槽301的宽度从底部向顶部逐渐减小，即沟槽301呈下宽上窄状，在本实施例中沟槽侧壁与底部夹角A的范围为30～85度。
接着，如图3C所示，形成覆盖沟槽301侧壁和底部的栅极氧化层302。栅极氧化层302可以通过沉积法或氧化法形成。在该实施例中，栅极氧化层302是通过氧化衬底300形成的。优选地，在该步骤中，首先通过氧化速率较快的湿法氧化形成厚度约1150埃的牺牲氧化层，然后，湿法刻蚀去除该牺牲氧化层；进一步通过干法氧化的方法形成栅极氧化层302。具体地，湿法氧化的条件可以设置为：850℃、85分钟，干法氧化的条件可以设置为:1000℃、81分钟；通过引入牺牲氧化层步骤，可以去除沟槽表面因刻蚀而形成的大量缺陷，提高干法氧化形成的栅极氧化层302的质量。并且，湿法氧化形成牺牲氧化层的温度的方法的热预算小，其能尽可能减小该过程对杂质分布的影响。栅极氧化层302的厚度范围可以为600埃至700埃，例如其可以为650埃。
接着，如图3D所示，完全填充沟槽301形成栅电极层303。栅电极层303可通过本领域常用的多晶硅生成和平坦化工艺来形成，在此不再赘述。
接着，如图3E所示，在沟槽301两侧的半导体衬底300中形成位于所述漂移区307内的基极区，具体可以通过离子注入的方式形成。优选地，在本实施例中采用两次离子注入的方式形成第一基极区304和位于第一基极区304内的第二基极区305。第一离子注入的剂量为3×1014/cm2，离子注入能量为150KeV，从而形成相对低掺杂的P型基极区304。第二次离子注入的剂量为1×1015/cm2，离子注入能量为400KeV，从而形成相对高掺杂的P+基极区305。P型基极区304和P+基极区305共同构成本实施例中的基极区，第二基极区305相对高的掺杂有利于防止二次击穿，并降低接触电阻。进一步地，由于沟槽301宽度自顶部向底部逐渐增大，相应地，基极区宽度自顶部向底部逐渐减小，即在沟槽设置为下宽上窄状时，与垂直设置的沟槽(等宽)相比，在注入量相同的情况下，基极区掺杂浓度底部浓度高于顶部掺杂浓度，或者换句话说，基极区掺杂浓度从顶部向底部逐渐增大，从而使得IGBT的阈值电压增大，饱和电流减小，抗短路时间变长。
接着，如图3F所示，在基极区内形成源区306。在本实施例中源区306为N+型掺杂，掺杂元素可选择As等元素。(当沟槽型为P型沟道时可选择硼、二氟化硼等)。源区306的形成同样通过离子注入的方式形成，掺杂浓度为1×1014/cm3～1×1015/cm3。
如图3F所示，与栅极氧化层302接触的半导体区域将会在栅电极作用下形成沟道，沟道长度为L，由于沟槽301采用下宽上窄的形状，沟槽侧壁倾斜设置，这样相应地，沟道长度L增加，在其他尺寸同样的情况下，沟道密度增加。
接着，如图3G所示，在所述半导体衬底300背面形成注入区309。在该实施例中，注入区309与基极区之间的半导体衬底区域主要地形成了漂移区307。具体地，还可以在漂移区307和注入区309之间形成一层缓冲区308。缓冲区308为导电类型为N-，注入区309导电类型为P+。
至此完成了本实施例半导体器件制作方法的全部步骤，可以理解的是该方法之前、之中或之后还可包括其他工艺步骤，比如通过沉积金属形成发射极和集电极，以及形成、层间电介质、接触孔和钝化层等步骤，其都通过本领域常用方法形成，在此不再赘述。
实施例二
本发明还提供一种采用实施例一中所述的方法制作的沟槽栅IGBT，其包括正面形成有漂移区440的半导体衬底400，漂移区440具有第一导电类型；在半导体衬底400正面形成有沟槽480，栅极氧化层490覆盖沟槽480底部和侧壁，栅电极层500完全填充沟槽480；在沟槽480两侧的半导体衬底中形成的位于漂移区440内的基极区，基极区具有第二导电类型，并且在本实施例中基极区包括位于漂移区440内的第一基极区450和位于第一基极区内的第二基极区460，第二基极区460的惨遭浓度高于第一基极区450；在所述基极区内形成的具有第一导电类型的源区470；在半导体衬底400背面形成有具有第二导电类型的注入区420，和位于注入区420和漂移区440之间的缓冲区440；以及与源区470电接触的发射极510和与注入区420电接触的集电极410，其中，所述沟槽480底部宽度大于顶部宽度。
优选地，所述沟槽的宽度从底部向顶部逐渐减小。
优选地，所述沟槽侧壁与底部的夹角为30～85度。
优选地，所述基极区的掺杂浓度自上而下逐渐增大。
本发明提供的沟槽栅IGBT，用于形成栅极的沟槽底部宽度大于上部宽度，即下宽上窄，因而使得栅极两侧的基极层下窄上宽，与等宽的沟槽栅IGBT相比，这样使得基极层和沟道掺杂浓度变高，IGBT阈值电压升高，饱和电流下降，进而使得抗短路时间更长。
图5～图10示出了不同形状的沟槽栅IGBT性能指标对比图。图中曲线1表示等宽沟槽栅IGBT的性能指标，曲线2表示沟槽底部夹角为85度的沟槽栅IGBT的性能指标，曲线3表示沟槽底部夹角为80度的沟槽栅IGBT的性能指标。通过图5～图10可知，随着沟槽栅底部夹角从90度逐渐减小，也即沟槽从等宽形状变为下宽上窄形状，基极区(即，P阱)的掺杂浓度升高，进而阈值电压升高。同等工作栅压下的饱和电流下降很多，因此抗短路时间增加。在凹槽栅结构IGBT中，击穿点在凹槽底部，下宽上窄沟槽使沟槽底部拉伸，耐压能力一定程度增强。与等宽沟槽栅IGBT相比，下宽上窄沟槽山IGBT阈值电压升高，饱和电流下降，抗短路时间变长，并且相对地，沟槽底部比顶部尺寸越大，或沟槽底部夹角越小，阈值电压越高，饱和电流越低，抗短路时间越长。
实施例三
本发明另外还提供一种电子装置，其包括前述的沟槽栅IGBT。
该电子装置，可以是微波炉，空调的变频器，电力机车等。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种沟槽栅IGBT的制作方法，其特征在于，包括下述步骤：
提供正面形成有漂移区的半导体衬底，所述漂移区具有第一导电类型；
在所述半导体衬底的正面形成沟槽；
形成覆盖所述沟槽底部和侧壁的栅极氧化层；
形成完全填充所述沟槽的栅电极层；
在所述沟槽两侧的半导体衬底中形成位于所述漂移区内的基极区，所述基极区具有第二导电类型；
在所述基极区内形成具有第一导电类型的源区；
在所述半导体衬底背面形成具有第二导电类型的注入区，
其中，所述第一导电类型和第二导电类型相反，所述沟槽的底部宽度大于顶部宽度。
2.根据权利要求1所述的制作方法，其特征在于，所述沟槽的宽度从底部向顶部逐渐减小。
3.根据权利要求1所述的制作方法，其特征在于，所述沟槽侧壁与底部的夹角为30～85度。
4.根据权利要求1所述的制作方法，其特征在于，所述基极区的掺杂浓度自上而下逐渐增大。
5.根据权利要求1-4之一所述的制作方法，其特征在于，形成所述基极区的步骤包括：
通过第一次离子注入形成相对低掺杂的第一基极区；
通过第二次离子注入在所述第一基极区内形成相对高掺杂的第二基极区。
6.一种沟槽栅IGBT，其特征在于，包括：
正面形成有漂移区的半导体衬底，所述漂移区具有第一导电类型；
在所述半导体衬底正面形成的沟槽；
覆盖所述沟槽底部和侧壁的栅极氧化层；
完全填充所述沟槽的栅电极层；
在所述沟槽两侧的半导体衬底中形成的位于所述漂移区内的基极区，所述基极区具有第二导电类型；
在所述基极区内形成的具有第一导电类型的源区；
在所述半导体衬底背面形成的具有第二导电类型的注入区，
其中，所述第一导电类型和第二导电类型相反，所述沟槽的底部宽度大于顶部宽度。
7.根据权利要求6所述的沟槽栅IGBT，其特征在于，所述沟槽的宽度从底部向顶部逐渐减小。
8.根据权利要求6所述的沟槽栅IGBT，其特征在于，所述沟槽侧壁与底部的夹角为30～85度。
9.根据权利要求6所述的沟槽栅IGBT，其特征在于，所述基极区的掺杂浓度自上而下逐渐增大。
10.根据权利要求6-9之一所述的沟槽栅IGBT，其特征在于，所述基极区包括：
通过第一次离子注入形成的相对低掺杂的第一基极区；
通过第二次离子注入在所述第一基极区内形成的相对高掺杂的第二基极区。
11.一种电子装置，其特征在于，包括如权利要求6-10之一所述的沟槽栅IGBT。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117423734A (zh) * 2023-12-15 2024-01-19 深圳天狼芯半导体有限公司 一种沟槽型碳化硅mosfet及制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0992828A (ja) * 1995-09-27 1997-04-04 Hitachi Ltd 絶縁ゲート型バイポーラトランジスタ及びその製造方法
JP2001127290A (ja) * 1999-10-29 2001-05-11 Nec Corp 縦型電界効果トランジスタ及びその作製方法
CN102569367A (zh) * 2010-12-22 2012-07-11 株式会社电装 碳化硅半导体器件及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0992828A (ja) * 1995-09-27 1997-04-04 Hitachi Ltd 絶縁ゲート型バイポーラトランジスタ及びその製造方法
JP2001127290A (ja) * 1999-10-29 2001-05-11 Nec Corp 縦型電界効果トランジスタ及びその作製方法
CN102569367A (zh) * 2010-12-22 2012-07-11 株式会社电装 碳化硅半导体器件及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117423734A (zh) * 2023-12-15 2024-01-19 深圳天狼芯半导体有限公司 一种沟槽型碳化硅mosfet及制备方法
CN117423734B (zh) * 2023-12-15 2024-05-28 深圳天狼芯半导体有限公司 一种沟槽型碳化硅mosfet及制备方法

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