CN117423734A - 一种沟槽型碳化硅mosfet及制备方法 - Google Patents
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Abstract
本发明公开了一种沟槽型碳化硅MOSFET及制备方法，该MOSFET包括：沟槽栅极；所述沟槽栅极包括第一延伸部和第二延伸部；所述第一延伸部位于Pwell层之间并与所述Pwell层邻接；所述第二延伸部位于所述Pwell层、所述第一延伸部和N‑drift层之间并与所述Pwell层和所述N‑drift层邻接；所述第一延伸部的第一端与所述第二延伸部连接；所述第一延伸部和所述第二延伸部构成倒T字型。本发明通过在传统垂直沟槽的基础上对沟槽进行延伸，使得位于沟槽中的栅极的长度增加，栅极长度的增加会增加碳化硅MOSFET的沟道长度，提高了碳化硅MOSFET器件的热稳定性。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种沟槽型碳化硅MOSFET及制备方法。
背景技术
在电力电子行业的发展过程中，半导体技术起到了决定性作用。其中，功率半导体器件一直被认为是电力电子设备的关键组成部分。随着电力电子技术在工业、医疗、交通、消费等行业的广泛应用，功率半导体器件直接影响着这些电力电子设备的成本和效率。自从二十世纪五十年代真空管被固态器件代替以来，以硅材料为主的功率半导体器件就一直扮演着重要的角色。但随着日益增长的行业需求，硅MOSFET器件由于其本身物理特性的限制，已经开始不适用于一些高压、高温、高效率及高功率密度的应用场合。
碳化硅材料因其优越的物理特性，开始受到人们的关注和研究。碳化硅材料与目前广泛的硅材料相比，具有较高的热导率和较高的禁带宽度。在碳化硅MOSFET器件的应用方面，与相同功率等级的硅MOSFET器件相比，碳化硅MOSFET器件的导通电阻、开关损耗大幅降低，适用于更高的工作频率。第三代半导体器件碳化硅MOSFET由于具有禁带宽度大、临界击穿场强高、热导率大、高介电常数等优点，被大范围应用于新能源汽车、高铁和智能电网等高压高频大功率领域。
在转移特性曲线里，在一定的栅源电压下阈值电压不随温度变化而变化时，此时这个点称作A点。当实际的栅源电压小于A点时的栅源电压时，沟槽型碳化硅MOSFET阈值电压与温度呈负相关，即温度越高，碳化硅MOSFET的阈值电压越低。而碳化硅MOSFET的导电沟道开启越宽越浅，生成的沟道电流越大；沟道电流的增大会导致MOSFET器件发热温度升高，温度升高导致阈值电压降低，碳化硅MOSFET输出电流增大，从而形成一个正反馈，使得碳化硅MOSFET器件发生热失效。
发明内容
为了解决上述提出的至少一个技术问题，本发明的目的在于提供一种沟槽型碳化硅MOSFET及制备方法，以解决沟槽型碳化硅MOSFET热不稳定性问题。
本发明的目的采用如下技术方式实现：
第一方面，本发明提供了一种沟槽型碳化硅MOSFET，包括：沟槽栅极；
所述沟槽栅极包括第一延伸部和第二延伸部；
所述第一延伸部位于Pwell层之间并与所述Pwell层邻接；
所述第二延伸部位于所述Pwell层、所述第一延伸部和N-drift层之间并与所述Pwell层和所述N-drift层邻接；
所述第一延伸部的第一端与所述第二延伸部连接；
所述第一延伸部和所述第二延伸部构成倒T字型。
优选地，所述沟槽栅极还包括第三延伸部；
所述第三延伸部位于所述Pwell层和所述第一延伸部的上方并与所述Pwell层邻接；
所述第三延伸部与所述第一延伸部的第二端连接；
所述第一延伸部、所述第二延伸部和所述第三延伸部构成工字型。
优选地，所述第二延伸部的长度为300-600nm。
优选地，所述第二延伸部的厚度为300nm。
优选地，所述第三延伸部的长度为300-600nm。
优选地，所述第三延伸部的厚度为300nm。
优选地，还包括：P+屏蔽层；
所述P+屏蔽层位于所述第二延伸部和N-drift层之间；
所述P+屏蔽层与所述第二延伸部和所述N-drift层邻接。
优选地，所述P+屏蔽层的厚度为400nm。
优选地，还包括：漏极、衬底、N-drift层、Pwell层、P+层、N+层和源极；
所述衬底位于所述漏极的上方；
所述N-drift层位于所述衬底的上方；
所述Pwell层位于所述N-drift层的上方
所述P+层和所述N+层位于所述Pwell层的上方；
所述源极位于所述N+层的上方。
第二方面，本发明提供了一种沟槽型碳化硅MOSFET制备方法，包括：
在衬底的上方外延形成N-drift层和P+屏蔽层；
在所述N-drift层和所述P+屏蔽层的上方沉积第一氧化层和多晶材料；
蚀刻所述第一氧化层和所述多晶材料；
在所述多晶材料的上方和侧壁沉积第二氧化层形成第二延伸部；
外延所述N-drift层掩埋所述第二延伸部；
在所述第二氧化层的上方蚀刻所述N-drift层形成沟槽；
在所述沟槽两侧的所述N-drift层离子注入形成Pwell层；
在所述Pwell层的上方和所述沟槽的侧壁沉积第三氧化层；
蚀刻所述第二氧化层和所述第三氧化层；
沿所述第三氧化层沉积所述多晶材料形成第一延伸部和第三延伸部；
在所述Pwell层的上层离子注入形成N+层和P+层；
在所述第三延伸部、所述N+层和所述P+层的上方沉积第四氧化层；
在所述N+层的上方蚀刻所述第四氧化层形成接触孔。
相比现有技术，本发明的有益效果在于：
本发明通过在传统垂直沟槽的基础上对沟槽进行延伸，使得位于沟槽中的栅极的长度增加，栅极长度的增加会增加碳化硅MOSFET的沟道长度，沟道长度的增加会减小A点对应栅源电压，减小负反馈的范围，温度升高带来阈值电压的增大，从而减小沟道电流，提高了碳化硅MOSFET器件的热稳定性。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本公开。
附图说明
为了更清楚地说明本申请实施例或背景技术中的技术方案，下面将对本申请实施例或背景技术中所需要使用的附图进行说明。
此处的附图被并入说明书中并构成本说明书的一部分，这些附图示出了符合本公开的实施例，并与说明书一起用于说明本公开的技术方案。
图1为本发明实施例提供的一种沟槽型碳化硅MOSFET的结构示意图；
图2为本发明实施例提供的一种沟槽型碳化硅MOSFET制备方法的流程示意图；
图3为本发明实施例提供的一种沟槽型碳化硅MOSFET制备方法的结构示意图A；
图4为本发明实施例提供的一种沟槽型碳化硅MOSFET制备方法的结构示意图B；
图5为本发明实施例提供的一种沟槽型碳化硅MOSFET制备方法的结构示意图C。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中术语“至少一种”表示多种中的任意一种或多种中的至少两种的任意组合，例如，包括A、B、C中的至少一种，可以表示包括从A、B和C构成的集合中选择的任意一个或多个元素。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
另外，为了更好地说明本发明，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本发明同样能够实施。在一些实施例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本发明的主旨。
在转移特性曲线里，在一定的栅源电压下阈值电压不随温度变化而变化时，此时这个点称作A点。当实际的栅源电压小于A点时的栅源电压时，碳化硅MOSFET阈值电压与温度呈负相关，即温度越高，碳化硅MOSFET的阈值电压越低。而碳化硅的导电沟道开启越宽越浅，生成的沟道电流越大；沟道电流的增大会导致MOSFET器件发热温度升高，温度升高导致阈值电压降低，碳化硅MOSFET输出电流增大从而形成一个正反馈，使得碳化硅MOSFET器件发生热失效。
本发明通过在传统垂直沟槽的基础上对沟槽进行延伸，使得位于沟槽中的栅极的长度增加，栅极长度的增加会增加碳化硅MOSFET的沟道长度，沟道长度的增加会减小A点对应栅源电压，减小负反馈的范围，温度升高带来阈值电压的增大，从而减小沟道电流，提高了碳化硅MOSFET器件的热稳定性。
实施例1
提供了一种沟槽型碳化硅MOSFET，参见图1，包括：沟槽栅极；
沟槽栅极包括第一延伸部和第二延伸部；
第一延伸部位于Pwell层之间并与Pwell层邻接；
第二延伸部位于Pwell层、第一延伸部和N-drift层之间并与Pwell层和N-drift层邻接；
第一延伸部的第一端与第二延伸部连接；
第一延伸部和第二延伸部构成倒T字型。
沟道是MOSFET中源极和漏极之间的一层薄半导体层，对MOSFET施加外部电场是MOSFET常用的开启沟道的方法。当对MOSFET栅极施加电压时，在MOSFET中沿电场的方向会形成反型层，电流在其中流动且受到栅极控制。热失效是指MOSFET在高温环境下出现性能下降或者完全失效的现象，沟道电流与沟道的长度呈负相关，沟道电流过大会导致MOSFET器件发热温度升高，使得MOSFET器件发生热失效。
在本实施例中，第一延伸部为沟槽栅极中间的垂直部，第二延伸部为沟槽栅极底部的水平部，通过在第一延伸部的基础上，对第一延伸部的底部进行延伸得到第二延伸部。第一延伸部和第二延伸部构成的倒T字型沟槽栅极与垂直沟槽栅极相比栅极长度增加，使得碳化硅MOSFET的沟槽长度增加，提高了碳化硅MOSFET器件的热稳定性。
优选地，沟槽栅极还包括第三延伸部；
第三延伸部位于Pwell层和第一延伸部的上方并与Pwell层邻接；
第三延伸部与第一延伸部的第二端连接；
第一延伸部、第二延伸部和第三延伸部构成工字型。
在对第一延伸部的底部进行延伸得到第二延伸部以增加沟槽栅极的长度存在一定的局限性。第二延伸部占用了N-drift层水平方向的空间，在实际制作过程中，第二延伸部的长度过长会增加碳化硅MOSFET器件的面积。在本实施例中，第三延伸部为沟槽栅极顶部的水平部，通过在第一延伸部的基础上，对第一延伸部的底部和顶部分别进行延伸得到第二延伸部和第三延伸部。第一延伸部、第二延伸部和第三延伸部构成的工字形沟槽栅极与垂直沟槽栅极相比栅极长度增加，使得碳化硅MOSFET的沟槽长度增加，提高了碳化硅MOSFET器件的热稳定性。
优选地，第二延伸部的长度为300-600nm。
栅极作为MOSFET的控制元件，用于控制沟道的开启和关闭，沟道的长度取决于栅极的长度。沟道长度的增加可以减小沟道电流，进而降低MOSFET的发热温度，提高MOSFET器件的热稳定性。但是沟槽的长度过长会增加MOSFET的导通电阻，降低了MOSFET的工作效率和功率处理能力；沟槽的长度过长也会增加MOSFET的开关速度，降低了MOSFET的响应速度；沟槽的长度过长还会增加MOSFET的漏电流，增加了MOSFET的能耗。在设计MOSFET时，需要权衡沟道长度的选择，以平衡MOSFET的性能和稳定性。在本实施例中，第二延伸部的长度设置为300-600nm，作为一个优选地实施例，本发明将第二延伸部的长度设置为500nm。需要说明的是，第二延伸部的长度是指其水平方向上的长度。
优选地，第二延伸部的厚度为300nm。
栅极的厚度会影响MOSFET器件的性能。较大的栅极厚度可以提供更大的电流通路，提高MOSFET器件的开关速度，同时不容易受到电荷积累和热量积累的影响，提高了MOSFET器件的可靠性；但较大的栅极厚度会导致更大的功率和热量产生，增加了MOSFET器件的功耗。在设计MOSFET时，需要选择合适的栅极厚度，以确保MOSFET器件稳定可靠地运行。在本实施例中，第二延伸部的厚度设置为300nm，第三延伸部的厚度设置为300nm。
优选地，第三延伸部的长度为300-600nm。
在对第一延伸部的底部进行延伸得到第二延伸部以增加沟槽栅极的长度存在一定的局限性。第二延伸部占用了N-drift层水平方向的空间，在实际制作过程中，第二延伸部的长度过长会增加碳化硅MOSFET器件的面积。通过对第一延伸部的顶部进行延伸得到第三延伸部，第二延伸部和第三延伸部共同增加栅极的长度。在一些实施例中，第三延伸部的长度设置为300-600nm，作为一个优选地实施例，本发明将第二延伸部的长度设置为300nm，将第三延伸部的长度设置为300nm。需要说明的是，第三延伸部的长度是指其水平方向上的长度。
优选地，第三延伸部的厚度为300nm。
栅极的厚度会影响MOSFET器件的性能。较大的栅极厚度可以提供更大的电流通路，提高MOSFET器件的开关速度，同时不容易受到电荷积累和热量积累的影响，提高了MOSFET器件的可靠性；但较大的栅极厚度会导致更大的功率和热量产生，增加了MOSFET器件的功耗。在设计MOSFET时，需要选择合适的栅极厚度，以确保MOSFET器件稳定可靠地运行。在一些实施例中，第三延伸部的厚度设置为300nm。
优选地，还包括：P+屏蔽层；
P+屏蔽层位于第二延伸部和N-drift层之间；
P+屏蔽层与第二延伸部和N-drift层邻接。
由于沟槽型MOSFET制备工艺复杂，设计深井刻槽等工艺，沟道表面粗糙度难以控制，使得沟槽迁移率不高，沟槽栅极拐角处会发生电荷集中，再加上碳化硅的介电常数是二氧化硅的3倍，导致沟槽栅极会有比以碳化硅为材料的N-drift层更大的电场，栅极氧化层会面临提前击穿的风险，降低了碳化硅MOSFET器件的击穿电压，因此，需要添加屏蔽层防止沟槽型MOSFET提前击穿。P+屏蔽层位于沟槽栅极和N-drift层之间，通过在栅极底部添加一层P+屏蔽层以起到保护栅极氧化层的作用，大大提高了MOSFET器件的击穿电压，改善了栅极氧化层提前击穿的问题。碳化硅MOSFET中P+屏蔽层的材料通常采用碳化硅，也可以是硅或者其他多晶材料以及这些材料形成的叠层结构，本实施例对P+屏蔽层的材料不作限定。
优选地，P+屏蔽层的厚度为400nm。
P+屏蔽层的厚度影响P+屏蔽层中空穴的浓度，从而影响P+屏蔽层的屏蔽作用。P+屏蔽层的厚度太薄，会导致P+屏蔽层对栅极氧化层电场的屏蔽作用较弱，降低了栅极氧化层的可靠性；P+屏蔽层的厚度太厚，会增加碳化硅MOSFET器件的导通电阻，降低了碳化硅MOSFET器件的性能。在本实施例中，P+屏蔽层的厚度设置为400nm。
优选地，还包括：漏极、衬底、N-drift层、Pwell层、P+层、N+层和源极；
衬底位于漏极的上方；
N-drift层位于衬底的上方；
Pwell层位于N-drift层的上方
P+层和N+层位于Pwell层的上方；
源极位于N+层的上方。
实施例2
提供了一种沟槽型碳化硅MOSFET制备方法，参见图2、图3和图4，包括：
S100，在衬底的上方外延形成N-drift层和P+屏蔽层；
漂移层是在晶圆的基础上，经过外延工艺生长出特定单晶薄膜，衬底晶圆和外延薄膜合称外延片，其中在导电型碳化硅衬底上生长碳化硅漂移层制得碳化硅同质外延片。由于碳化硅功率器件与传统硅功率器件制作工艺不同，不能直接制作在碳化硅单晶材料上，必须在导通型单晶衬底上额外生长高质量的外延材料，并在漂移层上制造各类器件，所以外延的质量对器件的性能是影响非常大。不同的功率器，它的性能的提高也对漂移层的厚度、掺杂浓度以及缺陷提出了更高要求。碳化硅漂移层的制备方法主要有：蒸发生长法、液相外延生长法、分子束外延生长法和化学气相沉积法，其中，化学气相沉积法是目前生产的主要方法。化学气相沉积法是一种将气相中的反应物质质子转移到固体表面并形成薄膜的方法。碳化硅外延工艺可以分为两种类型，分别是热解化学气相沉积和低压化学气相沉积。热解化学气相沉积是在高温条件下进行的，通常需要将反应室加热至1500-1800摄氏度，并使用碳源气体如甲烷和硅源气体如二甲基硅烷进行反应，这种方法可以得到高质量的碳化硅薄膜，但设备成本高且生长速度较慢。低压化学气相沉积是在较低的压力下进行的，通常使用气相前驱体如六甲基二硅烷和反应气体如氢气进行反应。相比于热解化学气相沉积，低压化学气相沉积具有生长速度快和设备成本低等优点，然而，由于反应气体浓度较低，低压化学气相沉积得到的薄膜质量可能不如热解化学气相沉积。
S200，在N-drift层和P+屏蔽层的上方沉积第一氧化层和多晶材料；
S300，蚀刻第一氧化层和多晶材料；
蚀刻是用化学或物理方法有选择地从硅片表面去除不需要的材料的过程，它是通过溶液、反应离子或其它机械方式来剥离、去除材料的一种统称。刻蚀技术主要分为干法刻蚀与湿法刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀；湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀。
离子束蚀刻是一种物理干法蚀刻工艺。由此，氩离子以约1至3keV的离子束辐射到表面上。由于离子的能量，它们会撞击表面的材料。晶圆垂直或倾斜入离子束，蚀刻过程是绝对各向异性的。选择性低，因为其对各个层没有差异。气体和被打磨出的材料被真空泵排出，但是，由于反应产物不是气态的，颗粒会沉积在晶片或室壁上。所有的材料都可以采用这种方法蚀刻，由于垂直辐射，垂直壁上的磨损很低。
等离子刻蚀是一种化学刻蚀工艺，优点是晶圆表面不会被加速离子损坏。由于蚀刻气体的可移动颗粒，蚀刻轮廓是各向同性的，因此该方法用于去除整个膜层（如热氧化后的背面清洁）。一种用于等离子体蚀刻的反应器类型是下游反应器，从而通过碰撞电离在2.45GHz的高频下点燃等离子体，碰撞电离的位置与晶片分离。
蚀刻速率取决于压力、高频发生器的功率、工艺气体、实际气体流量和晶片温度。各向异性随着高频功率的增加、压力的降低和温度的降低而增加。蚀刻工艺的均匀性取决于气体、两个电极的距离以及电极的材料。如果距离太小，等离子体不能不均匀地分散，从而导致不均匀性。如果增加电极的距离，则蚀刻速率降低，因为等离子体分布在扩大的体积中。对于电极，碳已证明是首选材料。由于氟气和氯气也会攻击碳，因此电极会产生均匀的应变等离子体，因此晶圆边缘会受到与晶圆中心相同的影响。选择性和蚀刻速率在很大程度上取决于工艺气体。对于硅和硅化合物，主要使用氟气和氯气。
S400，在多晶材料的上方和侧壁沉积第二氧化层形成第二延伸部；
S500，外延N-drift层掩埋第二延伸部；
S600，在第二氧化层的上方蚀刻N-drift层形成沟槽；
S700，在沟槽两侧的N-drift层离子注入形成Pwell层；
掺杂，是将一定数量的杂质掺入到半导体材料的工艺，是为了改变半导体材料的电学特性，从而得到所需的电学参数。掺杂的方法主要有扩散和离子注入，两种方法在分立器件或集成电路中都有用得到，并且两者可以说是互补的，比如说，扩散可应用于形成深结，离子注入可以形成浅结。在传统的硅功率器件工艺中，高温扩散和离子注入是最主要的掺杂控制方法，两者各有优缺点。一般来讲，高温扩散工艺简单，设备相对便宜，掺杂分布轮廓是等向性的，并且高温扩散工艺引入的晶格损伤低。而离子注入工艺复杂设备昂贵，但是离子注入的主要好处是能够使得杂质掺入量得到较为精准的控制，保持好的重复性，同时离子注入的加工工艺温度比扩散低。在碳化硅功率器件掺杂工艺中，常用的掺杂元素有：N型掺杂，氮元素和磷元素；P型掺杂，铝元素和硼元素。这些掺杂元素在硅中的扩散系数比较高，在1200摄氏度左右的温度就可以实现高温扩散掺杂。与硅中扩散系数相比，这些掺杂元素在碳化硅中的扩散系数都很低，在碳化硅中需要在2000摄氏度以上的极高温度才能得到合理的扩散系数。而在极高温度进行高温扩散会带来很多问题，高温会引入多种扩散缺陷恶化器件性能，无法使用常见的光刻胶作为掩膜等。所以离子注入工艺成为碳化硅MOSFET器件的唯一选择。
离子注入是一种将离子束注入到材料中的技术，通过控制离子注入的参数，如注入能量、注入剂量和注入时间，可以改变材料的化学组成和物理性质。碳化硅工艺制造过程中使用的典型高能离子注入设备主要由离子源、等离子体、吸出组件、分析磁体、离子束、加速管、工艺腔和扫描盘组成。碳化硅MOSFET器件离子注入通常在高温下进行，可以最大限度地减少离子轰击对晶格的破坏，对于碳化硅晶圆，制作N型区域通常选用注入氮离子和磷离子实现，制作P型区域通常选用注入铝离子和硼离子实现。为了实现离子注入区域掺杂浓度均匀的目的，通常采用多步离子注入的方式调整注入区域的整体浓度分布；在实际工艺制造过程中，通过调节离子注入机的注入能量和注入剂量，可以控制离子注入区域的掺杂浓度和掺杂深度，离子注入机在工作中通过在碳化硅晶圆表面多次扫描方式对碳化硅晶圆表面进行均匀离子注入。
S800，在Pwell层的上方和沟槽的侧壁沉积第三氧化层；
S900，蚀刻第二氧化层和第三氧化层；
栅极氧化层是半导体器件结构中的关键部分，其生长过程是指将氧化物层沉积在衬底上的过程。栅极氧化层的生成原理主要涉及两个过程，即氧化反应和扩散反应。在氧化反应中，氧气和衬底表面的硅原子发生化学反应，生成二氧化硅。在扩散的过程中，氧气通过已经生成的二氧化硅向下扩散，不断增加氧化层的厚度。在集成电路制造工艺中，栅极氧化层形成的方法主要包括热氧化法和化学气相沉积法两种。热氧化法是将衬底放置在高温氧气环境中，通过热氧化反应生长氧化层，化学气相沉积法是一种通过在气相中加热并分解化学气体，生成二氧化硅沉积在衬底上的方法。氧化工艺是指用热氧化法在衬底表面形成二氧化硅的过程。氧化工艺分干氧氧化和湿氧氧化两种。干氧氧化是以干燥纯净的氧气作为氧化气氛，在1000摄氏度左右的高温条件下直接与硅发生化学反应，干氧氧化的速率比湿氧氧化的速率低，通常干氧氧化的时间长达2小时，湿氧氧化的时间缩短至12分钟左右，但氧化薄膜质量比湿氧氧化高，所以厚度较薄的屏蔽氧化层、衬底氧化层和栅极氧化层的生长一般用干氧氧化。湿氧氧化是用水取代氧气，在高温下水分解为HO，HO在二氧化硅中的扩散速率比干氧氧化高。湿氧氧化用于生长较厚的氧化层如遮蔽氧化层、整面全区覆盖氧化层和LOCOS氧化层等。湿氧氧化法中，氧气先通过95-98摄氏度的去离子水，将水汽一起带入氧化炉内，氧气和水汽同时与硅发生氧化反应。采用这种氧化方法生成的二氧化硅膜的质量比干氧化法的略差，但远比水汽氧化的效果好，而且生长速度较快。因此，当所需氧化层厚度很厚且对氧化层的电学性能要求不高的情形下，为了产能的考虑，常采用这种方法。热氧化法的设备主要有水平式和直立式两种。尺寸在6英寸以下的晶片都采用水平式氧化炉，在8英寸以上的晶片都采用直立式氧化炉。氧化炉管和装载晶片的晶舟都采用石英材料制成。在氧化过程中，要防止杂质污染和金属污染，为了减少人为的因素，现代制造中大多都采用自动化控制。
在本实施例中，沉积的第一氧化层、第二氧化层和第三氧化层共同组成了栅极氧化层。
S1000，沿第三氧化层沉积多晶材料形成第一延伸部和第三延伸部；
化学气相沉积法是一种常用的制备多晶硅的方法。化学气相沉积法通过将硅源气体在高温条件下分解成硅原子，并在衬底的表面沉积形成多晶硅薄膜。在化学气相沉积法中，沉积过程是通过控制气体流量、温度和压力等参数来实现的。首先将经过准备的硅源气体通过进气口引入反应室，并于惰性载气如氢气混合。然后通过加热反应使其达到适当的温度，通常在600-700摄氏度之间。在高温的条件下，硅源气体会分解，生成硅原子并沉积在衬底表面。沉积速率和薄膜质量可以通过调节反应温度、气体流量和压力等参数来控制。
在本实施例中，通过在第一氧化层、第二氧化层和第三氧化层上沉积多晶材料形成沟槽栅极。
S1100，在Pwell层的上层离子注入形成N+层和P+层；
S1200，在第三延伸部、N+层和P+层的上方沉积第四氧化层；
S1300，在N+层的上方蚀刻第四氧化层形成接触孔。
本实施例通过在传统垂直沟槽的基础上对沟槽进行延伸，使得位于沟槽中的栅极的长度增加，栅极长度的增加会增加碳化硅MOSFET的沟道长度，沟道长度的增加会减小A点对应栅源电压，减小负反馈的范围，温度升高带来阈值电压的增大，从而减小沟道电流，提高了碳化硅MOSFET器件的热稳定性。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种沟槽型碳化硅MOSFET，其特征在于，包括：沟槽栅极；
所述沟槽栅极包括第一延伸部和第二延伸部；
所述第一延伸部位于Pwell层之间并与所述Pwell层邻接；
所述第二延伸部位于所述Pwell层、所述第一延伸部和N-drift层之间并与所述Pwell层和所述N-drift层邻接；
所述第一延伸部的第一端与所述第二延伸部连接；
所述第一延伸部和所述第二延伸部构成倒T字型。
2.根据权利要求1所述的一种沟槽型碳化硅MOSFET，其特征在于，所述沟槽栅极还包括第三延伸部；
所述第三延伸部位于所述Pwell层和所述第一延伸部的上方并与所述Pwell层邻接；
所述第三延伸部与所述第一延伸部的第二端连接；
所述第一延伸部、所述第二延伸部和所述第三延伸部构成工字型。
3.根据权利要求1所述的一种沟槽型碳化硅MOSFET，其特征在于，所述第二延伸部的长度为300-600nm。
4.根据权利要求1所述的一种沟槽型碳化硅MOSFET，其特征在于，所述第二延伸部的厚度为300nm。
5.根据权利要求2所述的一种沟槽型碳化硅MOSFET，其特征在于，所述第三延伸部的长度为300-600nm。
6.根据权利要求2所述的一种沟槽型碳化硅MOSFET，其特征在于，所述第三延伸部的厚度为300nm。
7.根据权利要求1所述的一种沟槽型碳化硅MOSFET，其特征在于，还包括：P+屏蔽层；
所述P+屏蔽层位于所述第二延伸部和N-drift层之间；
所述P+屏蔽层与所述第二延伸部和所述N-drift层邻接。
8.根据权利要求7所述的一种沟槽型碳化硅MOSFET，其特征在于，所述P+屏蔽层的厚度为400nm。
9.根据权利要求1所述的一种沟槽型碳化硅MOSFET，其特征在于，还包括：漏极、衬底、N-drift层、Pwell层、P+层、N+层和源极；
所述衬底位于所述漏极的上方；
所述N-drift层位于所述衬底的上方；
所述Pwell层位于所述N-drift层的上方
所述P+层和所述N+层位于所述Pwell层的上方；
所述源极位于所述N+层的上方。
10.一种沟槽型碳化硅MOSFET制备方法，其特征在于，包括：
在衬底的上方外延形成N-drift层和P+屏蔽层；
在所述N-drift层和所述P+屏蔽层的上方沉积第一氧化层和多晶材料；
蚀刻所述第一氧化层和所述多晶材料；
在所述多晶材料的上方和侧壁沉积第二氧化层形成第二延伸部；
外延所述N-drift层掩埋所述第二延伸部；
在所述第二氧化层的上方蚀刻所述N-drift层形成沟槽；
在所述沟槽两侧的所述N-drift层离子注入形成Pwell层；
在所述Pwell层的上方和所述沟槽的侧壁沉积第三氧化层；
蚀刻所述第二氧化层和所述第三氧化层；
沿所述第三氧化层沉积所述多晶材料形成第一延伸部和第三延伸部；
在所述Pwell层的上层离子注入形成N+层和P+层；
在所述第三延伸部、所述N+层和所述P+层的上方沉积第四氧化层；
在所述N+层的上方蚀刻所述第四氧化层形成接触孔。
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